KR100261447B1 - Multi chip package - Google Patents
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Abstract
Description
본 발명은 멀티 칩 패키지 및 그 제조방법에 관한 것으로서, 더욱 상세하게는 기판에 형성된 관통개구를 덮는 제1칩의 하면에 제2칩을 관통개구내에 위치하도록 접착시켜 적층한 멀티 칩 패키지에 관한 것이다.The present invention relates to a multi-chip package and a method of manufacturing the same. More particularly, the present invention relates to a multi-chip package in which a second chip is bonded to a bottom surface of a first chip covering a through opening formed on a substrate so as to be positioned in the through opening. will be.
개인용 휴대 전자제품을 비롯한 전자기기들에 대용량화, 고속화 및 소형박형화 추세가 급속히 진행됨에 따라, 반도체 패키지에 있어서도 대용량화, 고속화 및 소형박형화를 만족시키는 반도체 패키지가 요구되고 있다.As the trend toward larger capacities, higher speeds, and smaller thicknesses has rapidly progressed in electronic devices including personal portable electronic products, semiconductor packages that satisfy large capacity, high speeds, and small thicknesses are also required in semiconductor packages.
그러나 통상적인 패키지에 있어서는, 칩의 크기에 비해서 패키지 몸체의 크기가 상대적으로 더 크고 더 두껍기 때문에 소형박형화의 목적을 달성하기 곤란하기 때문에, 소형박형화의 목적을 달성하기 위한 한 방편으로서 최근에는 볼 그리드 어레이 패키지(ball grid array; BGA) 및 칩의 크기를 크게 벗어나지 않는 범위 내에서 조립될 수 있는 칩 스케일 패키지(chip scale package; CSP)가 나타나게 되었다. 또한 단위 반도체 패키지당 실장되는 밀도를 높일 수 있는 패키지로서, 적층형 패키지(three dimensional package)가 향후 유효 적절하게 사용될 패키지 타입중의 하나로 예상되고 있다.However, in a typical package, since the size of the package body is relatively larger and thicker than the size of the chip, it is difficult to achieve the purpose of miniaturization, and in recent years, as a way to achieve the purpose of miniaturization, a ball grid is used. An array package (BGA) and a chip scale package (CSP), which can be assembled within a range that does not significantly exceed the size of the chip, have emerged. In addition, as a package capable of increasing the density to be mounted per unit semiconductor package, a three dimensional package is expected to be one of the package types to be effectively used in the future.
그러나 종래기술에 따른 적층형 패키지는 그 구조상의 한계로 몇 가지 문제점을 가지고 있었다.However, the stacked package according to the prior art had some problems due to its structural limitations.
이하에서는 도면을 참조하여 종래기술의 문제점에 대해 설명하고자 한다.Hereinafter, with reference to the drawings will be described the problems of the prior art.
도1은 종래기술에 따른 멀티 칩 패키지의 실시예로서 TSOP(Thin Small Outline Package)를 나타내는 단면도이며, 도2는 종래기술에 따른 멀티 칩 패키지의 다른 실시예로서 BGA구조를 갖는 패키지의 단면도이다.1 is a cross-sectional view illustrating a thin small outline package (TSOP) as an embodiment of a multi-chip package according to the prior art, and FIG. 2 is a cross-sectional view of a package having a BGA structure as another embodiment of the multi-chip package according to the prior art.
도1을 참조하면, 다이패드(21)상에 제1칩(25a) 및 제2칩(25b)이 단차지도록 접착제(26)에 의해 접착되어 적층되고 칩(25a,25b)들 각각이 본딩 와이어(24)에 의해 내부리드(23)에 전기적으로 연결된다. 다이패드(21)를 포함하여 적층된 칩들(25a,25b)과 본딩 와이어(24)는 수지(28)에 의해 봉지되어 패키지 몸체(27)를 형성한다.Referring to FIG. 1, the first chip 25a and the second chip 25b are adhered and stacked by an adhesive 26 on the die pad 21 so that each of the chips 25a and 25b are bonded wires. It is electrically connected to the inner lead 23 by (24). The chips 25a and 25b and the bonding wires 24 including the die pad 21 are encapsulated by the resin 28 to form the package body 27.
도2를 참조하면, 복수의 기판단자(미도시)가 형성된 기판(38)상에 제1칩(35a) 및 제2칩(35b)이 단차지도록 접착제(36)에 의해 접착되어 적층되고, 칩들(35a,35b) 각각이 본딩 와이어(34)에 의해 기판(38)의 기판단자에 전기적으로 연결된다. 칩들(35a,35b)과 본딩 와이어(34)는 수지(38)에 의해 봉지되어 패키지 몸체(37)를 형성한다. 다음 기판(38)의 하면의 소정의 위치에 솔더 볼(39)을 형성하여 칩들(35a,35b)을 외부와 전기적으로 연결되도록 한다.Referring to FIG. 2, the first chip 35a and the second chip 35b are adhered and stacked by an adhesive 36 on a substrate 38 on which a plurality of substrate terminals (not shown) are formed. Each of 35a and 35b is electrically connected to a substrate terminal of the substrate 38 by a bonding wire 34. The chips 35a and 35b and the bonding wire 34 are sealed by the resin 38 to form the package body 37. Next, the solder balls 39 are formed at predetermined positions on the lower surface of the substrate 38 to electrically connect the chips 35a and 35b to the outside.
상기의 실시예에서와 같이, 다기능성 패키지를 제조하기 위해 또는 단위 면적당 실장되는 밀도를 높이기 위해서 복수의 칩(25a,25b,35a,35b)을 적층하는 멀티 칩 패키지(20,30) 구조에서는, 기판 또는 다이패드의 높이 만큼 멀티 칩 패키지의 높이가 증가되어 반도체 패키지의 박형화 요구를 만족시키지 못한다는 문제점을 가지고 있다.As in the above embodiment, in the multi-chip package 20, 30 structure in which a plurality of chips 25a, 25b, 35a, 35b are laminated in order to manufacture a multifunctional package or to increase the density mounted per unit area, As the height of the multi-chip package is increased by the height of the substrate or the die pad, there is a problem that the thinning requirements of the semiconductor package are not satisfied.
특히 전자소자기술연합평의회(Joint Electron Device Engineering Council; 이하‘JEDEC’이라함)의 기준에 따르면, TSOP 패키지의 경우 반도체 패키지의 높이(도1 및 도2의 L)는 최대 1.2㎜를 넘지 않아야 한다는 조건을 만족시켜야 하는데, 종래기술에서는 이러한 조건을 만족시키기 어려웠다.In particular, according to the standards of the Joint Electron Device Engineering Council (hereinafter referred to as 'JEDEC'), in the case of TSOP packages, the height of the semiconductor package (L in FIGS. 1 and 2) should not exceed 1.2 mm at the maximum. The conditions must be satisfied, which in the prior art has been difficult to satisfy.
종래기술에 따른 멀티 칩 패키지(20,30)에 있어서 이러한 조건을 충족시키기 위해서는, 칩(25a,25b,35a,35b)의 두께가 250㎛ 이하가 되도록 웨이퍼 상태에서 웨이퍼 뒷면을 갈아내는 면가공하고 있다. 이러한 박형의 멀티 칩 패키지를 제조하기 위해, 예를들어 8inch이상의 대형 웨이퍼를 250㎛ 이하로 면가공한 경우는 웨이퍼 자체의 자중에 의한 변형이 크며, 작업도중 조그마한 충격에도 깨어지기 쉬우므로 작업성이 나빠지는 단점이 발생한다.In order to satisfy these conditions in the multi-chip package 20,30 according to the prior art, the surface of the wafer is ground to be ground in a wafer state so that the thickness of the chips 25a, 25b, 35a, 35b is 250 µm or less. have. In order to manufacture such a thin multi-chip package, for example, when a large wafer of 8 inches or more is processed at 250 μm or less, the deformation due to the weight of the wafer itself is large, and it is easy to be broken even in the small impact during operation. This deteriorates disadvantage.
또한 적층되는 칩중 상부에 놓이는 칩(25b,35b)이 소자 집적기술의 발달에 의해 점차 소형화되는 경우, 상부에 놓이는 칩(25b,35b)을 외부와 전기적으로 연결하는 본딩 와이어(24,34)의 길이가 증가되게 되는데, 이때 본딩 와이어(24,34) 길이가 증가됨에 따른 와이어 스위핑, 단락 등의 문제가 발생한다.In addition, when the chips 25b and 35b placed on the upper side of the stacked chips are gradually miniaturized by the development of device integration technology, the bonding wires 24 and 34 electrically connecting the chips 25b and 35b placed on the upper side to the outside. The length is increased, and as the length of the bonding wires 24 and 34 increases, problems such as wire sweeping and short circuiting occur.
또한 적층되는 칩중 상부에 놓이는 칩(25b,35b)은 접착제(26,36)에 의해서 하부 칩(25a,35a)의 집적회로가 형성된 활성면에 접착된다. 이 경우 접착제(26,36)와 칩(25a,25b,35a,35b)과의 열팽창 정도의 차에 의해 활성면상에 형성된 집적회로의 동작에 좋지 않은 영향을 줄 수 있으며, 단락을 막기 위해 주로 비도전성 접착제만을 사용하여야 한다는 제약을 받게되는데 상기 비전도성 접착제는 전도성 접착제에 비해 열방출성이 나쁘다는 문제점이 있다.In addition, the chips 25b and 35b placed on the upper side of the stacked chips are adhered to the active surface on which the integrated circuits of the lower chips 25a and 35a are formed by the adhesives 26 and 36. In this case, the difference in the degree of thermal expansion between the adhesives 26 and 36 and the chips 25a, 25b, 35a, and 35b may adversely affect the operation of the integrated circuit formed on the active surface. The non-conductive adhesive has a problem in that heat dissipation is worse than that of the conductive adhesive.
따라서 본 발명의 목적은 고밀도 실장과 박형화를 이룰 수 있으며, 와이어 스위핑, 단락 등의 문제를 해결할 수 있는 멀티 칩 패키지 및 그 제조방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a multi-chip package and a method for manufacturing the same, which can achieve high density mounting and thinning, and can solve problems such as wire sweeping and short circuit.
도1은 종래기술에 따른 멀티 칩 패키지의 실시예로서 TSOP(Thin Small Outline Package)를 나타내는 단면도,1 is a cross-sectional view showing a thin small outline package (TSOP) as an embodiment of a multi-chip package according to the prior art;
도2는 종래기술에 따른 멀티 칩 패키지의 다른 실시예로서 BGA(Ball Grid Array)구조를 갖는 패키지의 단면도,2 is a cross-sectional view of a package having a ball grid array (BGA) structure as another embodiment of a multi-chip package according to the prior art;
도3은 본 발명의 제1실시예를 나타내는 단면도,3 is a sectional view showing a first embodiment of the present invention;
도4는 본 발명의 제1실시예로서, 제1패키지 몸체가 형성되기 전의 모습을 나타내는 평면도,4 is a plan view showing a state before the first package body is formed as a first embodiment of the present invention;
도5는 본 발명의 제1실시예로서, 제2패키지 몸체가 형성되기 전의 모습을 나타내는 저면도,5 is a bottom view showing a state before a second package body is formed as a first embodiment of the present invention;
도6은 본 발명의 제2실시예에 따른 멀티 칩 패키지의 단면도,6 is a cross-sectional view of a multi-chip package according to a second embodiment of the present invention;
도7은 본 발명의 제3실시예에 따른 멀티 칩 패키지의 단면도,7 is a cross-sectional view of a multi-chip package according to a third embodiment of the present invention;
도8은 본 발명의 제4실시예에 따른 멀티 칩 패키지의 단면도,8 is a cross-sectional view of a multi-chip package according to a fourth embodiment of the present invention;
도9a 내지 도9h는 본 발명에 따른 멀티 칩 패키지의 제조방법을 나타내는 단면도이다.9A to 9H are cross-sectional views illustrating a method of manufacturing a multichip package according to the present invention.
< 도면의 주요 부분에 대한 설명 ><Description of Main Parts of Drawings>
20,30,100,200,300,400: 멀티 칩 패키지(multi chip package)20,30,100,200,300,400: multi chip package
21: 다이패드(die pad) 22: 외부리드21: die pad 22: external lead
23: 내부리드 24,34: 본딩 와이어(bonding wire)23: internal lead 24, 34: bonding wire
25a,35a,130a,230a,330a,430a: 제1칩 25b,35b,130b,230b,330b,430b: 제2칩25a, 35a, 130a, 230a, 330a, 430a: first chip 25b, 35b, 130b, 230b, 330b, 430b: second chip
27,37: 패키지 몸체 26,36: 접착제27,37: package body 26,36: adhesive
39,150,250,350,450: 솔더 볼 38,110,210,310,410: 기판39,150,250,350,450: Solder Balls 38,110,210,310,410: Substrate
120a: 제1패키지 몸체 120b: 제2패키지 몸체120a: first package body 120b: second package body
125a,225a,325a,425a: 제1수지 125b,225b,325b,425b: 제2수지125a, 225a, 325a, 425a: first resin 125b, 225b, 325b, 425b: second resin
115: 기판단자 135: 본딩패드(bonding pad)115: substrate terminal 135: bonding pad
117,217,317,417: 관통개구 360: 솔더 범프(solder bump)117,217,317,417: Through opening 360: Solder bump
상기 목적을 달성하기 위해 본 발명은 집적회로가 형성된 활성면과 상기 활성면에 형성된 복수의 본딩패드를 갖는 복수의 칩이 서로 적층되어 있는 멀티 칩 패키지로서, 복수의 기판단자들이 형성된 제1주면 및 제2주면과, 상기 제1주면과 상기 제2주면 사이를 관통하여 형성된 관통개구를 갖는 기판과; 상기 기판의 관통개구를 덮으면서 상기 기판의 제1주면에 놓이며, 상기 복수의 본딩패드는 전기적 연결수단에 의해 상기 기판의 기판단자들과 각각 전기적으로 연결되는 제1칩과; 접착제에 의해 상기 기판의 관통개구내의 상기 제1칩의 비활성면에 접착되며, 상기 복수의 본딩패드들은 본딩 와이어에 의해 상기 기판의 제2주면의 기판단자들에 연결되는 제2칩과; 상기 제2칩과 본딩 와이어를 수지로 봉지하여 형성된 제2패키지 몸체와; 상기 제1칩과 전기적 연결수단을 수지로 봉지하여 형성된 제1패키지 몸체와; 상기 제1 및 제2칩을 외부와 전기적으로 연결시키기 위한 외부단자로서, 상기 기판에 형성되며, 상기 외부단자의 높이는 상기 제2패키지 몸체의 높이 보다 크거나 같은 외부단자를 구비하는 것을 특징으로 하는 멀티 칩 패키지를 제공한다.In order to achieve the above object, the present invention provides a multi-chip package in which an active surface having an integrated circuit and a plurality of chips having a plurality of bonding pads formed on the active surface are stacked on each other, the first main surface having a plurality of substrate terminals formed thereon; A substrate having a second main surface and a through opening formed through the first main surface and the second main surface; A first chip disposed on the first main surface of the substrate while covering the through opening of the substrate, wherein the plurality of bonding pads are electrically connected to the substrate terminals of the substrate by electrical connection means; A second chip bonded to an inactive surface of the first chip in the through opening of the substrate by an adhesive, wherein the plurality of bonding pads are connected to the substrate terminals of the second main surface of the substrate by bonding wires; A second package body formed by encapsulating the second chip and the bonding wire with a resin; A first package body formed by encapsulating the first chip and the electrical connection means with a resin; An external terminal for electrically connecting the first and second chips to the outside, the external terminal is formed on the substrate, the height of the external terminal has an external terminal that is greater than or equal to the height of the second package body. Provides a multi-chip package.
또한 본원발명은 복수의 칩이 적층되어 있는 제3칩이 상기의 제1칩상에 적층되어 있는 멀티 칩 패키지로서, 상기 제3칩은 전기적 연결수단에 의해 기판의 제1주면상의 기판패드에 전기적으로 연결되고, 상기 제1칩, 제3칩 및 전기적 연결수단이 수지에 의해 봉지되어 제1패키지 몸체를 형성하며, 타구성요소는 상기의 멀티 칩 패키지와 동일한 구성을 갖는 멀티 칩 패키지를 제공할 수 있다.In addition, the present invention is a multi-chip package in which a third chip is a plurality of chips are stacked on the first chip, the third chip is electrically connected to the substrate pad on the first main surface of the substrate by an electrical connection means The first chip, the third chip, and the electrical connection means are sealed by a resin to form a first package body, and other components may provide a multi-chip package having the same configuration as that of the multi-chip package. have.
본 발명은 또한 상기 멀티 칩 패키지가 적어도 2이상 적층되어 형성된 적층형 멀티 칩 패키지로서, 상부에 놓이는 상기 적층형 멀티 칩 패키지의 외부단자의 높이가 하부에 놓이는 상기 멀티 칩 패키지의 제2패키지 몸체의 높이보다 크거나 같은 것을 특징으로 하는 적층형 멀티 칩 패키지를 제공할 수 있다.The present invention also provides a stacked multi-chip package formed by stacking at least two of the multi-chip packages, wherein the height of the external terminal of the stacked multi-chip package on the upper side is higher than the height of the second package body of the multi-chip package on the lower side. It is possible to provide a stacked multi-chip package characterized in that it is greater than or equal to.
한편 본 발명은 집적회로가 형성된 활성면과 상기 활성면에 형성된 복수의 본딩패드를 갖는 복수의 칩이 서로 적층되어 있는 멀티 칩 패키지를 제조하기 위한 방법으로서, (a)복수의 기판단자가 형성된 제1주면 및 제2주면을 가지며, 상기 제1주면과 상기 제2주면을 관통하여 형성된 관통개구를 갖는 기판을 준비하는 단계와; (b)접착제를 이용하여 제1칩을 상기 관통개구를 덮도록 상기 기판에 접착시키는 단계와; (c)상기 관통개구내의 상기 제1칩의 비활성면에 접착제를 이용하여 제2칩의 비활성면을 접착시키는 단계와; (d)본딩 와이어를 이용하여 상기 제2칩의 본딩패드를 각각 상기 기판의 제2주면의 기판패드에 전기적으로 연결하는 단계와; (e)상기 제2칩 및 상기 본딩 와이어를 수지로 봉지하여 제2패키지 몸체를 형성하는 단계와; (f)전기적 연결수단을 이용하여 상기 제1칩의 본딩패드를 각각 상기 기판의 제1주면에 형성된 기판패드에 전기적으로 연결하는 단계와; (g)상기 제1칩 및 상기 전기적 연결수단을 수지로 봉지하여 제1패키지 몸체를 형성하는 단계와; (h)상기 기판에 상기 제1칩 및 상기 제2칩을 외부와 전기적으로 연결시키는 외부단자로서, 상기 외부단자의 높이는 상기 제2패키지 몸체의 높이보다 크거나 같은 외부단자를 형성하는 단계를 포함하는 것을 특징으로 하는 멀티 칩 패키지 제조방법을 제공한다.Meanwhile, the present invention provides a method for manufacturing a multi-chip package in which a plurality of chips having an active surface on which an integrated circuit is formed and a plurality of bonding pads formed on the active surface are stacked with each other, wherein (a) a plurality of substrate terminals are formed; Preparing a substrate having a first main surface and a second main surface and having a through opening formed through the first main surface and the second main surface; (b) adhering a first chip to the substrate using an adhesive to cover the through opening; (c) adhering the inactive surface of the second chip to the inactive surface of the first chip in the through opening using an adhesive; (d) electrically connecting the bonding pads of the second chip to the substrate pads of the second main surface of the substrate using bonding wires; (e) encapsulating the second chip and the bonding wire with a resin to form a second package body; (f) electrically connecting the bonding pads of the first chip to the substrate pads formed on the first main surface of the substrate using electrical connection means; (g) encapsulating the first chip and the electrical connection means with a resin to form a first package body; (h) an external terminal electrically connecting the first chip and the second chip to the outside of the substrate, wherein the height of the external terminal is greater than or equal to the height of the second package body; It provides a multi-chip package manufacturing method characterized in that.
종래기술에 따른 멀티 칩 패키지에서는, 기판 또는 다이패드를 갖는 리드 프레임을 지지층으로 하여 복수의 칩을 적층하여 멀티 칩 패키지를 구현한 경우, 적층된 칩의 높이뿐만 아니라, 기판 또는 다이패드의 두께만큼 멀티 칩 패키지의 높이가 증가됨으로써 반도체 패키지의 박형화를 이루기 곤란하였다. 본 발명에서는 제1칩이 기판에 형성된 관통개구를 덮으면서 놓이고, 제2칩이 제1칩의 관통개구내 하면에 접착되는 멀티 칩 패키지 또는 적층형 멀티 칩 패키지를 제공하여 종래의 멀티 칩 패키지에 비해 기판두께 만큼 패키지 줄일 수 있으므로 소형이며 박형인 반도체 패키지를 구현할 수 있다.In the multi-chip package according to the related art, when a multi-chip package is implemented by stacking a plurality of chips using a lead frame having a substrate or a die pad as a support layer, not only the height of the stacked chips but also the thickness of the substrate or the die pad As the height of the multi-chip package is increased, it is difficult to achieve thinning of the semiconductor package. The present invention provides a multi-chip package or a stacked multi-chip package in which a first chip is placed while covering a through opening formed in a substrate, and a second chip is bonded to a lower surface of the through opening of the first chip. Compared to the substrate thickness, the package can be reduced, so that a small and thin semiconductor package can be realized.
본 발명에서는 박형의 멀티 칩 패키지를 제공하기 위해 상기 기판의 두께를 상기 제2칩의 두께보다 크거나 같도록 할 수 있다.In the present invention, the thickness of the substrate may be greater than or equal to the thickness of the second chip to provide a thin multi-chip package.
또한 본 발명의 멀티 칩 패키지는 칩의 비활성면 사이를 접착제에 의해 접착할 수 있으므로, 활성면에 형성된 집적회로가 열팽창 정도에 따라 깨지는 것을 막을 수 있고, 전도성 접착제를 사용할 수 있으므로 방열효과가 우수하다. 일반적으로 전도성 접착제가 비전도성 접착제 보다 방열능력이 우수한 것으로 알려져 있다.In addition, the multi-chip package of the present invention can be bonded between the inactive surface of the chip by the adhesive, it is possible to prevent the integrated circuit formed on the active surface is broken according to the degree of thermal expansion, and the conductive adhesive can be used, so excellent heat dissipation effect. . In general, conductive adhesives are known to have better heat dissipation than non-conductive adhesives.
제1칩과 기판과의 전기적 연결수단으로는, 예를들어 본딩 와이어 또는 솔더 범프가 가능하다. 기판에 형성되는 외부단자로는 솔더 볼과 칼럼 리드가 가능하다. 바람직하게는, 실장면적을 감소시키기 위해 솔더 볼을 사용한 볼 그리드 어레이 패키지를 제공할 수 있다.As the electrical connection means between the first chip and the substrate, for example, bonding wires or solder bumps are possible. External terminals formed on the substrate may be solder balls and column leads. Preferably, a ball grid array package using solder balls may be provided to reduce the mounting area.
본 발명에서 제1패키지 몸체 또는 제2패키지 몸체는 수지, 예를들면 에폭시 성형수지를 이용하여 트랜스퍼 몰딩(transfer molding) 또는 포팅(potting )방법에 의해 형성될 수 있다. 바람직하게는 제1패키지 몸체는 트랜스퍼 몰딩 방법에 의해 형성되고, 제2패키지 몸체는 기판의 소정의 위치에 댐을 형성하고 수지, 예를들면 에폭시 성형수지를 부음에 의해 제2패키지 몸체를 형성한 후, 제2패키지 몸체의 높이가 기판에 형성되는 외부단자의 높이보다 크거나 같아지도록 둥근 부분이 평평하게 갈려질 수 있다.In the present invention, the first package body or the second package body may be formed by a transfer molding or potting method using a resin, for example, an epoxy molding resin. Preferably, the first package body is formed by a transfer molding method, and the second package body forms a dam at a predetermined position of the substrate and forms the second package body by pouring a resin, for example, an epoxy molding resin. Afterwards, the rounded portion may be flattened so that the height of the second package body is greater than or equal to the height of the external terminal formed on the substrate.
이하에서는 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.
도3은 본 발명의 제1실시예를 나타내는 단면도이고, 도4는 본 발명의 제1실시예로서, 제1패키지 몸체가 형성되기 전의 모습을 나타내는 평면도이며, 도5는 본 발명의 제1실시예로서, 제2패키지 몸체가 형성되기 전의 모습을 나타내는 저면도이다.3 is a cross-sectional view showing a first embodiment of the present invention, FIG. 4 is a plan view showing a state before the first package body is formed as a first embodiment of the present invention, and FIG. 5 is a first embodiment of the present invention. For example, a bottom view showing a state before the second package body is formed.
도3 내지 도5를 참조하면, 복수개의 기판단자(115a,115b)가 형성된 제1주면(112) 및 제2주면(114)을 갖는 기판(110)의 일부분, 바람직하게는 중앙부에 제1주면(112)과 제2주면(114)을 관통하여 관통개구(117)가 형성된다. 기판(110)으로는 다층기판이 사용될 수 있다. 제1칩(130a)은 관통개구(117)를 덮으면서 제1접착제(160), 예를들면 에폭시 수지에 의해 기판(110)의 제1주면(112)에 접착되며, 제1칩(130a)의 복수의 본딩패드(135a)는 바람직하게는 본딩 와이어(140a)에 의해 제1주면(112)상의 기판단자(115)에 각각 전기적으로 연결된다. 솔더 범프(미도시)를 이용하여 제1칩(130a)과 기판(110)의 기판패드(115a)를 전기적으로 연결하는 것도 가능하다.3 to 5, a portion of a substrate 110 having a first main surface 112 and a second main surface 114 on which a plurality of substrate terminals 115a and 115b are formed, preferably a first main surface in a central portion thereof. A through opening 117 is formed through the 112 and the second main surface 114. As the substrate 110, a multilayer substrate may be used. The first chip 130a is attached to the first main surface 112 of the substrate 110 by the first adhesive 160, for example, an epoxy resin, covering the through opening 117, and the first chip 130a. The plurality of bonding pads 135a may be electrically connected to the substrate terminals 115 on the first main surface 112 by bonding wires 140a, respectively. It is also possible to electrically connect the first chip 130a and the substrate pad 115a of the substrate 110 using solder bumps (not shown).
제2칩(130b)은 관통개구(117)내의 제1칩(130a) 하면에 접착제(160)에 의해 접착되며, 제2칩(160)의 본딩패드(135b)는 본딩 와이어(140)에 의해 제2주면(114)상의 기판단자(115b)에 전기적으로 연결된다. 도6에서 점선부분(130a)은 제1칩(130a)의 하면에 제2칩(130b)이 접착되는 위치를 나타낸다.The second chip 130b is adhered to the lower surface of the first chip 130a by the adhesive 160 in the through opening 117, and the bonding pad 135b of the second chip 160 is bonded by the bonding wire 140. It is electrically connected to the substrate terminal 115b on the second main surface 114. In FIG. 6, the dotted line portion 130a indicates a position where the second chip 130b is bonded to the bottom surface of the first chip 130a.
제1칩(130a) 및 본딩 와이어(140)와 제2칩(130b) 및 본딩 와이어(140)는 수지(125a,125b), 예를들면 에폭시 성형수지에 의해 봉지되어 각각 제1패키지 몸체(120a)와 제2패키지 몸체(120b)로 형성된다. 기판(110)의 제1패키지 몸체(120a)는 트랜스퍼 몰딩 방법에 의해 형성되며, 제2패키지 몸체(120b)는 포팅방법에 의해 형성되는 것이 바람직하다. 이는 트랜스퍼 몰딩에 의해 제1(120a) 및 제2패키지 몸체(120b) 양자를 형성하는 것이 제조가격이 고가이며, 포팅방법에 의해 제2패키지 몸체(120b)를 형성한 후 제2패키지 몸체(120b)의 높이가 솔더 볼(150)의 높이와 같거나 작도록 볼록한 부분을 수평으로 갈아서 조절할 수 있기 때문이다. 도4 및 도5에서 일점쇄선 부분(120a,120b)은 각각 트랜스퍼 몰딩에 의해 제1패키지가 형성되는 위치와 포팅에 의해 제2패키지 몸체가 형성되는 위치를 나타낸다.The first chip 130a, the bonding wire 140, the second chip 130b, and the bonding wire 140 are encapsulated by the resins 125a and 125b, for example, epoxy molding resins, respectively, and thus the first package body 120a. ) And the second package body 120b. The first package body 120a of the substrate 110 is formed by a transfer molding method, and the second package body 120b is preferably formed by a potting method. It is expensive to manufacture both the first 120a and the second package body 120b by transfer molding, and the second package body 120b is formed after the second package body 120b is formed by the potting method. This is because the height of the solder ball 150 is equal to or less than the height of the convex portion can be adjusted by grinding the horizontal. In FIG. 4 and FIG. 5, the dashed-dotted portions 120a and 120b indicate positions at which the first package is formed by transfer molding and positions at which the second package body is formed by porting, respectively.
제1칩(130a) 및 제2칩(130b)과 외부와의 전기적 연결은 제2주면(114)의 소정의 부분에 형성된 솔더 볼(150)에 의해 이뤄진다. 타기판(미도시)에 실장되기 위하여 솔더 볼(150)의 높이는 제2패키지 몸체(120b)의 높이보다 크거나 같게 형성된다. 솔더 볼(150)을 사용함으로써 멀티 칩 패키지(100)의 면실장이 가능해지고 실장되는 면적을 줄 일수 있는 이점이 있다. 제1실시예에서는 외부단자로서 솔더 볼(150)을 사용하였으나, 외부단자로서 컬럼 리드(column lead;미도시)가 사용될 수 있다.Electrical connection between the first chip 130a and the second chip 130b and the outside is made by solder balls 150 formed on a predetermined portion of the second main surface 114. The height of the solder ball 150 is formed to be greater than or equal to the height of the second package body 120b in order to be mounted on another substrate. By using the solder balls 150, the surface mounting of the multi-chip package 100 may be possible, and the mounting area may be reduced. Although the solder ball 150 is used as the external terminal in the first embodiment, a column lead (not shown) may be used as the external terminal.
본 발명의 제1실시예에서 멀티 칩 패키지(100)는, 예를들면 JEDEC규정의 TSOP 패키지의 경우 패키지 높이가 최대 1.2㎜ 이하의 제한을 만족시킬 수 있도록 기판(110)의 두께(L1)는 칩의 두께 0.3㎜ 보다 크거나 같도록 0.3㎜이상이 되도록 하고, 패키지의 높이(L2)는 1.2㎜ 이하가 되도록 치수가 조절될 수 있다. 여기서 기판의 두께를 제2칩의 두께보다 크거나 같도록 조절함으로써 기판의 두께만큼 반도체 패키지의 높이를 줄일 수 있는 박형의 멀티 칩 패키지가 제공된다.In the first embodiment of the present invention, the multi-chip package 100 may have, for example, the thickness L 1 of the substrate 110 so that the package height satisfies a limit of 1.2 mm or less at maximum in the case of the TSED package of JEDEC regulation. May be greater than or equal to 0.3 mm so that the thickness of the chip is greater than or equal to 0.3 mm, and the height L 2 of the package may be adjusted to be 1.2 mm or less. Here, a thin multi-chip package is provided in which the height of the semiconductor package can be reduced by the thickness of the substrate by adjusting the thickness of the substrate to be greater than or equal to the thickness of the second chip.
도6은 본 발명의 제2실시예에 따른 멀티 칩 패키지의 단면도이다. 도6을 참조하면, 제2실시예의 멀티 칩 패키지는 접착제(260)에 의해 제1칩(230a) 상에 접착되어 적층된 제3칩(230c)을 제외하고 본 발명의 제1실시예와 동일한 구성을 갖는다.6 is a cross-sectional view of a multi-chip package according to a second embodiment of the present invention. Referring to FIG. 6, the multi-chip package of the second embodiment is the same as the first embodiment of the present invention except for the third chip 230c bonded and stacked on the first chip 230a by the adhesive 260. Has a configuration.
제3칩(230c)의 본딩패드(미도시)는 본딩 와이어(240)에 의해 기판(210)의 기판패드(미도시)에 전기적으로 연결된다. 여기서 제3칩(240c)으로서 2이상의 칩이 접착제(260)를 매개로 적층된 구조를 갖는 제3칩(240c)이 제1칩(230a)상에 적층되는 것도 가능하다. 제2실시예에서는 칩을 3층으로 적층함으로써 보다 고밀도이며 다기능을 수행할 수 있는 멀티 칩 패키지(200)를 구현할 수 있다. 제2실시예를 나타내는 멀티 칩 패키지(200)도, 예를들면 JEDEC규정의 TSOP 패키지의 경우 패키지 높이가 최대 1.2㎜ 이하의 제한을 만족시킬 수 있도록 패키지의 높이가 1.2㎜ 이하가 되도록 치수가 조절될 수 있다. 제2칩이 기판의 관통개구내에 놓이고, 세 개의 칩이 적층됨으로써 박형이며 고밀도 실장이 가능한 멀티 칩 패키지가 제공된다.The bonding pads (not shown) of the third chip 230c are electrically connected to the substrate pads (not shown) of the substrate 210 by the bonding wires 240. Here, as the third chip 240c, a third chip 240c having a structure in which two or more chips are stacked through the adhesive 260 may be stacked on the first chip 230a. In the second embodiment, by stacking chips in three layers, the multi-chip package 200 capable of performing a higher density and multifunction may be implemented. In the multi-chip package 200 showing the second embodiment, for example, in the case of the JEDEC TSOP package, the dimensions are adjusted so that the height of the package is 1.2 mm or less so that the package height can satisfy the limit of 1.2 mm or less at maximum. Can be. The second chip is placed in the through opening of the substrate, and the three chips are stacked to provide a multi-chip package that is thin and capable of high density mounting.
도7은 본 발명에 따른 제3실시예를 나타내는 단면도이다. 도7을 참조하면, 제3실시예의 멀티 칩 패키지(300)는 제1칩(330a)이 솔더 범프(366)에 의해 기판(310)의 기판단자(미도시)와 전기적으로 연결되는 것을 제외하고는 제1실시예의 멀티 칩 패키지(100)와 동일하다. 솔더 범프(366)는 제1칩(330a)의 소정의 위치에 가 형성되며, 제1칩(330a)을 기판(310)의 기판패드(미도시)와 전기적 및 물리적으로 연결시킨다. 제2칩(330b)은 관통개구(317) 내의 제1칩(330a)의 하면에 접착되며, 본딩 와이어(340)에 의해 기판의 기판패드(미도시)와 전기적으로 연결된다. 제3칩(330c)은 제1칩(330a) 상에 접착제(360)를 매개로 하여 접착되며 본딩 와이어(340)에 의해 기판의 기판패드(미도시)에 전기적으로 연결된다. 제3실시예를 나타내는 멀티 칩 패키지(300)도, 예를들면 JEDEC규정의 TSOP 패키지의 경우 패키지 높이가 최대 1.2㎜ 이하의 제한을 만족시킬 수 있도록 패키지의 높이가 1.2㎜ 이하가 되도록 치수가 조절될 수 있다.7 is a sectional view showing a third embodiment according to the present invention. Referring to FIG. 7, the multi-chip package 300 of the third exemplary embodiment is the first chip 330a except that the first chip 330a is electrically connected to a substrate terminal (not shown) of the substrate 310 by solder bumps 366. Is the same as the multi-chip package 100 of the first embodiment. The solder bumps 366 are formed at predetermined positions of the first chip 330a, and electrically and physically connect the first chip 330a to a substrate pad (not shown) of the substrate 310. The second chip 330b is adhered to the lower surface of the first chip 330a in the through opening 317, and is electrically connected to the substrate pad (not shown) of the substrate by the bonding wire 340. The third chip 330c is bonded to the first chip 330a through the adhesive 360 and electrically connected to the substrate pad (not shown) of the substrate by the bonding wire 340. In the multi-chip package 300 showing the third embodiment, for example, in the case of the JEDEC TSOP package, the dimensions are adjusted so that the height of the package is 1.2 mm or less so that the package height can satisfy the limit of 1.2 mm or less. Can be.
도8은 본 발명에 따른 제4실시예를 나타내는 단면도이다. 도8을 참조하면, 제4실시예에서는 제1실시예를 나타내는 멀티 칩 패키지(100) 두 개가 서로 적층된 적층형 멀티 칩 패키지를 나타내고 있다. 여기서 상부에 높인 멀티 칩 패키지(400a)의 솔더 볼(450a)의 높이는, 상부에 놓이는 패키지(400a)의 제2패키지 몸체(420b)의 높이와 하부에 놓이는 패키지(400b)의 제1패키지 몸체(425a)의 합보다 크거나 같다. 도8에는 제1패키지(430a,435a)가 본딩 와이어(440)에 의해 기판(410a,410b)과 전기적으로 연결되는 멀티 칩 패키지(400a,400b)를 도시하고 있으나, 적어도 하나의 제1패키지(430a,435a)가 솔더 범프(미도시)에 의해 기판(410a,410b)의 기판패드(미도시)에 전기적으로 연결되는 것도 가능하다.8 is a sectional view showing a fourth embodiment according to the present invention. Referring to FIG. 8, the fourth embodiment shows a stacked multi-chip package in which two multi-chip packages 100 according to the first embodiment are stacked on each other. Here, the height of the solder ball 450a of the multi-chip package 400a raised on the upper side is the height of the second package body 420b of the package 400a on the upper side and the first package body of the package 400b on the lower side. Is greater than or equal to the sum of 425a). 8 illustrates a multi-chip package 400a and 400b in which the first packages 430a and 435a are electrically connected to the substrates 410a and 410b by the bonding wires 440, but at least one first package ( It is also possible for the 430a and 435a to be electrically connected to the substrate pads (not shown) of the substrates 410a and 410b by solder bumps (not shown).
도9a 내지 도9h는 본 발명에 따른 멀티 칩 패키지의 제조방법을 나타내는 단면도이다.9A to 9H are cross-sectional views illustrating a method of manufacturing a multichip package according to the present invention.
도9a를 참조하면, 먼저 복수의 기판패드(미도시)가 형성된 제1주면(112) 및 제2주면(114)을 갖는 기판(110)의 소정 부분에 펀칭(punching) 또는 러핑(roughing)방법에 의해 구멍을 뚫음으로써 관통개구(117)가 형성된다.9A, a method of punching or roughing a predetermined portion of a substrate 110 having a first main surface 112 and a second main surface 114 on which a plurality of substrate pads (not shown) is formed. The through opening 117 is formed by punching a hole.
도9b를 참조하면, 제1칩(130a)이 접착제(160)를 매개로 하여 상기 관통개구(117)를 덮도록 하여 기판(110)에 접착된다. 제1칩(130a)에 솔더 범프(미도시)를 형성하고 기판(110)의 기판패드(미도시)와 전기적 및 물리적으로 연결되도록 하는 것도 또한 가능하다.Referring to FIG. 9B, the first chip 130a is bonded to the substrate 110 by covering the through opening 117 through the adhesive 160. It is also possible to form solder bumps (not shown) on the first chip 130a and to be electrically and physically connected to the substrate pads (not shown) of the substrate 110.
도9c를 참조하면, 기판(110)에 접착된 제1칩(130a)을 뒤집어서 접착제(160)를 매개로 관통개구(117)내의 제2칩(130b) 하면에 부착한다.Referring to FIG. 9C, the first chip 130a adhered to the substrate 110 is inverted and attached to the bottom surface of the second chip 130b in the through opening 117 through the adhesive 160.
도9d를 참조하면, 다음, 본딩 와이어(140)를 이용하여 제2칩(130b)의 본딩패드(미도시)가 각각 기판(110)의 기판패드(미도시)에 전기적으로 연결된다.Referring to FIG. 9D, the bonding pads (not shown) of the second chip 130b may be electrically connected to the substrate pads (not shown) of the substrate 110 using the bonding wires 140.
도9e를 참조하면, 제2칩(130b) 및 본딩 와이어(140)를 포함한 부분이 수지에 의해 봉지되어 각각 제2패키지 몸체(120b)로 형성된다. 바람직하게는 제2패키지 몸체(120b)는 소정의 위치에 댐을 형성하고 수지를 주입하여 경화시킨 후 볼록한 상부를 제2패키지 몸체가 소정의 높이를 이루도록 평평하게 갈아내는 포팅 방법에 의해서 형성될 수 있다.Referring to FIG. 9E, portions including the second chip 130b and the bonding wire 140 are encapsulated with resin and formed as the second package body 120b, respectively. Preferably, the second package body 120b may be formed by a potting method of forming a dam at a predetermined position, injecting resin, curing the resin, and grinding the convex upper portion flat so that the second package body has a predetermined height. have.
도9f를 참조하면, 상기의 제조중인 멀티 칩 패키지를 뒤집은 후, 본딩 와이어(140)를 이용하여 제1칩(130b)의 본딩패드(미도시)가 각각 기판(110)의 기판패드(미도시)에 전기적으로 연결되도록 한다.Referring to FIG. 9F, after the inverted multi-chip package is inverted, the bonding pads (not shown) of the first chip 130b are bonded to the substrate pads of the substrate 110 using the bonding wires 140. To be electrically connected).
도9g를 참조하면, 제1칩(130a) 및 본딩 와이어(140)를 포함한 부분이 수지에 의해 봉지되어 각각 제1패키지 몸체(120a)로 형성된다. 바람직하게는 제1패키지 몸체(120a)는 소정의 금형을 이용하여 수지를 주입하여 제1칩(130a) 및 본딩 와이어(140)를 봉지하는 트랜스퍼 몰딩방법에 의해서 형성될 수 있다.Referring to FIG. 9G, portions including the first chip 130a and the bonding wire 140 are encapsulated with resin and formed as the first package body 120a, respectively. Preferably, the first package body 120a may be formed by a transfer molding method of encapsulating the first chip 130a and the bonding wire 140 by injecting a resin using a predetermined mold.
도9h를 참조하면, 기판(110)의 소정의 위치에 솔더 볼(150)이 형성된다. 기판(110)에 연결되는 외부단자로서 솔더 볼(150) 이외에 컬럼 리드를 형성하는 것도 가능하다.Referring to FIG. 9H, solder balls 150 are formed at predetermined positions of the substrate 110. It is also possible to form column leads in addition to the solder balls 150 as external terminals connected to the substrate 110.
이상에서 본 발명을 특정 실시예를 참조하여 설명하였지만, 본 발명이 속하는 기술분야의 통상의 지식을 지니는 자에 의해 본 발명의 기술적 요지를 벗어나지 않는 다양한 형태들이 특허청구범위 내에서 가능할 것이다.Although the present invention has been described above with reference to specific embodiments, various forms without departing from the technical scope of the present invention by those skilled in the art will be possible within the scope of the claims.
이상 설명한 바와 같이 본 발명에 따르면, 제1칩이 기판에 형성된 관통개구를 덮으면서 놓이고, 제2칩이 제1칩의 관통개구내 하면에 접착되는 멀티 칩 패키지 또는 적층형 멀티 칩 패키지를 제공하여 종래의 멀티 칩 패키지에 비해 기판 두께만큼 반도체 패키지의 높이를 줄일 수 있으므로 소정의 높이의, 예를들면 JEDEC규정의 TSOP 패키지의 경우 패키지 높이가 최대 1.2㎜ 이하를 만족하는 소형이며 박형인 반도체 패키지를 구현할 수 있다.As described above, according to the present invention, by providing a multi-chip package or a stacked multi-chip package in which the first chip is placed covering the through opening formed on the substrate, and the second chip is bonded to the lower surface of the through opening of the first chip. Since the height of the semiconductor package can be reduced by the thickness of the substrate as compared with the conventional multi-chip package, a small and thin semiconductor package having a predetermined height, for example, JEDEC-regulated TSOP package, whose package height satisfies a maximum of 1.2 mm or less can be implemented. Can be.
또한, 종래 멀티 칩 패키지에 비해 박형의 반도체 패키지를 제공할 수 있으므로 패키지의 높이가 소정의 높이, 예를들면 JEDEC규정의 TSOP 패키지의 경우 패키지 높이가 최대 1.2㎜ 이하가 되도록 웨이퍼의 뒷면을 과도하게 가는 공정을 피할 수 있으므로 상기의 웨이퍼를 과도하게 가는 공정에 따른 웨이퍼의 깨짐, 작업성 저하의 문제점이 없다는 이점이 있다.In addition, since a thin semiconductor package can be provided as compared to a conventional multi-chip package, the back side of the wafer is excessively excessive so that the height of the package is a predetermined height, for example, the maximum package height is 1.2 mm or less in the case of a JEDEC-compliant TSOP package. Since the thin process can be avoided, there is an advantage that there is no problem of cracking of the wafer and deterioration of workability due to the excessively thinning of the wafer.
또한 본 발명은 제1칩과 제2칩의 비활성면 사이에서 접착시킬 수 있는 구조를 제공함으로, 활성면상에 형성된 집적회로를 보호할 수 있으며 비전도성 접착제를 사용할 수 있어 방열효과가 우수하다.In addition, the present invention provides a structure that can be bonded between the non-active surface of the first chip and the second chip, it is possible to protect the integrated circuit formed on the active surface and to use a non-conductive adhesive is excellent heat dissipation effect.
또한 제2칩이 소형화되는 경우라도 그에 대응하여 관통개구의 크기를 조절하여 본딩 와이어 길이를 종래와 같은 길이로 일정하게 유지할 수 있으므로, 종래 멀티 칩 패키지에서와 같이 칩의 소형화에 따른 본딩 와이어 길이의 증대에 의한 와이어 스위핑, 단락 등의 문제가 일어나지 않으므로 칩의 소형화가 용이하다는 이점이 있다.In addition, even when the second chip is miniaturized, the bonding wire length can be kept constant as the conventional length by adjusting the size of the through-opening correspondingly, so as in the conventional multi-chip package, Since there is no problem of wire sweeping, short circuit, etc. due to the increase, miniaturization of the chip is easy.
Claims (17)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980013405A KR100261447B1 (en) | 1998-04-15 | 1998-04-15 | Multi chip package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980013405A KR100261447B1 (en) | 1998-04-15 | 1998-04-15 | Multi chip package |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990080278A KR19990080278A (en) | 1999-11-05 |
| KR100261447B1 true KR100261447B1 (en) | 2000-07-01 |
Family
ID=19536260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980013405A KR100261447B1 (en) | 1998-04-15 | 1998-04-15 | Multi chip package |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100261447B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100576886B1 (en) * | 2000-08-30 | 2006-05-03 | 앰코 테크놀로지 코리아 주식회사 | Manufacturing method of semiconductor package |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100400826B1 (en) * | 1999-08-24 | 2003-10-08 | 앰코 테크놀로지 코리아 주식회사 | semiconductor package |
| KR100411808B1 (en) * | 1999-12-30 | 2003-12-24 | 앰코 테크놀로지 코리아 주식회사 | semiconductor package and its manufacturing method |
| KR100400827B1 (en) * | 1999-08-24 | 2003-10-08 | 앰코 테크놀로지 코리아 주식회사 | semiconductor package |
| KR100646474B1 (en) * | 2000-03-25 | 2006-11-14 | 앰코 테크놀로지 코리아 주식회사 | Semiconductor package and its manufacturing method |
| KR100456815B1 (en) * | 2000-03-30 | 2004-11-10 | 앰코 테크놀로지 코리아 주식회사 | Semiconductor package and method for attaching chip |
| KR100687066B1 (en) * | 2000-07-10 | 2007-02-27 | 삼성전자주식회사 | Manufacturing method for multi chip package |
| KR100549312B1 (en) * | 2000-10-10 | 2006-02-02 | 앰코 테크놀로지 코리아 주식회사 | Semiconductor package and its manufacturing method |
| KR100522838B1 (en) * | 2000-10-23 | 2005-10-19 | 앰코 테크놀로지 코리아 주식회사 | Semiconductor package and method for manufacturing the same |
| KR100623317B1 (en) * | 2000-10-25 | 2006-09-11 | 앰코 테크놀로지 코리아 주식회사 | Semiconductor package |
| KR100583493B1 (en) * | 2000-10-25 | 2006-05-24 | 앰코 테크놀로지 코리아 주식회사 | Semiconductor package |
| KR100393101B1 (en) * | 2000-12-29 | 2003-07-31 | 앰코 테크놀로지 코리아 주식회사 | Semiconductor package and its manufacturing method |
| KR20030047405A (en) * | 2001-12-10 | 2003-06-18 | 삼성전자주식회사 | Multi chip package and manufacturing method thereof |
| KR100451510B1 (en) * | 2002-03-13 | 2004-10-06 | 주식회사 하이닉스반도체 | method for manufacturing stacked chip package |
| KR100690247B1 (en) * | 2006-01-16 | 2007-03-12 | 삼성전자주식회사 | Double encapsulated semiconductor package and manufacturing method thereof |
-
1998
- 1998-04-15 KR KR1019980013405A patent/KR100261447B1/en not_active IP Right Cessation
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|---|---|---|---|---|
| KR100576886B1 (en) * | 2000-08-30 | 2006-05-03 | 앰코 테크놀로지 코리아 주식회사 | Manufacturing method of semiconductor package |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990080278A (en) | 1999-11-05 |
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