KR100260090B1 - Method for controlling fine phase in a network synchronization system - Google Patents
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Abstract
Description
본 발명은 망동기 장치에서의 미세 위상 조절 방법에 관한 것으로서, 특히, 마스타 절체시에 분배 클록의 안정화로 시스템을 안정시키는 망동기 장치에서의 미세 위상 조절 방법에 관한 것이다.BACKGROUND OF THE
이 기술 분야에서 잘 알려진 바와 같이, 클록 수신부, 클록 발생부, 클록 분배부, 및 유지 보수부 등이 기능별로 분리되어 있다.As is well known in the art, a clock receiver, a clock generator, a clock distributor, a maintenance unit, and the like are separated by function.
그러므로, 다종의 인쇄회로 기판으로 구성되며, 구성 인쇄 회로 기판 사이에 정합이 존재한다.Therefore, it is composed of various printed circuit boards, and there is a match between the component printed circuit boards.
그리고, 망동기 장치 간의 프로세서 간 통신(Inter Processor Commucation, 이하 IPC라 약칭함)은 메모리를 이용한 물리적 구조를 지니고 있었다.In addition, inter-processor communication (hereinafter, referred to as IPC) between network devices has a physical structure using memory.
그러나, 종래의 기술에 있어서의 망동기 장치는 시스템 클록의 이원화된 체제 및 클록 분배부 및 선택부 클록 발생부 간의 IPC 기능의 복합적인 문제로 인하여 마스터 망동기 보드의 절체시에 분배부가 불안정해지는 결점이 있다.However, the conventional synchronizer device has a drawback in that the divider becomes unstable during switching of the master synchronizer board due to the complex problem of the dualization scheme of the system clock and the IPC function between the clock divider and the selector clock generator. There is this.
본 발명은 상술한 종래 기술의 결점을 해결하기 위하여 안출한 것으로, 슬레이브 망동기 보드의 전원 제어 발진기의 출력 클록의 위상을 마스터 망동기 보드의 전압 제어 발진기의 출력 클록 위상에 정확히 일치시켜 마스터 망동기 보드 절체시 클록의 유실을 방지하는 망동기 장치에서의 미세 위상 조절 방법을 제공하는 데에 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned drawbacks of the prior art, by accurately matching the output clock phase of the voltage controlled oscillator of the master oscillator board with the output clock phase of the power controlled oscillator of the slave manipulator board. An object of the present invention is to provide a fine phase adjustment method in a synchronizer device that prevents the clock from being lost when switching boards.
상기 목적을 달성하기 위하여 본 발명은, 마스터로 설정된 인쇄 회로 기판의 전압 제어 발진기의 클록이 슬레이브로 설정된 전압 제어 발진기의 출력 클록보다 위상이 뒤지는 경우에서 마스터로 설정된 인쇄 회로 기판의 전압 제어 발진기의 클록이 슬레이브로 설정된 전압 제어 발진기의 출력 클록보다 위상이 앞서는 경우로 바뀌면, "DACW=DACW-기 설정된 값1"을 적용하는 단계와, 마스터로 설정된 인쇄 회로 기판의 전압 제어 발진기의 클록이 슬레이브로 설정된 전압 제어 발진기의 출력 클록보다 위상이 앞서는 경우에서 마스터로 설정된 인쇄 회로 기판의 전압 제어 발진기의 클록이 슬레이브로 설정된 전압 제어 발진기의 출력 클록보다 위상이 뒤지는 경우로 바뀌면, "DACW=DACW+기 설정된 값1"을 적용하는 단계와, 마스터로 설정된 인쇄 회로 기판의 전압 제어 발진기의 클록이 슬레이브로 설정된 전압 제어 발진기의 출력 클록보다 위상이 뒤지는 경우에서 마스터로 설정된 인쇄 회로 기판의 전압 제어 발진기의 클록이 슬레이브로 설정된 전압 제어 발진기의 출력 클록보다 위상이 앞서는 경우로 바뀌지 않고 8 초 동안 좌측으로 흐르게 되는 경우 "DACW=DACW+기 설정된 값2"를 적용하는 단계와, 마스터로 설정된 인쇄 회로 기판의 전압 제어 발진기의 클록이 슬레이브로 설정된 전압 제어 발진기의 출력 클록보다 위상이 앞서는 경우에서 마스터로 설정된 인쇄 회로 기판의 전압 제어 발진기의 클록이 슬레이브로 설정된 전압 제어 발진기의 출력 클록보다 위상이 뒤지는 경우로 바뀌지 않고 8 초 동안 우측으로 흐르게 되는 경우 "DACW=DACW-기 설정된 값2"를 적용하는 단계와, 마스터로 설정된 인쇄 회로 기판의 전압 제어 발진기의 클록이 슬레이브로 설정된 전압 제어 발진기의 출력 클록보다 위상이 반주기 가량 앞서거나, 또는 반주기 가량 뒤지는 경우, DACW 값을 조정하지 않고 다시 위상차가 좁혀진 상태가 될 때 까지 기다리는 단계를 포함하는 것을 특징으로 하는 망동기 장치에서의 미세 위상 조절 방법을 제공한다.To achieve the above object, the present invention provides a clock of a voltage controlled oscillator of a printed circuit board set as a master when the clock of a voltage controlled oscillator of a printed circuit board set as a master is out of phase with an output clock of a voltage controlled oscillator set as a slave. If the phase shifts ahead of the output clock of the voltage-controlled oscillator set as the slave, applying "DACW = DACW-
도 1은 본 발명에 따른 망동기 장치의 3 중화 구성을 보여주는 전전자 교환기의 일 실시예를 도시한 블록도,1 is a block diagram showing an embodiment of an electro-electronic exchanger showing a triple configuration of a network synchronizer device according to the present invention;
도 2는 본 발명에 따라 하나의 망동기 보드에서의 미세 위상 조절 방법을 설명하기에 적합한 교환기의 일 실시예를 도시한 블록도,FIG. 2 is a block diagram showing one embodiment of an exchanger suitable for explaining a fine phase adjustment method in one manipulator board according to the present invention;
도 3a 내지 도 3d는 본 발명에 따라 망동기 장치에서의 미세 위상 조절 방법을 설명하기에 적합한 타이밍도,3a to 3d are timing charts suitable for explaining a fine phase adjustment method in a network device according to the present invention;
도 4는 본 발명의 따라 망동기 장치에서의 미세 위상 조절하는 단계를 설명한 흐름도.4 is a flow chart illustrating the steps of fine phase adjustment in a network synchronizer device in accordance with the present invention.
＜도면의 주요부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>
10 : 디지털 중계선 정합부 20, 30, 40 : 망동기부10: digital relay
22, .. : 클록 수신부 24, .. : 클록 발생부22, ..:
26, .. : 유지 보수부 28, .. : 클록 분배부26, ..:
50 : 공간 스위치 110 : 위상 검출부50: space switch 110: phase detection unit
120 : DPRAM 130 : CPU120: DPRAM 130: CPU
140 : D/A 변환부 150 : 전압 제어 발진부140: D / A converter 150: voltage controlled oscillator
160 : ECL to TTL부160: ECL to TTL
본 발명의 상기 및 기타 목적과 여러 가지 장점은 첨부된 도면을 참조하여 하기에 기술되는 발명의 바람직한 실시예로부터 더욱 명확하게 될 것이다.The above and other objects and various advantages of the present invention will become more apparent from the preferred embodiments of the invention described below with reference to the accompanying drawings.
전전자 교환기의 삼중화된 망동기부(20, 30, 40)는 클록 수신부(22, ..), 클록 발생부(24, ..), 클록 분배부(28, ..), 유지 보수부(26, ..) 등이 하나로 통합되어 있다.The
한편, 호스트와 원격 가입자 정합 스위칭 모듈(Remote Access Switching Module, 이하 RASM이라 약칭함)에도 동일한 인쇄회로 기판이 실장되어 RASM을 위한 별도의 인쇄회로 기판이 필요하지 않다.On the other hand, the same printed circuit board is mounted on the host and the Remote Access Switching Module (hereinafter referred to as RASM) so that a separate printed circuit board for the RASM is not required.
도 1에서 보는 바와 같이 TDX-100 호스트의 망동기 장치는 클록 수신부(22, ..), 클록 생성부(24, ..), 클록 분배부(28, ..), 유지 보수부(26, ..)가 하나로 통합된 망동기 장치(20, 30, 40)가 삼중화되어 실장되는 구조로 되어 백보드 인쇄 회로 기판으로 연결되어 있다.As shown in FIG. 1, the TDX-100 host synchronizer includes a clock receiver 22, a
따라서, 상호간 정합을 위한 케이블이 존재하지 않으며, 인쇄회로 기판의 기종을 단일화하였으며, 호스트와 RASM에 실장되는 펌웨어(firmware)도 동일하게 구성한다.Therefore, there is no cable for mutual matching, the type of printed circuit board is unified, and the firmware (firmware) mounted on the host and RASM is configured in the same way.
디지털 중계선 정합부(10)는 망동기부(20, 30, 40)와 연결되어 디지털로 입력되는 동기용 시스템 클록을 타국 또는 외부에서 입력 받아 정합한다.The digital relay line matching unit 10 is connected to the
삼중화된 각각의 클록 수신부(22, ..)는 디지털 중계선 정합부(10)로부터 디지털로 입력된 동기용 기준 클록을 수신한다.Each of the triplexed clock receivers 22,... Receives a digital reference clock for synchronization from the digital relay line matching unit 10.
삼중화된 각각의 클록 발생부(24, ..)는 상기 각각의 클록 수신부(22, ..)로부터 시스템 클록을 수신받아 기준 클록을 생성한다.Each of the
삼중화된 각각의 유지 보수부(26, ..)는 클록 발생부(24, ..)로부터 기준 클록과 시스템 클록을 수신하여 망동기한다.Each of the triplexed maintenance units 26,... Receives a reference clock and a system clock from the
삼중화된 각각의 클록 분배부(28, ..)는 공간 스위치 링크(50) 또는 타임 스위치 링크와 연결되며, 생성된 클록을 각각의 디바이스로 분배한다.Each of the
도 2를 참조하여 하나의 망동기 보드에서의 미세 위상 조절 방법을 설명하기에 적합한 일 실시예를 도시한 블록도에 대하여 상세하게 설명하면, 위상 검출부(110)는 4KHz의 동기용 기준 클록(4KHz)(102)과, 전압 제어 발진부(150)의 출력을 분주한 4KHz의 시스템 클록(4KHz)의 위상차를 검출한다.Referring to FIG. 2, a block diagram showing an embodiment suitable for describing a fine phase adjustment method in one manipulator board will be described in detail. The
이는 기준 클록의 상승 엣지(edge)부터 시스템 클록의 시스템 클록의 상승 엣지까지 전압 제어 발진부(150)의 출력인 32MHz의 클록으로 계수하여 그 값을 DPRAM(120)에 250
위상 검출부(110)에서는 512 개의 데이터가 저장되면, 인터럽트 로우(low)를 발생시키고, 512개의 데이터가 저장되면, 인터럽트 하이(high)를 발생시켜서 CPU(130)에 알린다.The
기준 클록인 4KHz 와 시스템 클록인 4KHz의 주파수가 정확하게 일치한다면 그 데이터 값은 고정된 값을 갖을 것이다. 그러나, 주파수가 일치하지 않을 경우 그 값은 계속해서 증가하거나 감소할 것이다.If the frequency of the reference clock 4KHz and the system clock 4KHz exactly match, the data value will have a fixed value. However, if the frequencies do not match, the value will continue to increase or decrease.
기준 4KHz 보다 시스템 4KHz의 위상이 더 빠르면, 그 위상 오차 값은 계속 감소하고 더 느리다면 계속 증가할 것이다.If the phase of the system 4KHz is faster than the reference 4KHz, the phase error value will continue to decrease, and if it is slower, it will continue to increase.
이처럼 위상 검출부(110)에서는 위상차 데이터(122)를 검출하여 DPRAM (120)에 저장하고 128 m초(250
그리고, DPRAM(120)은 위상 검출부(110)에서 검출한 위상차 데이터(122)가 14 bit로 표현되고 1024 개의 데이터를 저장할 수 있어야 하기 때문에 바람직하게는 8bit x 2048의 DPRAM(120) 2 개를 사용하여 구현하였다.In addition, the
CPU(130)가 하나의 인터럽트(114)를 서비스하기 위해 DPRAM(120)을 읽는 동안 위상 검출부(110)는 또다른 영역에 데이터를 쓰기 때문에 DPRAM(120)의 충돌이나 데이터의 유실없다.While the
CPU(130) 내의 펌웨어에서는 위상 검출부(110)로부터 인터럽트(114)가 발생하면 DPRAM(120)을 접근하여 위상차 데이터(122)를 읽어 전압 제어 발진부(150)를 제어하는 D/A 변환부(140)의 워드 값을 산출하는 연산을 한다.In the firmware of the
이는 인터럽트(114)가 발생할 때마다 수행하는 것이 아니고 지터가 인가되지 않는 경우는 8초 단위로, 지터 인가시에는 16초 또는 32초 단위로 데이터의 평균을 산출하고 바로 이전에 산출한 값과 또 그 이전에 산출한 값을 비교하여 락 모드를 결정하고 DACW값을 결정한다.This is not done every time the interrupt 114 occurs. If jitter is not applied, this is done in 8 seconds. If jitter is applied, the average of the data is calculated in units of 16 seconds or 32 seconds. The lock mode is determined by comparing the previously calculated values and the DACW value is determined.
즉, 위상 검출부(110) 알고리즘은 128m초, 1초, 8초의 3 가지의 시간 일을 갖는다.That is, the
슬레이브로 설정된 망동기 보드는 자신의 위상 검출기의 동작 모드가 노멀이 되면, 타이머에 의해 주기적으로 마스터 망동기 보드와 자신의 32.768MHz의 위상을 서로 비교한 미세 위상 데이터를 읽어서, 두 클록의 위상 위치를 알수 있다.When the operation mode of its phase detector becomes normal, when the operation mode of its phase detector is normal, the timer reads the phase data of the two clocks by reading the fine phase data comparing the phase of master 32.768MHz with its master. You can see.
미세 조정 알고리즘은 두 클록간 동기가 어느 정도 정확히 일치한 시점에서 구동하여야 하기 때문에 노멀 모드인 상태에서 이 데이터가 하이를 유지하다가 로우로 되는 시점, 혹은 로우 상태를 유지하다가 하이로 되는 시점에서 각각 DACW 값을 보상하여 준다.Since the fine tuning algorithm must be driven when the synchronization between the two clocks is exactly coincident to some extent, the DACW at the time when the data goes high in the normal mode and goes low, or when it goes low in the normal state, respectively. Reward the value.
그러면 바로 슬레이브 망동기 보드의 출력 클록의 흐름은 마스터 망동기 보드의 클록에 대해 반대의 방향으로 흐르게 되고 또 다시 위상이 변하는 시점에서 다시 DACW 값을 반대로 보상해 주면 반대로 흐르도록하여 마스터 망동기 보드의 32.768MHz와 동일한 위상 상태를 계속 유지할 수 있다.Then, the flow of output clock of the slave synchronizer board flows in the opposite direction with respect to the clock of the master synchronizer board, and when the phase changes again, the DACW value is compensated again to reverse the flow. It can keep the same phase state as 32.768MHz.
도 3a 내지 도 3d를 참조하여 본 발명에 따라 망동기 장치에서의 미세 위상 조절 방법을 설명하기에 적합한 타이밍도에 대하여 상세하게 설명하면, 미세 위상 데이터는 다음과 같이 4bit로 표현된다.3A to 3D, a timing diagram suitable for describing a fine phase adjustment method in a network synchronizer device according to the present invention will be described in detail. The fine phase data is represented by 4 bits as follows.
fd0는 자신의 좌측 인쇄 회로 기판의 전압 제어 발진기의 클록을 자신의 전압 제어 발진기의 출력 클록으로 래치한 데이터이다.fd0 is data obtained by latching the clock of the voltage controlled oscillator of its left printed circuit board with the output clock of its voltage controlled oscillator.
fd1은 자신의 좌측 인쇄 회로 기판의 전압 제어 발진기의 클록을 자신의 전압 제어 발진기의 5 n초 지연시킨 클록으로 래치한 데이터이다.fd1 is the data which latched the clock of the voltage controlled oscillator of its own left printed circuit board with the clock which delayed 5 n second of its voltage controlled oscillator.
fd2는 자신의 우측 인쇄 회로 기판의 전압 제어 발진기의 클록을 자신의 전압 제어 발진기의 출력 클록으로 래치한 데이터이다.fd2 is data obtained by latching the clock of the voltage controlled oscillator of its right printed circuit board with the output clock of its voltage controlled oscillator.
fd3은 자신의 우측 인쇄 회로 기판의 전압 제어 발진기의 클록을 자신의 전압 제어 발진기의 5 n초 지연시킨 클록으로 래치한 데이터이다.fd3 is data obtained by latching the clock of the voltage controlled oscillator of its right printed circuit board with the clock delayed by 5 n seconds of its voltage controlled oscillator.
표 1에서는 자신의 좌측 인쇄 회로 기판이 마스터인 경우, fd0, fd1을 이용하고, 자신의 우측 인쇄 회로 기판이 마스터인 경우 fd2, fd3를 이용한다.In Table 1, fd0 and fd1 are used when their left printed circuit board is a master, and fd2 and fd3 are used when their right printed circuit board is a master.
도 3a 내지 도 3d에서는 특히 자신의 좌측 인쇄 회로 기판이 마스터라 가정하고 fd0, fd1을 이용하여 미세 위상 조정을 수행하는 타이밍도에 대하여 4 종류의 가능성에 대하여 설명한다.In Figs. 3A to 3D, four types of possibilities will be described with respect to the timing diagram for performing fine phase adjustment using fd0 and fd1, assuming that the left printed circuit board is a master.
도 3a 에서 (a)는 슬레이브의 망동기 보드의 좌측에 위치한 마스터의 전압 제어 발진기의 위상이다. 그리고, (b)는 슬레이브로 설정된 망동기 보드로써, 마스터 로 설정된 망동기 보드의 우측에 위치하는 망동기 보드의 위상을 나타내며, 도 3b의 (c)는 상술한 (b)의 위상을 5 nsec 지연시킨 위상이다.(A) in FIG. 3A is the phase of the voltage controlled oscillator of the master located on the left side of the slave synchronizer board. In addition, (b) is a slave board set as a slave, and shows the phase of the network board located on the right side of the master board set as the master, Figure 3b (c) is 5 nsec the phase of (b) described above This is the delayed phase.
따라서, 자신의 좌측 인쇄 회로 기판의 전압 제어 발진기의 클록을 자신의 전압 제어 발진기의 출력 클록으로 래치한 데이터이다.Therefore, it is data which latched the clock of the voltage controlled oscillator of its left printed circuit board with the output clock of its voltage controlled oscillator.
그리고, 도 3a에서 fd0는 슬레이브로 설정된 좌측 보드의 마스터로 설정된 인쇄 회로 기판의 전압 제어 발진기의 클록(a)을 슬레이브로 설정된 전압 제어 발진기의 출력 클록(b)으로 래치한 데이터로서, 0의 값을 가지며, fd1은 슬레이브로 설정된 좌측 보드의 마스터로 설정된 인쇄 회로 기판의 전압 제어 발진기의 클록(a)을 자신의 전압 제어 발진기의 5 n초 지연시킨 클록(c)으로 래치한 데이터로서, 0의 값을 가진다.In FIG. 3A, fd0 is data obtained by latching a clock a of a voltage controlled oscillator of a printed circuit board set as a master of a left board set as a slave to an output clock b of a voltage controlled oscillator set as a slave, and having a value of 0. Fd1 is data obtained by latching a clock (a) of a voltage controlled oscillator of a printed circuit board set as a master of a left board set as a slave to a clock (c) which is delayed by 5 n seconds of its voltage controlled oscillator. Has a value.
도 3b에서 fd0는 슬레이브로 설정된 좌측 보드의 마스터로 설정된 인쇄 회로 기판의 전압 제어 발진기의 클록(d)을 슬레이브로 설정된 전압 제어 발진기의 출력 클록(e)으로 래치한 데이터로서, 0의 값을 가지며, fd1은 슬레이브로 설정된 좌측 보드의 마스터로 설정된 인쇄 회로 기판의 전압 제어 발진기의 클록(d)을 자신의 전압 제어 발진기의 5 n초 지연시킨 클록(f)으로 래치한 데이터로써 1의 값을 가진다.In FIG. 3B, fd0 is data obtained by latching the clock d of the voltage controlled oscillator of the printed circuit board set as the master of the left board set as the slave to the output clock e of the voltage controlled oscillator set as the slave, having a value of zero. , fd1 is data obtained by latching the clock d of the voltage controlled oscillator of the printed circuit board set as the master of the left board set as the slave to the clock f which is delayed by 5 n seconds of its voltage controlled oscillator. .
도 3c에서는 fd0는 슬레이브로 설정된 좌측 보드의 마스터로 설정된 인쇄 회로 기판의 전압 제어 발진기의 클록(g)을 슬레이브로 설정된 전압 제어 발진기의 출력 클록(h)으로 래치한 데이터로서 1의 값을 가지며, fd1은 슬레이브로 설정된 좌측 보드의 마스터로 설정된 인쇄 회로 기판의 전압 제어 발진기의 클록(g)을 자신의 전압 제어 발진기의 5 n초 지연시킨 클록(i)으로 래치한 데이터로서, 0의 값을 가진다.In FIG. 3C, fd0 is a data obtained by latching the clock g of the voltage controlled oscillator of the printed circuit board set as the master of the left board set as the slave to the output clock h of the voltage controlled oscillator set as the slave, having a value of 1. fd1 is data obtained by latching the clock g of the voltage controlled oscillator of the printed circuit board set as the master of the left board set as the slave to the clock i which is delayed by 5 n seconds of its voltage controlled oscillator. .
도 3d는에서는 fd0는 슬레이브로 설정된 좌측 보드의 마스터로 설정된 인쇄 회로 기판의 전압 제어 발진기의 클록(j)을 슬레이브로 설정된 전압 제어 발진기의 출력 클록(k)으로 래치한 데이터로서, 1의 값을 가지며, fd1은 슬레이브로 설정된 좌측 보드의 마스터로 설정된 인쇄 회로 기판의 전압 제어 발진기의 클록(j)을 자신의 전압 제어 발진기의 5 n초 지연시킨 클록(l)으로 래치한 데이터로서, 1의 값을 가진다.In FIG. 3D, fd0 is data obtained by latching the clock j of the voltage controlled oscillator of the printed circuit board set as the master of the left board set as the slave to the output clock k of the voltage controlled oscillator set as the slave. Fd1 is data obtained by latching the clock j of the voltage controlled oscillator of the printed circuit board set as the master of the left board set as the slave with the clock l delayed by 5 n seconds of its voltage controlled oscillator. Has
상술한 바와 같이 마스터의 망동기 보드가 슬레이브로 설정된 망동기 보드의 좌측에 위치한 경우 4 가지의 경우의 수에 따라 이에 대처하도록 한다.As described above, when the master synchronizer board is located on the left side of the slave synchronizer board set as a slave, it is coped with according to the number of four cases.
도 4를 참조하여 본 발명에 따라 망동기 장치에서의 미세 위상 조절하는 단계에 대하여 상세하게 설명하면, 미세 위상 데이터는 1 초마다 읽는데 이는 노멀 모드에서 위상차 변이가 약 0.5ns/1sec 정도되는 것을 고려할 때 위상의 일치점으로부터 벗어나는 시간 오차를 최소화하고 프로세서의 성능에 장애 요소가 되지 않기 위하여 설정한 실함적으로 가장 바람직한 시간이다.Referring to Figure 4 in detail with respect to the step of adjusting the fine phase in the network device according to the present invention, the fine phase data is read every second, which takes into account that the phase shift in the normal mode is about 0.5ns / 1sec It is practically the most desirable time, which is set to minimize the time error that deviates from the point of phase matching and not impede the performance of the processor.
이 기능은 두 클록의 상승 시점의 위상을 맞추는 것으로 도 3b와 도 3d가 반복되게 하여 사실한 위상의 오차가 약 1 n초 미만이 되게 한다.This function sets the phases of the rise times of the two clocks so that FIGS. 3B and 3D are repeated so that the true phase error is less than about 1 n seconds.
만일 도 3b에서 도 3d로 바뀌면, 자신의 클록이 마스터 망동기 보드의 클록보다 느리기 때문에 우측으로 흐른 경우이므로 DACW=DACW-8을 적용하여 마스터 망동기 보드의 클록보다 빠르게 조정하고, 도 3d에서 도 3b로 바뀌면, 그 반대이므로 DACW=DACW+8을 적용하여 마스터 망동기 보드의 클록보다 느리게 조정한다.If the clock is changed from FIG. 3B to FIG. 3D, since the clock flows to the right because it is slower than the clock of the master synchronizer board, DACW = DACW-8 is applied to adjust the clock faster than the clock of the master synchronizer board. If it changes to 3b, adjust it slower than the clock on the master synchronizer board by applying DACW = DACW + 8 because it is the reverse.
정상적인 경우 도 3b와 도 3d 상태를 반복하지만 마스터 망동기 보드의 클록 주파수 상태가 끊임없이 변화하고 또 전압 제어 발진기의 특성을 고려할 때 그렇지 않은 경우가 발생하게 된다. 즉, 도 3b에서 도 3d로 바뀌지 않고 8 초 동안 좌측으로 흐르게 되는 경우 DACW=DACW+6을 적용하여 마스터 망동기 보드의 클록을 더욱 느리게 하고, 또 도 3d에서 도 3b로 바뀌지 않고 8 초 동안 우측으로 흐르게 되는 경우 DACW=DACW-6을 적용하여 클록을 더욱 빠르게 조정한다.In the normal case, the states of FIGS. 3B and 3D are repeated, but when the clock frequency state of the master network board is constantly changing and the characteristics of the voltage controlled oscillator are taken into account, this is not the case. In other words, if the flow is to the left for 8 seconds without changing from FIG. 3B to FIG. 3D, the clock of the master master synchronizer board is made slower by applying DACW =
만일 도 3a, 도 3c의 상태가 되려면, DACW 값을 조정하지 않고 다시 도 3d, 도 3b의 상태가 될 때 까지 기다린다.If the state of FIGS. 3A and 3C is to be obtained, wait until the state of FIGS. 3D and 3B is reached again without adjusting the DACW value.
슬레이브로 설정된 망동기 보드에서 마스터로 설정된 망동기 보드가 좌측에 위치하는가 판단한다(단계 402).In
단계 402에서 판단하여 마스터의 망동기 보드가 슬레이브 망동기 보드의 좌측에 위치하는 보드인 것으로 판단되면, 래치한 데이터를 fd0를 f1으로 설정하고, fd1을 f2로 설정한다(단계 404).If it is determined in
단계 402에서 판단하여 마스터의 망동기 보드가 슬레이브 망동기 보드의 좌측에 위치하는 보드가 아닌 것으로 판단되면, 레치한 데이터를 fd2를 f1으로 설정하고, fd3을 f2로 설정한다(단계 406).If it is determined in
f1이 0이며, f2가 1인가 판단한다(단계 408).It is determined whether f1 is 0 and f2 is 1 (step 408).
단계 408에서 판단하여 f1이 0이며, f2가 1인경우면, 제 1 상태로 설정한다(단계 410).If f1 is 0 and f2 is 1 determined in
단계 408에서 판단하여 f1이 0이 아니거나, f2가 1이 아닌 경우면, f1이 1이며, f2가 1인 경우인가 판단한다(단계 412).If it is determined in
단계 412에서 판단하여 f1이 1이며, f2가 1인 경우에는 제 2 상태로 설정한다(단계 414).If it is determined in
단계 412에서 판단하여 f1이 1이 아니거나, f2가 1이 아닌 경우면, 제 3 상태로 설정한다(단계 416).If it is determined in
이전 상태가 제 2 상태이며, 현재 상태가 제 1 상태인 경우인가 판단한다(단계 418).It is determined whether the previous state is the second state and the current state is the first state (step 418).
단계 418에서 판단하여 이전 상태가 제 2 상태이며, 현재 상태가 제 1 상태인 경우로 판단되면, 이전의 DACW 값에 8을 더하여 DACW 값을 설정하고, 슬레이브 망동기 보드의 위상이 좌측으로 흐르고 있음을 알리는 FINE_POS라는 변수 값을 0으로 설정하며, 미세 조정하도록 하는 변수인 FINE_START 값을 1로 설정한다(단계 420).If it is determined in
단계 418에서 판단하여 이전 상태가 제 2 상태가 아니거나, 현재 상태가 제 1 상태인 경우가 아닌 것으로 판단되면, 이전 상태가 제 1 상태이며, 현재 상태가 제 2 상태인 경우인가 판단한다(단계 422).If it is determined in
단계 422에서 판단하여 이전 상태가 제 1 상태이며, 현재 상태가 제 2 상태인 경우이면, 이전의 DACW 값에서 8을 감산하여 DACW 값을 설정하고, 슬레이브 망동기 보드의 위상이 우측으로 흐르고 있음을 알리는 FINE_NEG라는 변수 값을 0으로 설정하며, 미세 조정하도록 하는 변수인 FINE_START 값을 1로 설정하고 단계 426으로 진행한다(단계 424).If it is determined in
제 1, 제 2, 제 3, 상태중 현재 상태에 해당하는 값을 이전의 상태로 설정하고 종료한다(단계 426).The value corresponding to the current state among the first, second, third, states is set to the previous state and ends (step 426).
단계 422에서 판단하여 이전 상태가 제 1 상태가 아니거나, 현재 상태가 제 2 상태가 아닌 경우로 판단되면, 이전 상태가 제 1 상태이며, 현재 상태도 제 1 상태이며, FINE_START 값이 1인 경우인가 판단한다(단계 428).If it is determined in
단계 428에서 판단하여 이전 상태가 제 1 상태이며, 현재 상태도 제 1 상태이며, FINE_START 값은 1 인 경우면, 슬레이브인 망동기 장치의 위상이 좌측으로 흐르고 있음을 의미하므로 FINE_NEG 변수를 1 증가 시키고, FINE_POS를 "0"으로 설정한다(단계 430).If it is determined in
FINE_NEG가 8 보다 큰 경우인가 판단한다(단계 432).It is determined whether FINE_NEG is greater than 8 (step 432).
단계 432에서 판단하여 FINE_NEG 값이 8 보다 큰 경우면, 이전 DACW 값에 6을 더하여 DACW 값을 설정하고, FINE_NEG 값을 "0"으로 설정하고 단계 426으로 진행한다(단계 434).If it is determined in
단계 428에서 판단하여 이전 상태가 제 1 상태가 아니거나, 현재 상태는 제 1 상태가 아니거나, 또는, FINE_START 값이 1이 아닌 경우로 판단되면, 이전 상태가 제 2 상태이며, 현재 상태도 제 2 상태이며, FINE_START 값이 1인 경우인가 판단한다(단계 436).If it is determined in
단계436에서 판단하여 이전 상태가 제 2 상태이며, 현재 상태도 제 2 상태이며, FINE_START 값은 1 인 경우면, 슬레이브인 망동기 장치의 위상이 우측으로 흐르고 있음을 의미하므로 FINE_POS 변수를 1 증가 시키고, FINE_NEG를 "0"으로 설정한다(단계 438).If it is determined in
FINE_POS가 8 보다 큰 경우인가 판단한다(단계 440).It is determined whether FINE_POS is greater than 8 (step 440).
단계 440에서 판단하여 FINE_POS 값이 8 보다 큰 경우면, 이전 DACW 값에서 6을 감산하여 DACW 값을 설정하고, FINE_POS 값을 "0"으로 설정하고 단계 426으로 진행한다(단계 442).If it is determined in
단계 436에서 판단하여 이전 상태가 제 2 상태가 아니거나, 현재 상태도 제 2 상태가 아닌 경우며, 또한, FINE_START 값이 0으로 미세 조정을 하여도 소용없는 경우로 판단되면, FINE_START 값을 0으로 설정하고 단계 426으로 진행한다(단계 444).If it is determined in
특정 장치와 관련하여 본 발명의 원리를 전술하였는데, 이러한 기술된 바는 단지 예시에 불과하며, 첨부된 특허 청구 범위에서 기술된 바와 같은 본 발명의 기술 사상에 한정되는 것은 아니다.The principles of the invention have been described above in connection with specific devices, which are described by way of example only, and are not limited to the spirit of the invention as described in the appended claims.
이상 설명한 바와 같이, 본 발명은 두 클록간 동기가 어느 정도 정확히 일치한 시점에서 구동하여야 하기 때문에 노멀 모드인 상태에서 이 데이터가 하이를 유지하다가 로우로 되는 시점, 혹은 로우 상태를 유지하다가 하이로 되는 시점에서 각각 DACW 값을 보상하여 주도록 하여, 슬레이브의 망동기 보드의 클록은 마스터 망동기 보드와 동일한 위상 상태를 계속 유지할 수 있는 효과가 있다.As described above, according to the present invention, when the synchronization between the two clocks must be driven to a certain degree, the data is kept high in the normal mode and becomes low, or is kept low. By compensating for the DACW value at each time point, the clock of the slave synchronizer board can maintain the same phase state as the master synchronizer board.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970081711A KR100260090B1 (en) | 1997-12-31 | 1997-12-31 | Method for controlling fine phase in a network synchronization system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970081711A KR100260090B1 (en) | 1997-12-31 | 1997-12-31 | Method for controlling fine phase in a network synchronization system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990061452A KR19990061452A (en) | 1999-07-26 |
| KR100260090B1 true KR100260090B1 (en) | 2000-07-01 |
Family
ID=19530626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970081711A KR100260090B1 (en) | 1997-12-31 | 1997-12-31 | Method for controlling fine phase in a network synchronization system |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100260090B1 (en) |
-
1997
- 1997-12-31 KR KR1019970081711A patent/KR100260090B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990061452A (en) | 1999-07-26 |
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Legal Events
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