JPH08251149A - Clock signal distribution system - Google Patents

Abstract

PURPOSE: To fetch data without shifting even at the time of not executing the phase adjustment of a data signal and equalizing the length of a wire and to compensate for delay variation even when it is generated. CONSTITUTION: Respective packages 12 to 14 send clock signals back to a package 11. The package 11 is provided with PLL circuits 11b to 11d corresponding to the packages 12 to 14. The PLL circuits 11b to 11d phase-synchronize a clock signal Csa' to Csc' sent back from the corresponding packages 12 to 14 and a clock signal Cs generated by a clock generating source 11a. Outputs from these PLL circuits 11b to 11d are supplied to the corresponding packages 12 to 14 as clock signals Csa to Csc.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、複数のパッケージが同
期して動作する装置などにおいて、クロック供給部であ
るパッケージからクロック被供給部である他のパッケー
ジへとクロック信号を分配するためのクロック信号分配
方式に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock for distributing a clock signal from a package which is a clock supply unit to another package which is a clock supplied unit in a device in which a plurality of packages operate in synchronization. It relates to a signal distribution system.

【０００２】[0002]

【従来の技術】例えば通信装置は、複数のパッケージを
互いに接続して構成されるが、あるパッケージが他のパ
ッケージからデータの収集を行う場合、データを出力す
る側のパッケージは、データを収集する側のパッケージ
のクロック信号に同期してデータを出力する必要があ
る。このため、１つのパッケージにて発生したクロック
信号を他のパッケージに分配している。2. Description of the Related Art For example, a communication device is constructed by connecting a plurality of packages to each other. When a package collects data from another package, the package outputting data collects data. It is necessary to output data in synchronization with the clock signal of the package on the side. Therefore, the clock signal generated in one package is distributed to the other packages.

【０００３】図３は従来のクロック信号分配方式の一例
を示す図である。図中、３１，３２，３３，３４はそれ
ぞれパッケージであり、パッケージ３１がパッケージ３
２，３３，３４のそれぞれからデータを収集する構成を
なす。FIG. 3 is a diagram showing an example of a conventional clock signal distribution system. In the figure, 31, 32, 33, and 34 are packages, respectively, and the package 31 is the package 3
The configuration is such that data is collected from each of 2, 33, and 34.

【０００４】パッケージ３１は、クロック信号Ｃｓを生
成するクロック源３１ａを有している。このクロック源
３１ａが出力するクロック信号Ｃｓは、パッケージ３
２，３３，３４のそれぞれに与えられている。パッケー
ジ３２，３３，３４は、クロック信号Ｃｓに同期してデ
ータ信号Ｄａ，Ｄｂ，Ｄｃをそれぞれ出力する。The package 31 has a clock source 31a for generating a clock signal Cs. The clock signal Cs output from the clock source 31a is the package 3
2, 33, 34 respectively. The packages 32, 33, 34 output the data signals Da, Db, Dc, respectively, in synchronization with the clock signal Cs.

【０００５】ここでクロック信号およびデータ信号の伝
送には、ある程度の時間を要し、伝送遅延が生じる。こ
の伝送遅延による遅延時間は、配線長、配線に寄生する
容量、入出力バッファ等の遅延時間などの条件に応じて
異なる。このため何等対策を講じていない場合、パッケ
ージ３１においてデータ信号Ｄａ，Ｄｂ，Ｄｃに位相差
が生じる。Here, it takes a certain amount of time to transmit the clock signal and the data signal, and a transmission delay occurs. The delay time due to this transmission delay varies depending on conditions such as the wiring length, the parasitic capacitance of the wiring, and the delay time of the input / output buffer. Therefore, if no measures are taken, a phase difference occurs in the data signals Da, Db, Dc in the package 31.

【０００６】すなわち図４に示すように、クロック信号
にてそれぞれＴ１，Ｔ２，Ｔ３の遅延を受け、またデー
タ信号でもそれぞれＴ１，Ｔ２，Ｔ３の遅延を受ける。
かくしてデータ信号Ｄａは２×Ｔ１、データ信号Ｄｂは
２×Ｔ２，データ信号Ｄｃは２×Ｔ３の遅延を受けてパ
ッケージ３１に到達する。That is, as shown in FIG. 4, the clock signal is delayed by T1, T2, and T3, and the data signal is delayed by T1, T2, and T3, respectively.
Thus, the data signal Da arrives at the package 31 after being delayed by 2 × T1, the data signal Db by 2 × T2, and the data signal Dc by 2 × T3.

【０００７】さて、データが低速であるときには、図４
に示すように各データ信号の遅延時間がクロック信号の
１周期よりも小さいため、パッケージ３１ではフリップ
フロップ（図示せず）により、到来するデータ信号をク
ロック信号の反転信号の立上がりに同期して打ち抜くこ
とより、図４にＤａ′，Ｄｂ′，Ｄｃ′で示すように各
データ信号の位相を揃えることができる。Now, when the data is low speed, as shown in FIG.
Since the delay time of each data signal is smaller than one cycle of the clock signal as shown in, the incoming data signal is punched out by the flip-flop (not shown) in the package 31 in synchronization with the rising edge of the inverted signal of the clock signal. As a result, the phases of the data signals can be aligned as shown by Da ', Db', Dc 'in FIG.

【０００８】ところがデータが高速であると、図５に示
すように一部のデータ信号の遅延時間がクロック信号の
１周期を超えてしまうおそれがある。この場合には、フ
リップフロップ（図示せず）によりクロック信号の反転
信号の立上がりに同期して打ち抜くと、図５にＤａ′，
Ｄｂ′，Ｄｃ′で示すようにデータにずれが生じてしま
う。However, if the data is high speed, the delay time of some data signals may exceed one cycle of the clock signal as shown in FIG. In this case, if the flip-flop (not shown) punches out in synchronism with the rising edge of the inverted signal of the clock signal, Da ′,
As shown by Db 'and Dc', data shift occurs.

【０００９】そこでデータが高速である場合に従来は、
以下の２通りの構成が使用されている。その第１の構成
を図６に示す。なお図６において図３と同一部分には同
一符号を付する。Therefore, when the data is high speed,
The following two configurations are used. The first configuration is shown in FIG. In FIG. 6, the same parts as those in FIG. 3 are designated by the same reference numerals.

【００１０】図中、６１，６２，６３，６４はパッケー
ジであり、パッケージ６１がパッケージ６２，６３，６
４のそれぞれからデータを収集する構成をなす。この構
成では、パッケージ６１にはデータ信号Ｄａ，Ｄｂ，Ｄ
ｃをそれぞれ遅延する遅延線６１ａ，６１ｂ，６１ｃが
設けられている。この遅延線６１ａ，６１ｂ，６１ｃの
遅延量τ１，τ２，τ３は、伝送遅延の時間差を収差す
るように設定されており、この遅延線６１ａ，６１ｂ，
６１ｃによって各データ信号Ｄａ，Ｄｂ，Ｄｃの位相を
合わせる。In the figure, 61, 62, 63 and 64 are packages, and the package 61 is the packages 62, 63 and 6.
It is configured to collect data from each of the four. In this configuration, the package 61 has data signals Da, Db, D
Delay lines 61a, 61b, 61c for delaying c respectively are provided. The delay amounts τ1, τ2, τ3 of the delay lines 61a, 61b, 61c are set so that the time difference of the transmission delay is aberrated.
The phase of each data signal Da, Db, Dc is matched by 61c.

【００１１】なお図中において、６１ｄ，６１ｅ，６１
ｆ，６２ｂ，６３ｂ，６４ｂは出力バッファ、６１ｇ，
６１ｈ，６１ｉ，６２ａ，６３ａ，６４ａは入力バッフ
ァである。In the figure, 61d, 61e, 61
f, 62b, 63b, 64b are output buffers, 61g,
61h, 61i, 62a, 63a and 64a are input buffers.

【００１２】図７は第２の構成を示す図である。なお図
３および図６と同一部分には同一符号を付する。図中、
７１はパッケージ６２，６３，６４のそれぞれからデー
タを収集するパッケージである。このパッケージ７１
は、図６におけるパッケージ６１とは異なり、遅延線は
有していない。そして、クロック信号線７２ａとデータ
信号線７２ｂよりなるパッケージ６２用の配線の配線長
（クロック信号線７２ａの長さとデータ信号線７２ｂの
長さとの和）、クロック信号線７３ａとデータ信号線７
３ｂよりなるパッケージ６３用の配線の配線長（クロッ
ク信号線７３ａの長さとデータ信号線７３ｂの長さとの
和）およびクロック信号線７４ａとデータ信号線７４ｂ
よりなるパッケージ６４用の配線の配線長（クロック信
号線７４ａの長さとデータ信号線７４ｂの長さとの和）
が互いに等しくなるようにしている。FIG. 7 is a diagram showing the second configuration. The same parts as those in FIGS. 3 and 6 are designated by the same reference numerals. In the figure,
Reference numeral 71 is a package for collecting data from each of the packages 62, 63, 64. This package 71
6 does not have a delay line, unlike the package 61 in FIG. The wiring length of the wiring for the package 62 including the clock signal line 72a and the data signal line 72b (the sum of the length of the clock signal line 72a and the length of the data signal line 72b), the clock signal line 73a and the data signal line 7
The wiring length of the wiring for the package 63 composed of 3b (the sum of the length of the clock signal line 73a and the length of the data signal line 73b) and the clock signal line 74a and the data signal line 74b.
Of the wiring for the package 64 (the sum of the length of the clock signal line 74a and the length of the data signal line 74b)
Are equal to each other.

【００１３】これにより、伝送遅延の遅延時間を等しく
し、位相差が生じることを防止する。ところが以上のよ
うな構成であると、次のような不具合が生じる。As a result, the delay times of the transmission delays are made equal to each other and the phase difference is prevented from occurring. However, the above-mentioned configuration causes the following problems.

【００１４】(1) 温度変動や電源電圧変動などによっ
て出力バッファ６１ｄ，６１ｅ，６１ｆおよび入力バッ
ファ６１ｇ，６１ｈ，６１ｉに遅延変動が生じると位相
変動が生じてしまうため、遅延変動の小さな素子を用い
る必要があるが、遅延変動の小さな素子を用いたとして
も温度変動や電源電圧変動などの影響を排除することは
できず、少なからず位相変動が生じてしまう。また変動
分も考慮した調整が必要であるため、調整等が極めて困
難な作業になってしまう。(1) If delay variations occur in the output buffers 61d, 61e, 61f and the input buffers 61g, 61h, 61i due to temperature variations, power source voltage variations, etc., phase variations occur, so elements with small delay variations are used. Although it is necessary, even if an element with a small delay variation is used, it is not possible to eliminate the effects of temperature variation, power supply voltage variation, etc., and phase variation will occur to some extent. In addition, since adjustments that take into account fluctuations are necessary, adjustments and the like become extremely difficult work.

【００１５】(2) 図６に示す構成の場合、保守等でパ
ッケージを交換する場合には遅延線の交換も必要にな
る。 (3) 図７に示す構成の場合、配線を等長に行う必要が
あるので、設計の自由度が低下してしまうとともに、製
造も困難となる。また余剰な配線を使用するために、コ
ストの上昇を招くとともに、装置が繁雑なものとなる。(2) In the case of the configuration shown in FIG. 6, when the package is replaced for maintenance or the like, it is necessary to replace the delay line. (3) In the case of the configuration shown in FIG. 7, it is necessary to make the wirings of equal length, which reduces the degree of freedom in design and makes manufacturing difficult. Further, since the excess wiring is used, the cost is increased and the device becomes complicated.

【００１６】[0016]

【発明が解決しようとする課題】以上のように従来のク
ロック信号分配方式では、データが高速である場合に
は、データ信号を適宜遅延しての位相調整を行うか、ま
たは配線長を等長にして遅延時間差が生じないようにし
ているため、設計、製造、調整および保守などが困難で
あるという不具合があった。As described above, in the conventional clock signal distribution system, when the data is high speed, the data signal is appropriately delayed to adjust the phase, or the wiring length is made equal. Since there is no delay time difference, there is a problem that designing, manufacturing, adjustment and maintenance are difficult.

【００１７】本発明はこのような事情を考慮してなされ
たものであり、その目的とするところは、データ信号の
位相調整および配線の等長化を行わなくても、ずれなく
データを取り込むことを可能とし、かつ遅延変動が生じ
てもこれを補償することを可能とするクロック信号分配
方式を提供することにある。The present invention has been made in consideration of such circumstances, and an object thereof is to take in data without deviation without adjusting the phase of a data signal and equalizing the wiring. It is possible to provide a clock signal distribution system that enables the above and compensates for the delay variation.

【００１８】[0018]

【課題を解決するための手段】以上の目的を達成するた
めに本発明は、例えばパッケージなどのクロック被供給
部のそれぞれから例えばパッケージなどのクロック供給
部にクロック信号を返送するとともに、前記クロック供
給部に、対応するクロック被供給部から返送されたクロ
ック信号と、例えばクロック源などのクロック発生手段
が生成するクロック信号との位相同期を取る例えばＰＬ
Ｌ回路などの位相同期手段を前記クロック被供給部にそ
れぞれ対応して設け、この位相同期手段の出力を、対応
するクロック被供給部に供給するようにした。In order to achieve the above object, the present invention returns a clock signal from each clock-supplied part such as a package to a clock supply part such as a package and also supplies the clock signal. The clock signal returned from the corresponding clock-supplied portion to the corresponding section and the clock signal generated by the clock generating means such as the clock source are in phase synchronization, for example, PL
A phase synchronizing means such as an L circuit is provided corresponding to each of the clock supplied parts, and the output of the phase synchronizing means is supplied to the corresponding clock supplied part.

【００１９】[0019]

【作用】このような手段を講じたことにより、クロック
被供給部のそれぞれからクロック供給部にクロック信号
が返送される。前記クロック供給部では、前記クロック
被供給部のそれぞれに対応して設けられた位相同期手段
が、対応するクロック被供給部から返送されたクロック
信号とクロック発生手段が生成するクロック信号との位
相同期が取られる。そしてこの位相同期手段の出力が、
対応するクロック被供給部に供給される。By taking such a measure, the clock signal is returned from each of the clock-supplied parts to the clock supply part. In the clock supply unit, the phase synchronization unit provided corresponding to each of the clock supply units synchronizes the phase of the clock signal returned from the corresponding clock supply unit with the clock signal generated by the clock generation unit. Is taken. And the output of this phase synchronization means
It is supplied to the corresponding clock-supplied part.

【００２０】従って、前記クロック供給部では、前記ク
ロック発生手段が生成するクロック信号と返送されるク
ロック信号とが同期するように、各クロック被供給部に
分配するクロック信号の位相が調整される。Therefore, in the clock supply section, the phase of the clock signal distributed to each clock-supplied section is adjusted so that the clock signal generated by the clock generating means and the returned clock signal are synchronized.

【００２１】[0021]

【実施例】以下、図面を参照して本発明の一実施例につ
き説明する。図１は本実施例に係るクロック信号分配方
式を適用して構成されたデータ収集システムの構成を示
す図である。図中、１１，１２，１３，１４はそれぞれ
パッケージであり、パッケージ１１がパッケージ１２，
１３，１４のそれぞれからデータを収集する構成をな
す。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a diagram showing the configuration of a data acquisition system configured by applying the clock signal distribution method according to the present embodiment. In the figure, 11, 12, 13, and 14 are packages, and the package 11 is the package 12,
It is configured to collect data from each of 13 and 14.

【００２２】パッケージ１２は、クロック信号線１５ａ
を介して到来したクロック信号Ｃｓａをクロック入力バ
ッファ１２ａにより入力したのち、クロック出力バッフ
ァ１２ｂよりクロック信号線１５ｂを介してパッケージ
１１へと返送する。また到来したクロック信号Ｃｓａに
同期して、データ信号Ｄａをデータ出力バッファ１２ｃ
よりデータ信号線１５ｃを介して出力する。なお、クロ
ック信号線１５ｂとデータ信号線１５ｃとは、等長とし
てある。The package 12 has a clock signal line 15a.
The clock signal Csa arriving via the clock input buffer 12a is input to the clock input buffer 12a, and then returned from the clock output buffer 12b to the package 11 via the clock signal line 15b. Further, the data signal Da is transferred to the data output buffer 12c in synchronization with the incoming clock signal Csa.
More data is output via the data signal line 15c. The clock signal line 15b and the data signal line 15c have the same length.

【００２３】パッケージ１３は、クロック信号線１６ａ
を介して到来したクロック信号Ｃｓｂをクロック入力バ
ッファ１３ａにより入力したのち、クロック出力バッフ
ァ１３ｂよりクロック信号線１６ｂを介してパッケージ
１１へと返送する。また到来したクロック信号Ｃｓｂに
同期して、データ信号Ｄｂをデータ出力バッファ１３ｃ
よりデータ信号線１６ｃを介して出力する。なお、クロ
ック信号線１６ｂとデータ信号線１６ｃとは、等長とし
てある。The package 13 includes a clock signal line 16a.
The clock signal Csb arriving via the clock input buffer 13a is input by the clock input buffer 13a, and then returned to the package 11 from the clock output buffer 13b via the clock signal line 16b. The data signal Db is transferred to the data output buffer 13c in synchronization with the incoming clock signal Csb.
The data is output via the data signal line 16c. The clock signal line 16b and the data signal line 16c have the same length.

【００２４】パッケージ１４は、クロック信号線１７ａ
を介して到来したクロック信号Ｃｓｃをクロック入力バ
ッファ１４ａにより入力したのち、クロック出力バッフ
ァ１４ｂよりクロック信号線１７ｂを介してパッケージ
１１へと返送する。また到来したクロック信号Ｃｓｃに
同期して、データ信号Ｄｃをデータ出力バッファ１４ｃ
よりデータ信号線１７ｃを介して出力する。なお、クロ
ック信号線１７ｂとデータ信号線１７ｃとは、等長とし
てある。The package 14 includes a clock signal line 17a.
After the clock signal Csc arriving via the clock input buffer 14a is input by the clock input buffer 14a, it is returned from the clock output buffer 14b to the package 11 via the clock signal line 17b. Further, the data signal Dc is transferred to the data output buffer 14c in synchronization with the incoming clock signal Csc.
It is output via the data signal line 17c. The clock signal line 17b and the data signal line 17c have the same length.

【００２５】パッケージ１１は、クロック源１１ａ、Ｐ
ＬＬ回路１１ｂ，１１ｃ，１１ｄ、クロック出力バッフ
ァ１１ｅ，１１ｆ，１１ｇ、クロック入力バッファ１１
ｈ，１１ｉ，１１ｊおよびデータ入力バッファ１１ｋ，
１１ｌ，１１ｍを具備する。The package 11 includes clock sources 11a, P
LL circuits 11b, 11c, 11d, clock output buffers 11e, 11f, 11g, clock input buffer 11
h, 11i, 11j and the data input buffer 11k,
It has 11l and 11m.

【００２６】クロック源１１ａは、クロック信号Ｃｓを
生成する。ＰＬＬ回路１１ｂには、２つの入力端子の一
方に、クロック源１１ａが発生するクロック信号Ｃｓが
入力されている。また他方に、パッケージ１２から返送
されたクロック信号Ｃｓａ′がクロック入力バッファ１
１ｈを介して入力されている。ＰＬＬ回路１１ｂの出力
は、クロック出力バッファ１１ｅよりクロック信号線１
５ａへと出力される。The clock source 11a generates a clock signal Cs. The clock signal Cs generated by the clock source 11a is input to one of the two input terminals of the PLL circuit 11b. On the other hand, the clock signal Csa ′ returned from the package 12 is the clock input buffer 1
It is input via 1h. The output of the PLL circuit 11b is supplied from the clock output buffer 11e to the clock signal line 1
5a is output.

【００２７】ＰＬＬ回路１１ｃには、２つの入力端子の
一方に、クロック源１１ａが発生するクロック信号Ｃｓ
が入力されている、また他方に、パッケージ１３から返
送されたクロック信号Ｃｓｂ′がクロック入力バッファ
１１ｉを介して入力されている。ＰＬＬ回路１１ｃの出
力は、クロック出力バッファ１１ｆよりクロック信号線
１６ａへと出力される。The PLL circuit 11c has a clock signal Cs generated by the clock source 11a at one of two input terminals.
, And the clock signal Csb ′ returned from the package 13 is input via the clock input buffer 11i. The output of the PLL circuit 11c is output from the clock output buffer 11f to the clock signal line 16a.

【００２８】ＰＬＬ回路１１ｄには、２つの入力端子の
一方に、クロック源１１ａが発生するクロック信号Ｃｓ
が入力されている、また他方に、パッケージ１４から返
送されたクロック信号Ｃｓｃ′がクロック入力バッファ
１１ｊを介して入力されている。ＰＬＬ回路１１ｄの出
力は、クロック出力バッファ１１ｇよりクロック信号線
１７ａへと出力される。The PLL circuit 11d has a clock signal Cs generated by the clock source 11a at one of two input terminals.
, And the clock signal Csc ′ returned from the package 14 is input via the clock input buffer 11j. The output of the PLL circuit 11d is output from the clock output buffer 11g to the clock signal line 17a.

【００２９】図２はＰＬＬ回路１１ｂの具体的な構成を
示すブロック図である。この図に示すようにＰＬＬ回路
１１ｂは、位相比較器（ＰＣ）２１、ローパスフィルタ
（ＬＰＦ）２２、増幅器（ＡＭＰ）２３および電圧制御
発振器（ＶＣＯ）２４からなる。FIG. 2 is a block diagram showing a concrete structure of the PLL circuit 11b. As shown in this figure, the PLL circuit 11b includes a phase comparator (PC) 21, a low pass filter (LPF) 22, an amplifier (AMP) 23, and a voltage controlled oscillator (VCO) 24.

【００３０】ＰＬＬ回路１１ｂに入力されたクロック信
号Ｃｓおよびクロック信号Ｃｓａ′は、ともに位相比較
器２１に入力されており、位相比較器２１は両信号の位
相差に対応する電圧レベルの位相差信号を出力する。こ
の位相比較器２１が出力する位相差信号は、ローパスフ
ィルタ２２にて高周波成分が除去されるとともに、増幅
器２３にて増幅されたのち、電圧制御発振器２４に与え
られる。電圧制御発振器２４は、位相差信号の電圧レベ
ルに応じた周波数の信号をクロック信号Ｃｓａとして発
生する。Both the clock signal Cs and the clock signal Csa 'input to the PLL circuit 11b are also input to the phase comparator 21, and the phase comparator 21 outputs the phase difference signal of the voltage level corresponding to the phase difference between the two signals. Is output. The phase difference signal output from the phase comparator 21 has its high-frequency component removed by the low-pass filter 22, amplified by the amplifier 23, and then given to the voltage-controlled oscillator 24. The voltage controlled oscillator 24 generates a signal having a frequency corresponding to the voltage level of the phase difference signal as the clock signal Csa.

【００３１】なお、ＰＬＬ回路１１ｃ，１１ｄも、ＰＬ
Ｌ回路１１ｂと同様な構成をなす。次に以上のように構
成されたデータ収集システムの動作を説明する。パッケ
ージ１１からパッケージ１２，１３，１４にそれぞれ供
給されたクロック信号Ｃｓａ，Ｃｓｂ，Ｃｓｃは、各パ
ッケージ１２，１３，１４にてそれぞれ返送され、パッ
ケージ１１にクロック信号Ｃｓａ′，Ｃｓｂ′，Ｃｓ
ｃ′としてパッケージ１１に到達する。The PLL circuits 11c and 11d are also
It has the same configuration as the L circuit 11b. Next, the operation of the data collection system configured as above will be described. The clock signals Csa, Csb, Csc supplied from the package 11 to the packages 12, 13, 14 are returned by the packages 12, 13, 14 respectively, and the clock signals Csa ', Csb', Cs are returned to the package 11.
The package 11 is reached as c '.

【００３２】さて、パッケージ１１のＰＬＬ回路１１ｂ
では、クロック信号Ｃｓとクロック信号Ｃｓａ′との位
相差を位相比較器２１により検出しており、この位相差
が零になるように電圧制御発振器２４の発振周波数が制
御される。ＰＬＬ回路１１ｂは、ループ利得を充分高く
とれば、クロック信号Ｃｓの位相とクロック信号Ｃｓ
ａ′の位相とを同期させることができる。かくして、Ｐ
ＬＬ回路１１ｂから出力されるクロック信号Ｃｓａは、
パッケージ１２との間を往復して遅延することによって
クロック信号Ｃｓと位相が一致するように位相が調整さ
れる。Now, the PLL circuit 11b of the package 11
Then, the phase difference between the clock signal Cs and the clock signal Csa 'is detected by the phase comparator 21, and the oscillation frequency of the voltage controlled oscillator 24 is controlled so that the phase difference becomes zero. If the loop gain is set to be sufficiently high, the PLL circuit 11b has a phase of the clock signal Cs and a clock signal Cs.
The phase of a'can be synchronized. Thus, P
The clock signal Csa output from the LL circuit 11b is
The phase is adjusted so as to be in phase with the clock signal Cs by reciprocating and delaying with respect to the package 12.

【００３３】パッケージ１２は、クロック信号Ｃｓａに
同期してデータ信号を出力する。このパッケージ１２か
ら出力されたデータ信号は、クロック信号Ｃｓａ′を伝
送するクロック信号線１５ｂと等長なデータ信号線１５
ｃを介してパッケージ１１へと伝送される。従って、ク
ロック信号Ｃｓａ′とデータ信号Ｄａとは位相が一致し
ている。ここでクロック信号Ｃｓａ′は、パッケージ１
１に到達した時点においてはクロック信号Ｃｓに位相が
一致しているので、データ信号Ｄａもパッケージ１１に
到達した時点においてはクロック信号Ｃｓに位相が一致
している。The package 12 outputs a data signal in synchronization with the clock signal Csa. The data signal output from the package 12 has a data signal line 15 having the same length as the clock signal line 15b for transmitting the clock signal Csa '.
It is transmitted to the package 11 via c. Therefore, the clock signal Csa 'and the data signal Da are in phase with each other. Here, the clock signal Csa ′ is the package 1
Since the phase matches the clock signal Cs when reaching 1, the data signal Da also matches the phase with the clock signal Cs when reaching the package 11.

【００３４】なおＰＬＬ回路１１ｃ，１１ｄでも上述し
たのと同様な動作が行われており、クロック信号Ｃｓ
ｂ′，Ｃｓｃ′のそれぞれが、パッケージ１１に到達し
た時点においてクロック信号Ｃｓに位相が一致するよ
う、クロック信号Ｃｓｂ，Ｃｓｃがそれぞれ調整されて
いる。従って、パッケージ１１にはクロック信号Ｃｓに
位相が一致したデータ信号Ｄｂ，Ｄｃが到達している。The PLL circuits 11c and 11d perform the same operation as described above, and the clock signal Cs
The clock signals Csb and Csc are adjusted so that the phases of b ′ and Csc ′ respectively match the phase of the clock signal Cs when reaching the package 11. Therefore, the data signals Db and Dc whose phases match the clock signal Cs have reached the package 11.

【００３５】かくして本実施例によれば、パッケージ１
２，１３，１４のそれぞれから返送されてパッケージ１
１に到達したクロック信号Ｃｓａ′，Ｃｓｂ′，Ｃｓ
ｃ′がクロックＣｓに位相が一致するように、クロック
信号Ｃｓａ，Ｃｓｂ，Ｃｓｃの位相がそれぞれ調整され
るので、クロック信号Ｃｓの位相と、パッケージ１１に
到達した時点でのクロック信号Ｃｓａ′，Ｃｓｂ′，Ｃ
ｓｃ′の位相とを一致させることができる。これにより
クロック信号Ｃｓａ′，Ｃｓｂ′，Ｃｓｃ′のそれぞれ
に位相が一致しているデータ信号Ｄａ，Ｄｂ，Ｄｃも、
パッケージ１１に到達した時点においてはクロック信号
Ｃｓに位相が一致する。Thus, according to this embodiment, the package 1
Package 1 returned from each of 2, 13 and 14
Clock signals Csa ', Csb', Cs having reached 1
Since the phases of the clock signals Csa, Csb, and Csc are adjusted so that c ′ matches the phase of the clock Cs, the phase of the clock signal Cs and the clock signals Csa ′ and Csb at the time of reaching the package 11 are obtained. ′, C
It is possible to match the phase of sc '. As a result, the data signals Da, Db, Dc whose phases match the clock signals Csa ', Csb', Csc 'are also generated.
When it reaches the package 11, the phase matches the clock signal Cs.

【００３６】また本実施例によれば、温度変動や電源電
圧変動などによって遅延変動が生じても、この遅延変動
により生じるクロック信号Ｃｓとクロック信号Ｃｓ
ａ′，Ｃｓｂ′，Ｃｓｃ′との位相差を収差するよう
に、ＰＬＬ回路１１ｂ，１１ｃ，１１ｄにてクロック信
号Ｃｓａ，Ｃｓｂ，Ｃｓｃの位相がそれぞれ調整される
ので、遅延変動が補償される。なお本発明は上記実施例
に限定されるものではなく、本発明の要旨を逸脱しない
範囲で種々の変形実施が可能である。Further, according to this embodiment, even if the delay variation occurs due to the temperature variation or the power supply voltage variation, the clock signal Cs and the clock signal Cs caused by the delay variation are generated.
Since the phases of the clock signals Csa, Csb, and Csc are adjusted by the PLL circuits 11b, 11c, and 11d so that the phase difference with a ', Csb', and Csc 'is aberrated, the delay variation is compensated. The present invention is not limited to the above embodiments, and various modifications can be made without departing from the gist of the present invention.

【００３７】[0037]

【発明の効果】本発明によれば、例えばパッケージなど
のクロック被供給部のそれぞれから例えばパッケージな
どのクロック供給部にクロック信号を返送するととも
に、前記クロック供給部に、対応するクロック被供給部
から返送されたクロック信号と、例えばクロック発生源
などのクロック発生手段が生成するクロック信号との位
相同期を取る例えばＰＬＬ回路などの位相同期手段を前
記クロック被供給部にそれぞれ対応して設け、この位相
同期手段の出力を、対応するクロック被供給部に供給す
るようにしたので、データ信号の位相調整および配線の
等長化を行わなくても、ずれなくデータを取り込むこと
が可能で、かつ遅延変動が生じてもこれを補償すること
を可能とするクロック信号分配方式となる。According to the present invention, a clock signal is returned from each clock-supplied part such as a package to a clock-supplied part such as a package, and the clock-supplied part is supplied from a corresponding clock-supplied part. Phase synchronization means, such as a PLL circuit, which synchronizes the phase of the returned clock signal with the clock signal generated by the clock generation means such as a clock generation source, is provided corresponding to each of the clock supplied parts. Since the output of the synchronizing means is supplied to the corresponding clock-supplied part, it is possible to take in the data without deviation without adjusting the phase of the data signal and equalizing the length of the wiring, and delay variation The clock signal distribution system makes it possible to compensate for any occurrence.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例に係るクロック信号分配方式
を適用して構成されたデータ収集システムの構成を示す
図。FIG. 1 is a diagram showing a configuration of a data acquisition system configured by applying a clock signal distribution method according to an embodiment of the present invention.

【図２】図１中のＰＬＬ回路１１ｂの具体的な構成を示
すブロック図。FIG. 2 is a block diagram showing a specific configuration of a PLL circuit 11b in FIG.

【図３】従来技術を説明する図。FIG. 3 is a diagram illustrating a conventional technique.

【図４】従来技術を説明する図。FIG. 4 is a diagram illustrating a conventional technique.

【図５】従来技術を説明する図。FIG. 5 is a diagram illustrating a conventional technique.

【図６】従来技術を説明する図。FIG. 6 is a diagram illustrating a conventional technique.

【図７】従来技術を説明する図。FIG. 7 is a diagram illustrating a conventional technique.

【符号の説明】[Explanation of symbols]

１１，１２，１３，１４…パッケージ １５ａ，１６ａ，１７ａ…クロック信号線 １５ｂ，１６ｂ，１７ｂ…クロック信号線 １５ｃ，１６ｃ，１７ｃ…データ信号線 １１ａ…クロック源 １１ｂ，１１ｃ，１１ｄ…ＰＬＬ回路 １１ｅ，１１ｆ，１１ｇ…クロック出力バッファ １１ｈ，１１ｉ，１１ｊ…クロック入力バッファ １１ｊ，１１ｌ，１１ｍ…データ入力バッファ １２ａ，１３ａ，１４ａ…クロック入力バッファ １２ｂ，１３ｂ，１４ｂ…クロック出力バッファ １２ｃ，１３ｃ，１４ｃ…データ出力バッファ 11, 12, 13, 14 ... Package 15a, 16a, 17a ... Clock signal line 15b, 16b, 17b ... Clock signal line 15c, 16c, 17c ... Data signal line 11a ... Clock source 11b, 11c, 11d ... PLL circuit 11e, 11f, 11g ... Clock output buffer 11h, 11i, 11j ... Clock input buffer 11j, 11l, 11m ... Data input buffer 12a, 13a, 14a ... Clock input buffer 12b, 13b, 14b ... Clock output buffer 12c, 13c, 14c ... Data Output buffer

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】 クロック供給部に設けられたクロック発
生手段で生成したクロック信号を、複数のクロック被供
給部に分配するクロック信号分配方式において、 前記クロック被供給部のそれぞれから前記クロック供給
部にクロック信号を返送するとともに、 前記クロック供給部に、対応するクロック被供給部から
返送されたクロック信号と前記クロック発生手段が生成
するクロック信号との位相同期を取る位相同期手段を前
記クロック被供給部にそれぞれ対応して設け、この位相
同期手段の出力を、対応するクロック被供給部に供給す
ることを特徴とするクロック信号分配方式。1. A clock signal distribution system for distributing a clock signal generated by a clock generating means provided in a clock supply unit to a plurality of clock supplied units, wherein each of the clock supplied units supplies the clock signal to the clock supply unit. In addition to returning the clock signal, the clock supplying unit is provided with a phase synchronizing means for performing phase synchronization between the clock signal returned from the corresponding clock supplied unit and the clock signal generated by the clock generating unit. The clock signal distribution system is characterized in that the output of the phase synchronization means is supplied to the corresponding clock-supplied part.