KR100257068B1 - Semiconductor device and method for fabricating the same - Google Patents

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Abstract

PURPOSE: A semiconductor device and a method for manufacturing the same are to reduce a short channel effect and a thyristor capacitance in an SOI(silicon on insulator) device, thereby improving an operating characteristic. CONSTITUTION: A buried oxide film(31a) is formed in a semiconductor substrate(30a), and a gate gap nitride film(35) is close to the buried oxide film. A gate electrode(34) and a gate oxide film(33) are laminated on the gate gap nitride film. A sidewall spacer(37) is formed on sidewalls of the gate electrode and gate gap nitride film. A p-typed semiconductor layer(32) functioning as a channel region is formed on the gate oxide film. An epitaxial layer(40) is formed on a sidewall of the p-typed semiconductor layer in such a way that it is close to the p-typed semiconductor layer in a region in which a device operate and it is not close to the p-typed semiconductor layer in a region in which the device does not operate.

Description

반도체 소자 및 그의 제조방법{Semiconductor device and method for fabricating the same}Semiconductor device and method for manufacturing the same {Semiconductor device and method for fabricating the same}

본 발명은 반도체 소자에 대한 것으로, 특히 SOI 소자의 동작 특성을 개선하기에 적당한 반도체 소자 및 그의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a semiconductor device suitable for improving the operating characteristics of an SOI device and a manufacturing method thereof.

첨부 도면을 참조하여 종래의 반도체소자 및 그의 제조방법에 대하여 설명하면 다음과 같다.Referring to the accompanying drawings, a conventional semiconductor device and a manufacturing method thereof will be described.

도 1은 종래 반도체 소자를 도시한 단면도이고, 도 2a 내지 2c는 종래 반도체 소자의 제조방법을 나타낸 공정단면도이다.1 is a cross-sectional view showing a conventional semiconductor device, Figures 2a to 2c is a process cross-sectional view showing a manufacturing method of a conventional semiconductor device.

종래 반도체 소자는 도 1에 도시한 바와 같이 반도체 기판(1)내에 매몰 산화막(2)과 P형 반도체층(3)이 형성되어 있는 SOI기판에 있어서, 상기 P형 반도체층(3)에 트렌치 식각에 의해서 활성영역과 격리되도록 필드산화막(5)이 형성되어 있다. 그리고 상기 P형 반도체층(3)의 일영역에 트렌치를 파서 트렌치내에 게이트 산화막(6a)과 게이트 전극(7a)이 형성되어 있다. 그리고 상기 게이트 전극(7a) 측면의 P형 반도체층(3)의 표면내에 n형 불순물 이온으로 형성된 소오스/드레인 영역(9b/9c)이 상기 게이트 전극(7a)의 가장자리와 일부 오버랩 되어 형성되어있다. 또한 게이트 전극(7a)이 형성되지 않은 상기 P형 반도체층(3)의 표면내에는 P형 반도체층(3)과 콘택되도록 바디콘택불순물영역(9a)이 형성되어 있다.In the conventional semiconductor device, as shown in FIG. 1, in an SOI substrate in which a buried oxide film 2 and a P-type semiconductor layer 3 are formed in the semiconductor substrate 1, trench etching is performed on the P-type semiconductor layer 3. The field oxide film 5 is formed so as to be isolated from the active region. A gate oxide film 6a and a gate electrode 7a are formed in the trench by digging a trench in one region of the P-type semiconductor layer 3. The source / drain regions 9b / 9c formed of n-type impurity ions in the surface of the P-type semiconductor layer 3 on the side of the gate electrode 7a are partially overlapped with the edges of the gate electrode 7a. . Further, a body contact impurity region 9a is formed in the surface of the P-type semiconductor layer 3 on which the gate electrode 7a is not formed so as to be in contact with the P-type semiconductor layer 3.

이와 같은 구성을 갖는 종래 반도체 소자의 제조방법은 도 2a에 도시한 바와 같이 매몰 산화막(2)과 P형 반도체층(3)이 형성되어 있는 반도체 기판(1)의 P형 반도체층(3)을 포토공정으로 이방성 식각하여 복수개의 트렌치(4)를 형성한다.In the conventional method for manufacturing a semiconductor device having such a configuration, as shown in FIG. 2A, the P-type semiconductor layer 3 of the semiconductor substrate 1 in which the buried oxide film 2 and the P-type semiconductor layer 3 are formed is formed. Anisotropic etching is performed by a photo process to form a plurality of trenches 4.

도 2b에 도시한 바와 같이 반도체 기판(1)에 트렌치를 메울 수 있도록 산화막을 증착한 후 에치백이나 화학적 기계적 연마법으로 평탄화시켜 주어서 필드산화막(5)을 형성한다. 그리고 상기 P형 반도체층(3)의 활성영역상에 게이트 전극을 형성하기 위한 트렌치를 형성한다. 이후에 전면에 게이트 산화막 형성을 위한 얇은 산화막(6)을 형성하고 또한 산화막(6)상에 게이트 전극을 형성하기 위한 폴리실리콘층(7)을 증착한다. 이후에 전면에 감광막(8)을 도포한 후 노광 및 현상공정으로 상기 게이트 전극을 형성하기 위하여 P형 반도체층(3)내에 형성한 트렌치 상에만 감광막이 남도록 선택적으로 패터닝한다.As shown in FIG. 2B, an oxide film is deposited to fill a trench in the semiconductor substrate 1, and then planarized by an etch back or chemical mechanical polishing to form a field oxide film 5. A trench for forming a gate electrode is formed on the active region of the P-type semiconductor layer 3. After that, a thin oxide film 6 for forming a gate oxide film is formed on the entire surface, and a polysilicon layer 7 for forming a gate electrode is deposited on the oxide film 6. Thereafter, after the photoresist film 8 is applied to the entire surface, the photoresist film is selectively patterned so that the photoresist film remains only on the trenches formed in the P-type semiconductor layer 3 in order to form the gate electrode in an exposure and development process.

도 2c에 도시한 바와 같이 상기 패터닝된 감광막(8)을 마스크로 이용하여 폴리실리콘층(7)과 산화막(6)을 이방성 식각하여 게이트 전극(7a)과 게이트산화막(6a)을 형성한다. 그리고 상기 게이트 전극(7a)을 마스크로 이용하여 n형의 불순물 이온을 주입하여 게이트 전극(7a) 양측의 P형 반도체층(3)내에 소오스/드레인 영역(9b/9c)을 형성한다. 이때 소오스/드레인 영역(9b/9c)은 상기 게이트 전극(7a)의 가장자리와 일부 오버랩 되어 형성된다.As shown in FIG. 2C, the polysilicon layer 7 and the oxide film 6 are anisotropically etched using the patterned photosensitive film 8 as a mask to form a gate electrode 7a and a gate oxide film 6a. Then, n-type impurity ions are implanted using the gate electrode 7a as a mask to form source / drain regions 9b / 9c in the P-type semiconductor layer 3 on both sides of the gate electrode 7a. In this case, the source / drain regions 9b and 9c are formed to partially overlap the edges of the gate electrode 7a.

상기와 같은 종래 반도체 소자 및 그의 제조방법은 다음과 같은 문제점이 있었다.The conventional semiconductor device and its manufacturing method as described above has the following problems.

첫째, 게이트 전극을 형성하기 위한 물질을 먼저 증착한 후 패턴을 하므로 트렌치를 식각한 패턴보다 크게 정의 해야하므로 레이아웃이 증가하며 이에따라서 게이트 전극과 소오스/드레인 영역이 오버랩되는 면적이 증가하여 기생 캐패시턴스가 증가하고, 이에 따라서 소자의 동작 속도가 감소하게 된다.First, since the material for forming the gate electrode is first deposited and then patterned, the layout needs to be defined larger than that of the etched pattern. Therefore, the layout is increased. Accordingly, the area where the gate electrode and the source / drain region overlap each other increases, so that parasitic capacitance is increased. This increases the operating speed of the device.

둘째, 트렌치를 형성한 후에 게이트산화막이 형성되기 때문에 식각 데미지에 의해 게이트 산화막의 소자에서의 동작 신뢰성이 저하된다.Second, since the gate oxide film is formed after the trench is formed, the operation reliability of the gate oxide film is degraded by etching damage.

셋째, 트렌치 식각을 하여 채널의 두께를 조절하는데 채널의 두께가 얇을 경우는 식각에 의한 조절을 하기가 어려우며 이와 같은 이유로 소자의 전체적인 균일성이 저하된다.Third, the thickness of the channel is adjusted by trench etching, but when the thickness of the channel is thin, it is difficult to control the etching. For this reason, the overall uniformity of the device is reduced.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 SOI소자에서 숏채널 효과와 기생 캐패시턴스를 줄여 동작 특성을 개선하기에 적당한 반도체 소자 및 그의 제조방법을 제공하는 데 그 목적이 있다.Disclosure of Invention The present invention has been made to solve the above problems, and an object thereof is to provide a semiconductor device suitable for improving operation characteristics by reducing short channel effects and parasitic capacitance in an SOI device, and a method of manufacturing the same.

도 1은 종래 반도체 소자를 도시한 단면도1 is a cross-sectional view showing a conventional semiconductor device

도 2a 내지 2c는 종래 반도체 소자의 제조방법을 나타낸 공정단면도2A through 2C are cross-sectional views illustrating a method of manufacturing a conventional semiconductor device.

도 3은 본 발명 반도체 소자를 나타낸 평면도3 is a plan view showing a semiconductor device of the present invention

도 4a는 도 3의 Ⅰ-Ⅰ단면을 나타낸 단면도4A is a cross-sectional view taken along the line II of FIG.

도 4b는 도 3의 Ⅱ-Ⅱ단면을 나타낸 단면도4B is a cross-sectional view taken along the line II-II of FIG. 3.

도 5a 내지 5k는 본 발명 반도체 소자의 제조방법을 나타낸 공정단면도5A to 5K are cross-sectional views illustrating a method of manufacturing a semiconductor device of the present invention.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

30, 30a: 반도체 기판 31, 31a: 매몰 산화막30, 30a: semiconductor substrate 31, 31a: buried oxide film

32: P형 반도체층 33: 게이트 산화막32: P-type semiconductor layer 33: gate oxide film

34: 게이트 전극 35: 게이트캡 질화막34: gate electrode 35: gate cap nitride film

36: 캡산화막 37: 측벽스페이서36: cap oxide film 37: side wall spacer

38: 층간산화막 39: 반도체층38: interlayer oxide film 39: semiconductor layer

40: 에피층 41: 평탄보호막40: epitaxial layer 41: planar protective film

상기와 같은 목적을 달성하기 위한 본 발명 반도체 소자는 반도체 기판상에 형성된 제 1 매몰절연막, 상기 제 1 매몰절연막과 접하고 있는 게이트캡 질화막, 상기 게이트캡 질화막과 적층되어 형성된 게이트 전극과 게이트절연막과 반도체층, 상기 게이트전극과 게이트캡 질화막의 측면에 형성된 측벽스페이서, 상기 반도체층 양측에 접하여 형성된 에피층, 상기 에피층의 양측 및 그 사이에 상기 에피층보다 얇은 두께로 형성된 제 2 매몰절연막, 상기 제 1 매몰절연막과 상기 제 2 매몰절연막 사이에 형성된 평탄보호막, 상기 에피층의 표면내에 형성된 소오스/드레인 영역을 포함하여 구성되는 것을 특징으로 한다.A semiconductor device according to the present invention for achieving the above object is a first buried insulating film formed on a semiconductor substrate, a gate cap nitride film in contact with the first buried insulating film, a gate electrode and a gate insulating film formed by stacking the gate cap nitride film and a semiconductor A layer, a sidewall spacer formed on side surfaces of the gate electrode and the gate cap nitride film, an epi layer formed in contact with both sides of the semiconductor layer, a second buried insulating film formed on both sides of the epi layer and between the epi layer and thinner than the epi layer, And a planar protective film formed between the first buried insulating film and the second buried insulating film, and a source / drain region formed in the surface of the epi layer.

상기와 같이 구성된 본 발명 반도체 소자의 제조방법은 상기 제 1 매몰절연막과 제 1 반도체층을 구비한 제 1 반도체 기판에 있어서, 게이트 산화막과 게이트 전극 및 게이트캡 절연막과 캡절연막을 적층되도록 형성하는 공정과, 상기 게이트 산화막과 게이트 전극 및 게이트캡 절연막과 캡절연막의 측면에 측벽스페이서를 형성하는 공정과, 상기 측벽스페이서 양측의 노출된 제 1 반도체층상에 층간산화막과 제 2 반도체층을 평탄하게 형성하는 공정과, 상기 제 2 반도체층과 상기 게이트 전극을 마스크로 이용하여 상기 캡절연막을 제거하는 동시에 상기 측벽스페이서를 이방성 식각하여 상기 측벽스페이서 양측의 상기 제 1 반도체층이 드러나도록 하는 공정과, 상기 게이트 전극을 마스크로 하여 상기 측벽스페이서 양측의 상기 제 1 반도체 기판에 트렌치를 형성하는 공정과, 상기 게이트 전극 하부에 형성된 제 1 반도체층과 접하도록 상기 제 1 반도체 기판의 트렌치내에 에피층을 형성하는 공정과, 상기 반도체 기판의 상기 게이트캡 절연막의 높이까지 평탄보호막을 형성하는 공정과, 제 2 매몰절연막을 구비한 제 2 반도체 기판의 제 2 매몰절연막과 상기 게이트캡 절연막 및 상기 평탄보호막을 본딩하는 공정과, 상기 제 1 매몰절연막의 표면이 드러날 때까지 상기 제 1 반도체 기판을 연마하는 공정과, 상기 드러난 에피층의 표면내에 소오스/드레인 영역을 형성하는 공정을 포함하는 것을 특징으로 한다.The method of manufacturing a semiconductor device of the present invention configured as described above is a step of forming a gate oxide film, a gate electrode, a gate cap insulating film, and a cap insulating film in a first semiconductor substrate including the first buried insulating film and the first semiconductor layer. Forming a sidewall spacer on side surfaces of the gate oxide film, the gate electrode, the gate cap insulating film, and the cap insulating film; and forming an interlayer oxide film and a second semiconductor layer on the exposed first semiconductor layers on both sides of the sidewall spacer. And removing the cap insulating layer using the second semiconductor layer and the gate electrode as a mask, and anisotropically etching the sidewall spacers so that the first semiconductor layers on both sides of the sidewall spacers are exposed. A transistor is formed on the first semiconductor substrate on both sides of the sidewall spacer using an electrode as a mask. Forming a tooth, forming an epi layer in the trench of the first semiconductor substrate so as to be in contact with the first semiconductor layer formed below the gate electrode, and forming a planar protective film up to the height of the gate cap insulating film of the semiconductor substrate. Bonding the second buried insulating film, the gate cap insulating film, and the planar protective film of the second semiconductor substrate having the second buried insulating film; and exposing the first buried insulating film to the surface of the first buried insulating film. And polishing the substrate, and forming a source / drain region in the surface of the exposed epitaxial layer.

도면을 참조하여 본 발명 반도체 소자 및 그의 제조방법을 설명하면 다음과 같다.Referring to the drawings, a semiconductor device and a method for manufacturing the same will be described below.

도 3은 본 발명 반도체 소자를 나타낸 평면도이고, 도 4a는 도 3의 Ⅰ-Ⅰ단면을 나타낸 단면도이고, 도 4b는 도 3의 Ⅱ-Ⅱ단면을 나타낸 단면도이며, 도 5a 내지 5k는 본 발명 반도체 소자의 제조방법을 나타낸 공정단면도이다.FIG. 3 is a plan view showing a semiconductor device of the present invention, FIG. 4A is a cross-sectional view showing the II-I cross section of FIG. 3, FIG. 4B is a cross-sectional view showing the II-II cross section of FIG. 3, and FIGS. It is a process sectional drawing which shows the manufacturing method of a device.

본 발명 반도체 소자는 도 3과 도 4a와 도 4b에 도시한 바와 같이 반도체 기판(30a) 내에 매몰 산화막(31a)이 형성되어 있고, 게이트캡 질화막(35)이 상기 매몰 산화막(31a)과 접해있으며 상기 게이트캡 질화막(35)상에 게이트 전극(34)과 게이트 산화막(33)이 적층되어 있다. 그리고 상기 게이트 전극(34)과 게이트캡 질화막(35)의 측면에 측벽스페이서(37)가 형성되어 있으며 상기 게이트산화막(32)상에 채널영역으로 사용되는 P형 반도체층(32)이 얇게 형성되어 있다. 그리고 소자가 동작을 하는 영역에는 상기 P형 반도체층(32)과 접하도록 상기 P형 반도체층(32)의 측면에 에피층(40)이 형성되어 있고 동작을 하지 않는 영역은 에피층(40)이 P형 반도체층(32)과 접하지 않도록 형성되어 있다.In the semiconductor device of the present invention, as shown in FIGS. 3, 4A, and 4B, an embedded oxide film 31a is formed in the semiconductor substrate 30a, and the gate cap nitride film 35 is in contact with the embedded oxide film 31a. A gate electrode 34 and a gate oxide film 33 are stacked on the gate cap nitride film 35. A sidewall spacer 37 is formed on side surfaces of the gate electrode 34 and the gate cap nitride layer 35, and a P-type semiconductor layer 32 used as a channel region is formed on the gate oxide layer 32. have. The epi layer 40 is formed on the side surface of the P-type semiconductor layer 32 so as to contact the P-type semiconductor layer 32 in the region where the device operates, and the epi layer 40 is in the region where the device does not operate. It is formed so as not to contact this P-type semiconductor layer 32.

또한 상기 에피층(30)의 사이 및 그 양 측면에 또다른 매몰산화막(31)이 평탄하게 형성되어 있다.In addition, another buried oxide film 31 is formed flat between the epi layer 30 and both sides thereof.

그리고 상기 게이트캡 질화막(35)과 게이트 전극(34)과 측벽스페이서(37)와 게이트 산화막(33) 및 상기 매몰 산화막(31a)과 또다른 매몰 산화막(31)사이에 평탄보호막(41)이 형성되어 있다. 그리고 상기 P형 반도체층(32)과 접하지 않는 에피층(40)에 소오스/드레인 영역(43)이 형성되어 있다.A planar passivation layer 41 is formed between the gate cap nitride layer 35, the gate electrode 34, the sidewall spacer 37, the gate oxide layer 33, the buried oxide layer 31a, and another buried oxide layer 31. It is. The source / drain regions 43 are formed in the epi layer 40 not in contact with the P-type semiconductor layer 32.

상기와 같이 구성된 본 발명 반도체 소자의 제조방법은 도 5a에 도시한 바와 같이 매몰 산화막(31)과 P형 반도체층(32)을 구비한 반도체 기판(30)의 P형 반도체층(32)상에 열산화공정으로 게이트산화막(33)을 30∼100Å정도의 두께를 갖도록 형성한다. 이때 매몰 산화막(31)의 두께는 1000∼4000Å정도이고 P형 반도체층(32)은 500∼2000Å정도를 갖도록 한다. 그리고 상기 산화막상에 도핑된 폴리실리콘층을 1000∼3000Å의 두께를 갖도록 증착하고, 상기 폴리실리콘층 상부에 질화막과 산화막을 차례로 증착한 후 게이트 형성 마스크를 사용하여 상기 산화막과 질화막과 폴리실리콘층을 이방성 식각하여 게이트 전극(34)과 게이트캡 질화막(35)과 제 1 산화막(36)을 적층하여 형성한다. 이때 상기 게이트캡 질화막(35)은 P형 반도체층(32)과 제 1 산화막(36)에 대하여 식각 선택이 좋은 것을 사용한다.The method of manufacturing the semiconductor device of the present invention configured as described above is shown on the P-type semiconductor layer 32 of the semiconductor substrate 30 having the buried oxide film 31 and the P-type semiconductor layer 32 as shown in FIG. 5A. In the thermal oxidation process, the gate oxide film 33 is formed to have a thickness of about 30 to 100 kPa. At this time, the thickness of the buried oxide film 31 is about 1000 to 4000 GPa and the P-type semiconductor layer 32 is about 500 to 2000 GPa. And depositing a doped polysilicon layer on the oxide layer to have a thickness of 1000 to 3000Å, depositing a nitride layer and an oxide layer on the polysilicon layer in turn, and then using the gate forming mask to form the oxide layer, nitride layer, and polysilicon layer. Anisotropic etching is performed by stacking the gate electrode 34, the gate cap nitride film 35, and the first oxide film 36. In this case, the gate cap nitride layer 35 may be formed of a good etching selector for the P-type semiconductor layer 32 and the first oxide layer 36.

도 5b에 도시한 바와 같이 반도체 기판(30)에 제 2 산화막을 2000∼3000Å정도 증착한 후 제 2 산화막을 이방성 식각하여 게이트 전극(34)과 게이트캡 질화막(35)과 제 1 산화막(36) 측면에 측벽스페이서(37)를 형성한다. 이때 게이트산화막(33)도 같이 식각해준다.As shown in FIG. 5B, the second oxide film is deposited on the semiconductor substrate 30 at about 2000 to 3000 microns, and then the second oxide film is anisotropically etched to form the gate electrode 34, the gate cap nitride film 35, and the first oxide film 36. A side wall spacer 37 is formed on the side. At this time, the gate oxide layer 33 is also etched.

도 5c에 도시한 바와 같이 열산화 공정으로 드러난 P형 반도체층(39)에 층간 산화막(38)을 얇게 형성하고, 상기 반도체 기판(30)에 상기 게이트캡 질화막(35) 및 캡산화막(36)과 식각 선택성이 좋은 반도체층(39)을 증착한다. 이후에 에치백이나 화학적 기계적 연마(Chemical Mechanical Polishing :CMP)법으로 평탄화 공정을 진행한다.A thin interlayer oxide film 38 is formed on the P-type semiconductor layer 39 exposed by the thermal oxidation process as shown in FIG. 5C, and the gate cap nitride film 35 and the cap oxide film 36 are formed on the semiconductor substrate 30. And a semiconductor layer 39 having good etching selectivity is deposited. After that, the planarization process is performed by etch back or chemical mechanical polishing (CMP).

도 5d에 도시한 바와 같이 상기 캡산화막(36)과 측벽스페이서(37)와 게이트산화막(33)을 선택적으로 제거하여 게이트캡 질화막(35)과 게이트 전극(34) 측면에 소량의 측벽스페이서(37)가 형성되도록 한다.As shown in FIG. 5D, the cap oxide layer 36, the sidewall spacers 37, and the gate oxide layer 33 are selectively removed to form a small amount of sidewall spacers 37 on the sides of the gate cap nitride layer 35 and the gate electrode 34. ) Is formed.

도 5e에 도시한 바와 같이 상기 게이트 전극(34)과 측벽스페이서(37)를 마스크로 사용하여 드러난 상기 반도체층(39)과 P형 반도체층(32)을 이방성 식각하여 층간산화막(38)과 매몰산화막(31)이 드러나도록 한다.As shown in FIG. 5E, the semiconductor layer 39 and the P-type semiconductor layer 32 exposed using the gate electrode 34 and the sidewall spacers 37 as an mask are anisotropically etched to bury the interlayer oxide film 38 and buried therein. The oxide film 31 is exposed.

도 5f에 도시한 바와 같이 산화막으로 구성된 상기 층간산화막(38)과 매몰산화막(31)의 드러난 부분을 이방석 식각하여 반도체 기판(30)과 P형 반도체층(32)이 드러나도록 한다.As shown in FIG. 5F, the exposed portions of the interlayer oxide film 38 and the buried oxide film 31 composed of oxide films are anisotropically etched to expose the semiconductor substrate 30 and the P-type semiconductor layer 32.

도 5g에 도시한 바와 같이 상기 P형 반도체층(32)을 매몰산화막(31)이 완전히 노출되도록 식각하고, 또한 반도체 기판(30)을 이방석 식각하여 반도체 기판(30)에 일정깊이를 갖는 홀을 형성한다.As shown in FIG. 5G, the P-type semiconductor layer 32 is etched to completely expose the buried oxide film 31, and the semiconductor substrate 30 is anisotropically etched to form holes having a predetermined depth in the semiconductor substrate 30. Form.

도 5h에 도시한 바와 같이 선택적 에피텍시 성장으로 상기 드러난 반도체 기판(30)에 형성된 홀을 채우고 또한 상기 게이트전극(34) 하부에 형성된 P형 반도체층(32)과 접하도록 같은정도의 높이를 갖도록 P형 에피층(40)을 형성한다. 이때 에피텍시 성장은 SiH2Cl2(DCS)와 HCl, H2의 화학용액을 사용하여 성장시킨다. 그리고 상기 P형 반도체층(32)과 격리시켜야 할 영역의 에피층(40)을 식각하여 소자간을 격리시킨다.As shown in FIG. 5H, the same height is filled to fill the hole formed in the semiconductor substrate 30 exposed by selective epitaxy growth and to contact the P-type semiconductor layer 32 formed under the gate electrode 34. The P-type epi layer 40 is formed to have. At this time, epitaxy growth is grown using a chemical solution of SiH 2 Cl 2 (DCS), HCl, H 2 . The epitaxial layer 40 in the region to be separated from the P-type semiconductor layer 32 is etched to isolate the devices.

도 5i에 도시한 바와 같이 상기 반도체 기판(30)에 저압화학기상 증착법(LPCVD)이나 SOG(Silicon On Glass)을 증착한 후 에치백이나 화학적 기계적 연마법(Chemical Mechanical Polishing :CMP)으로 게이트캡 질화막(35)까지 남도록 평탄화하여 평탄보호막(41)을 형성한다.As shown in FIG. 5I, a low pressure chemical vapor deposition (LPCVD) or a silicon on glass (SOG) is deposited on the semiconductor substrate 30, and then a gate cap nitride layer is formed by etch back or chemical mechanical polishing (CMP). The planarization protective film 41 is formed by planarizing so as to remain to 35.

도 5j에 도시한 바와 같이 상기와 같이 제조한 반도체 소자를 매몰산화막(31a)을 구비한 반도체 기판(30a)인 SOI기판과 접합해준다. 접합할 때의 조건은 800∼950℃의 온도에서 진행하거나 상온에서 진행한다.As shown in Fig. 5J, the semiconductor device fabricated as described above is bonded to an SOI substrate, which is a semiconductor substrate 30a provided with a buried oxide film 31a. The conditions at the time of joining advance at the temperature of 800-950 degreeC, or advance at normal temperature.

도 5k에 도시한 바와 같이 상기 매몰산화막(31)까지 남도록 반도체 기판(30)을 폴리싱(Polishing)한 후 상기 에피층(40)의 상부에 n형의 고농도 불순물 이온 예를 드러 아세닉(As) 이온을 30∼60KeV의 에너지로 2.0×e15∼5.0×e15/㎠의 농도를 갖도록 주입하여 소오스/드레인 영역(43)을 형성한다.As shown in FIG. 5K, after polishing the semiconductor substrate 30 so that the buried oxide film 31 remains, an n-type high concentration impurity ion is exposed on the epitaxial layer 40. Ions are implanted to have a concentration of 2.0 x e 15 to 5.0 x e 15 / cm 2 with energy of 30 to 60 KeV to form source / drain regions 43.

상기와 같은 본 발명 반도체 소자 및 그의 제조방법은 다음과 같은 효과가 있다.The semiconductor device of the present invention and the manufacturing method thereof as described above have the following effects.

첫째, 게이트 전극과 소오스/드레인 영역이 오버랩되는 부분이 적으므로 기생 캐패시턴스가 작다.First, parasitic capacitance is small because the gate electrode and the source / drain region overlap each other.

둘째, 얇은 채널 구조를 갖는 SOI 기판에서 소오스/드레인 영역의 두께가 두꺼워서 소오스/드레인 영역의 저항이 증가하는 것을 방지할 수 있다.Second, in the SOI substrate having a thin channel structure, the thickness of the source / drain regions is thick, thereby preventing an increase in resistance of the source / drain regions.

셋째, 소오스/드레인 영역이 엘fp베이트 구조로 형성되어 있으므로 숏채널 효과를 개선할 수 있고, 드레인 영역의 코너에서 드레인 필드(field)의 감소로 전자쌍의 발생이 줄고 이에따라서 플로팅 바디 이팩트가 감소하게 된다.Third, since the source / drain regions are formed of an Elfp bait structure, the short channel effect can be improved, and the generation of electron pairs is reduced by reducing the drain field at the corner of the drain region, thereby reducing the floating body effect. do.

넷째, 게이트산화막이 식각 데미지가 없는 표면에서 형성되므로 소자의 신뢰성이 향상된다.Fourth, since the gate oxide film is formed on the surface free of etching damage, the reliability of the device is improved.

다섯째, 한 번의 포토공정으로 채널과 게이트 전극이 정렬되므로 공정이 간단해진다.Fifth, since the channel and the gate electrode are aligned in one photo process, the process is simplified.

Claims (8)

반도체 기판상에 형성된 제 1 매몰절연막,A first investment insulating film formed on a semiconductor substrate, 상기 제 1 매몰절연막과 접하고 있는 게이트캡 질화막,A gate cap nitride film in contact with the first investment insulating film, 상기 게이트캡 질화막과 적층되어 형성된 게이트 전극과 게이트절연막과 반도체층,A gate electrode, a gate insulating film, and a semiconductor layer formed by stacking the gate cap nitride film; 상기 게이트전극과 게이트캡 질화막의 측면에 형성된 측벽스페이서,Sidewall spacers formed on side surfaces of the gate electrode and the gate cap nitride film, 상기 반도체층 양측에 접하여 형성된 에피층,An epitaxial layer formed in contact with both sides of the semiconductor layer, 상기 에피층의 양측 및 그 사이에 상기 에피층보다 얇은 두께로 형성된 제 2 매몰절연막,A second buried insulating film formed on both sides of the epitaxial layer and between the epitaxial layer and having a thickness thinner than the epitaxial layer 상기 제 1 매몰절연막과 상기 제 2 매몰절연막 사이에 형성된 평탄보호막,A flat protective film formed between the first investment insulating film and the second investment insulating film, 상기 에피층의 표면내에 형성된 소오스/드레인 영역을 포함하여 구성되는 것을 특징으로 하는 반도체 소자.And a source / drain region formed in the surface of the epi layer. 제 1 항에 있어서, 상기 소오스/드레인 영역은 상기 제 2 매몰절연막에 의해서 다른 활성영역과 절연되어 있는 것을 특징으로 하는 반도체 소자.The semiconductor device according to claim 1, wherein the source / drain regions are insulated from other active regions by the second investment insulating layer. 제 1 항에 있어서, 상기 게이트 전극과 상기 소오스/드레인 영역은 오버랩되지 않고 일렬로 형성되어 있는 것을 특징으로 하는 반도체 소자.The semiconductor device according to claim 1, wherein the gate electrode and the source / drain regions are formed in a row without overlapping. 상기 제 1 매몰절연막과 제 1 반도체층을 구비한 제 1 반도체 기판에 있어서,In a first semiconductor substrate comprising the first buried insulating film and the first semiconductor layer, 게이트 산화막과 게이트 전극 및 게이트캡 절연막과 캡절연막을 적층되도록 형성하는 공정과,Forming a gate oxide film, a gate electrode, and a gate cap insulating film and a cap insulating film to be stacked; 상기 게이트 산화막과 게이트 전극 및 게이트캡 절연막과 캡절연막의 측면에 측벽스페이서를 형성하는 공정과,Forming sidewall spacers on side surfaces of the gate oxide film, the gate electrode, the gate cap insulating film, and the cap insulating film; 상기 측벽스페이서 양측의 노출된 제 1 반도체층상에 층간산화막과 제 2 반도체층을 평탄하게 형성하는 공정과,Forming an interlayer oxide film and a second semiconductor layer on the exposed first semiconductor layers on both sides of the sidewall spacers; 상기 제 2 반도체층과 상기 게이트 전극을 마스크로 이용하여 상기 캡절연막을 제거하는 동시에 상기 측벽스페이서를 이방성 식각하여 상기 측벽스페이서 양측의 상기 제 1 반도체층이 드러나도록 하는 공정과,Removing the cap insulating layer using the second semiconductor layer and the gate electrode as a mask and anisotropically etching the sidewall spacers to expose the first semiconductor layers on both sides of the sidewall spacers; 상기 게이트 전극을 마스크로 하여 상기 측벽스페이서 양측의 상기 제 1 반도체 기판에 트렌치를 형성하는 공정과,Forming trenches in the first semiconductor substrate on both sides of the sidewall spacer using the gate electrode as a mask; 상기 게이트 전극 하부에 형성된 제 1 반도체층과 접하도록 상기 제 1 반도체 기판의 트렌치내에 에피층을 형성하는 공정과,Forming an epitaxial layer in the trench of the first semiconductor substrate so as to be in contact with the first semiconductor layer formed below the gate electrode; 상기 반도체 기판의 상기 게이트캡 절연막의 높이까지 평탄보호막을 형성하는 공정과,Forming a planar protective film up to a height of the gate cap insulating film of the semiconductor substrate; 제 2 매몰절연막을 구비한 제 2 반도체 기판의 제 2 매몰절연막과 상기 게이트캡 절연막 및 상기 평탄보호막을 본딩하는 공정과,Bonding a second investment insulating film of the second semiconductor substrate having a second investment insulating film, the gate cap insulating film, and the planar protective film; 상기 제 1 매몰절연막의 표면이 드러날 때까지 상기 제 1 반도체 기판을 연마하는 공정과,Polishing the first semiconductor substrate until the surface of the first investment insulating film is exposed; 상기 드러난 에피층의 표면내에 소오스/드레인 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Forming a source / drain region in the surface of the exposed epitaxial layer. 제 4 항에 있어서, 상기 제 1, 제 2 매몰절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of manufacturing a semiconductor device according to claim 4, wherein the first and second buried insulating films are formed of an oxide film. 제 4 항에 있어서, 상기 게이트캡 절연막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of claim 4, wherein the gate cap insulating film is formed of a nitride film. 제 4 항에 있어서, 상기 캡절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of claim 4, wherein the cap insulating film is formed of an oxide film. 제 4 항에 있어서, 상기 측벽스페이서는 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of claim 4, wherein the sidewall spacer is formed of an oxide film.
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