KR100256880B1 - 박막형 광로 조절 장치 및 그 제조 방법 - Google Patents

Abstract

포인트-결함 또는 라인-결함을 줄일 수 있는 박막형 광로 조절 장치는, 제1 게이트, 제1 소오스 및 제1 드레인으로 이루어진 M×N 개의 제1 MOS 트랜지스터 및 제2 게이트, 제1 및 제2 폴리실리콘층, 제2 소오스 및 제2 드레인으로 이루어진 M×N 개의 제2 MOS 트랜지스터가 내장되고 제1 금속층을 포함하는 액티브 매트릭스, 액티브 매트릭스의 상부에 형성되며 지지층, 하부 전극, 변형층 및 상부 전극을 포함하는 액츄에이터, 그리고 액츄에이터의 상부에 형성된 거울을 포함한다. 임의의 제1 MOS 트랜지스터가 동작하지 않을 경우, 그에 병렬 연결된 제2 MOS 트랜지스터에 의해 액츄에이터를 구동시킬 수 있으므로 AMA 소자의 포인트-결함 또는 라인-결함의 수를 줄일 수 있다.

Description

박막형 광로 조절 장치 및 그 제조 방법

본 발명은 AMA(Actuated Mirror Array)를 이용한 박막형 광로 조절 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 제조 공정에 의해 발생할 수 있는 AMA 소자의 포인트-결함(point-defect) 또는 라인-결함(line-defect)을 현저하게 감소시킬 수 있는 박막형 광로 조절 장치 및 그 제조 방법에 관한 것이다.

광학 에너지(optical energy)를 스크린 상에 투영하기 위한 광로 조절 장치 또는 공간적 광 변조기(spatial light modulator)는 광통신, 화상 처리 및 정보 디스플레이 장치와 같은 다양한 분야에 응용될 수 있다. 통상적으로 이러한 장치들은 광학 에너지를 스크린 상에 표시하는 방법에 따라 직시형 화상 표시 장치(direct-view image display device)와 투사형 화상 표시 장치(projection-type image display device)로 구분된다.

직시형 화상 표시 장치의 예로서는 CRT(Cathode Ray Tube)를 들 수 있는데, 이러한 CRT 장치는 소위 브라운관으로 불리는 것으로서 화질은 우수하나 화면의 대형화에 따라 그 중량과 용적이 증가하여 제조 비용이 상승하게 되는 문제가 있다. 투사형 화상 표시 장치로는 액정 표시 장치(Liquid Crystal Display : LCD), DMD(Deformable Mirror Device) 및 AMA를 들 수 있다. 이러한 투사형 화상 표시 장치는 다시 그들의 광학적 특성에 따라 2개의 그룹으로 나뉠 수 있다. 즉, LCD와 같은 장치는 전송 광 변조기(transmissive spatial light modulators)로 분류될 수 있는데 반하여, DMD 및 AMA는 반사 광 변조기(reflective spatial light modulators)로 분류될 수 있다.

LCD와 같은 전송 광 변조기는 광학적 구조가 매우 간단하므로, 얇게 형성하여 중량을 가볍게 할 수 있으며 용적을 줄이는 것이 가능하다. 그러나, 빛의 극성으로 인하여 광효율이 낮으며, 액정 재료에 고유하게 존재하는 문제, 예를 들면 응답 속도가 느리고 그 내부가 과열되기 쉬운 단점이 있다. 또한, 현존하는 전송 광 변조기의 최대 광효율은 1 내지 2 % 범위로 한정되며, 수용 가능한 디스플레이 품질을 제공하기 위해서 암실 조건을 필요로 한다. 따라서, 상술한 문제점들을 해결하기 위하여 DMD 및 AMA와 같은 광 변조기가 개발되었다.

DMD는 5％ 정도의 비교적 양호한 광효율을 나타내지만, DMD에 채용된 힌지 구조물에 의해서 심각한 피로 문제가 발생할 뿐만 아니라, 매우 복잡하고 값비싼 구동 회로가 요구된다는 단점이 있다. AMA는 그 내부에 설치된 각각의 거울들이 광원으로부터 입사되는 빛을 소정의 각도로 반사하고, 반사된 빛이 슬릿(slit)이나 핀홀(pinhole)과 같은 개구(aperture)를 통과하여 스크린에 투영되어 화상을 맺도록 광을 조절할 수 있는 장치이다. 따라서, 그 구조와 동작 원리가 간단하며, LCD나 DMD에 비해 높은 광효율(10% 이상의 광효율)을 얻을 수 있다. 또한, 스크린에 투영되는 화상의 콘트라스트(contrast)가 향상되어 밝고 선명한 화상을 얻을 수 있다.

AMA의 각 액츄에이터는 인가되는 전기적인 화상 신호 및 바이어스 신호에 의하여 발생되는 전기장에 따라 변형을 일으킨다. 액츄에이터가 변형을 일으킬 때 그 상부에 장착된 각각의 거울들이 경사지게 된다. 따라서, 경사진 거울들은 광원으로부터 입사된 빛을 소정의 각도로 반사시켜 스크린 상에 화상을 맺을 수 있도록 한다. 각각의 거울들을 구동하는 액츄에이터로서 PZT(Pb(Zr, Ti)O₃) 또는 PLZT((Pb, La)(Zr, Ti)O₃) 등의 압전 물질이 이용된다. 또한, PMN(Pb(Mg, Nb)O₃) 등의 전왜 물질로서 액츄에이터를 구성할 수도 있다.

이러한 AMA 장치는 크게 벌크형(bulk type)과 박막형(thin film type)으로 구분된다. 벌크형 광로 조절 장치는 Gregory Um 등에게 허여된 미합중국 특허 제 5,085,497호에 개시되어 있다. 벌크형 광로 조절 장치는 다층 세라믹을 얇게 절단하여 내부에 금속 전극이 형성된 세라믹 웨이퍼를 트랜지스터가 내장된 액티브 매트릭스(active matrix)에 장착한 후, 쏘잉 방법으로 가공하고 그 상부에 거울을 설치함으로써 이루어진다. 그러나, 벌크형 광로 조절 장치는 설계 및 제조에 있어서 매우 높은 정밀도가 요구되며, 변형층의 응답이 느리다는 단점이 있다.

이에 따라, 반도체 제조 공정을 이용하여 제조할 수 있는 박막형 광로 조절 장치가 개발되었다. 상기 박막형 광로 조절 장치는 본 출원인이 1996년 9월 24일 대한민국 특허청에 특허 출원한 특허 출원 제96-42197호(발명의 명칭: 멤브레인의 스트레스를 조절할 수 있는 박막형 광로 조절 장치 및 그 제조 방법)에 개시되어 있다.

도 1은 상기 선행 출원에 기재된 박막형 광로 조절 장치의 단면도를 도시한 것이다.

도 1을 참조하면, 상기 박막형 광로 조절 장치는 액티브 매트릭스(1) 및 액츄에이터(60)를 포함한다. 그 내부에 M×N(M, N은 정수) 개의 모스(Metal Oxide Semiconductor : MOS) 트랜지스터가 내장되고 일측 표면에 드레인 패드(5a)가 형성된 액티브 매트릭스(1)는, 액티브 매트릭스(1) 및 드레인 패드(5a)의 상부에 적층된 보호층(10)과 보호층(10)의 상부에 적층된 식각 방지층(15)을 포함한다. 여기서, 참조 부호 2, 3 및 4는 P-MOS 트랜지스터의 게이트, 드레인 및 소오스를 각각 나타내며, 참조 부호 5b는 소오스 라인을, 참조 부호 6은 절연막을 나타낸다.

액츄에이터(60)는, 식각 방지층(15) 중에서 그 아래에 드레인 패드(5a)가 형성된 부분에 일측이 접촉되며 타측이 에어 갭(25)을 개재하여 식각 방지층(15)과 평행하게 형성된 멤브레인(30), 멤브레인(30)의 상부에 적층된 하부 전극(35), 하부 전극(35)의 상부에 적층된 변형층(40), 변형층(40)의 상부에 적층된 상부 전극(45), 그리고 변형층(40)의 일측으로부터 하부 전극(35), 멤브레인(30), 식각 방지층(15) 및 보호층(10)을 통하여 드레인 패드(5a)까지 수직하게 형성된 비어 홀(50) 내에 하부 전극(35)과 드레인 패드(5a)가 서로 연결되도록 형성된 비어 컨택(55)을 포함한다.

상부 전극(45)의 일부에는 스트라이프(46)가 형성된다. 스트라이프(46)는 상부 전극(45)을 균일하게 작동시켜 상부 전극(45) 중 변형층(40)의 변형에 따라 변형되는 부분과 변형되지 않는 부분의 경계에서 광원으로부터 입사되는 빛이 난반사 되는 것을 방지한다.

액티브 매트릭스(1)에 내장되어 있는 M×N 개의 P-MOS 트랜지스터에 있어서 그 게이트(2)는 MOS 트랜지스터를 온/오프(ON/OFF)시키는 스위치 역할을 하고 소오스(4)에 제1 신호(화상 신호)가 들어가게 된다. 게이트(2)가 온(ON)이 되면, 소오스(4)의 제1 신호에 의해 드레인 패드(5a)를 통해 드레인(3)에 연결되어 있는 액츄에이터(60)가 동작하게 된다.

이하, 상기 박막형 광로 조절 장치의 제조 방법을 도 2a 내지 2d를 참조하여 설명한다. 도 2a 내지 도 2d에 있어서, 도 1과 동일한 부재들에 대해서는 동일한 참조 번호를 사용한다.

도 2a를 참조하면, M×N 개의 P-MOS 트랜지스터가 내장되고 그 일측 상부에 드레인 패드(5a)가 형성된 액티브 매트릭스(1) 상에 인 실리케이트 유리(Phosphor-Silicate Glass: PSG)로 구성된 보호층(10)을 형성한다. 보호층(10)은 화학 기상 증착(Chemical Vapor Deposition: CVD) 방법을 이용하여 1．0㎛ 정도의 두께를 갖도록 형성한다. 보호층(10)은 후속 공정으로부터 액티브 매트릭스(1)를 보호한다.

보호층(10) 상에는 질화물로 이루어진 식각 방지층(15)이 형성된다. 식각 방지층(15)은 저압 화학 기상 증착(Low Pressure CVD: LPCVD) 방법을 이용하여 1000∼2000Å 정도의 두께를 갖도록 형성한다. 식각 방지층(15)은 후속하는 식각 공정 동안에 보호층(10) 및 액티브 매트릭스(1)가 식각되는 것을 방지한다.

식각 방지층(15) 상에는 희생층(20)이 형성된다. 희생층(20)은 인(P)의 농도가 높은 인 실리케이트 유리(PSG)를 대기압 화학 기상 증착(Atmospheric Pressure CVD: APCVD) 방법을 이용하여 1．0∼3．0㎛ 정도의 두께를 갖도록 형성한다. 이 경우, 희생층(20)은 트랜지스터가 내장된 액티브 매트릭스(1)의 상부를 덮고 있으므로, 그 표면의 평탄도가 매우 불량하다. 따라서, 희생층(20)의 표면을 스핀 온 글래스(Spin-On Glass: SOG)를 사용하는 방법 또는 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 방법을 이용하여 평탄화시킨다. 이어서, 희생층(20) 중 그 아래에 드레인 패드(5a)가 형성되어 있는 부분을 식각하여 식각 방지층(15)의 일부를 노출시킴으로써 액츄에이터(60)의 지지부가 형성될 위치를 만든다.

도 2b를 참조하면, 노출된 식각 방지층(15) 및 희생층(20)의 상부에 0．1∼1．0㎛ 정도의 두께로 멤브레인(30)을 형성한다. 멤브레인(30)은 질화물을 저압 화학 기상 증착(LPCVD) 방법을 이용하여 형성한다. 이때, 저압의 반응 용기 내에서 반응 가스의 비를 변화시키면서 멤브레인(30)을 형성함으로써, 멤브레인(30) 내의 응력(stress)을 조절한다.

멤브레인(30) 상에는 백금(Pt) 또는 백금-탄탈륨(Pt-Ta) 등의 금속으로 구성된 하부 전극(35)이 형성된다. 하부 전극(35)은 스퍼터링 방법을 이용하여 0．1∼1．0㎛ 정도의 두께를 갖도록 형성한다. 이어서, 하부 전극(35)을 식각 종료점을 이용한 반응성 이온 식각 공정으로 식각하여 각 화소별로 하부 전극(35)을 분리시킴으로써 각 화소들에 독자적인 제1 신호가 인가되도록 한다(Iso­Cutting 공정).

하부 전극(35) 상에는 PZT로 구성된 변형층(40)이 형성된다. 변형층(40)은 졸-겔(sol-gel)법을 이용하여 0．1∼1．0㎛, 바람직하게는 0．4㎛ 정도의 두께를 갖도록 형성한 후, 급속 열처리(Rapid Thermal Annealing : RTA) 방법으로써 상변이시킨다. 변형층(40)은 상부 전극(45)과 하부 전극(35) 사이에 발생하는 전기장에 의하여 변형을 일으킨다.

상부 전극(45)은 변형층(40)의 상부에 형성된다. 상부 전극(45)은 알루미늄 또는 백금 등의 전기 전도성 및 반사성이 우수한 금속을 스퍼터링 방법을 이용하여 0．1∼1．0㎛ 정도의 두께를 갖도록 형성한다. 상부 전극(45)에는 외부로부터 공통 전극선(도시되지 않음)을 통하여 제2 신호(바이어스 신호)가 인가된다. 또한, 상부 전극(45)은 광원으로부터 입사되는 빛을 반사하는 거울의 기능도 함께 수행한다.

이어서, 상부 전극(45)을 소정의 화소 형상을 갖도록 패터닝한다. 이때, 상부 전극(45)의 일측에 스트라이프(46)가 형성되도록 패터닝한다. 계속해서, 변형층(40) 및 하부 전극(35)을 순차적으로 소정의 화소 형상으로 패터닝한다.

도 2c를 참조하면, 변형층(40)의 일측 상부로부터 드레인 패드(5a)의 상부까지 변형층(40), 하부 전극(35), 멤브레인(30), 식각 방지층(15) 및 보호층(10)을 순차적으로 식각함으로써 비어 홀(50)을 형성한다. 이어서, 텅스텐, 백금 또는 티타늄 등의 금속을 리프트-오프 방법으로 증착하여 드레인 패드(5a)와 하부 전극(35)을 연결시키는 비어 컨택(55)을 형성한다. 따라서, 비어 컨택(55)은 비어 홀(50) 내에서 하부 전극(35)으로부터 드레인 패드(5a)의 상부까지 수직하게 형성된다. 그러므로, 외부로부터 인가된 제1 신호는 액티브 매트릭스(1)에 내장된 트랜지스터, 드레인 패드(5a) 및 비어 컨택(55)을 통하여 하부 전극(10)에 인가된다.

도 2d를 참조하면, 비어 컨택(55)이 형성된 결과물 전면에 포토레지스트(도시하지 않음)를 도포하고 이를 패터닝하여 멤브레인(30)을 노출시킨다. 이어서, 포토레지스트를 식각 마스크로 사용하여 멤브레인(30)을 식각함으로써 소정의 화소 형상으로 패터닝한다. 계속해서, 포토레지스트를 식각 마스크로 사용하여 49% 플루오르화 수소(HF) 증기에 의해 희생층(20)을 식각함으로써 에어 갭(59)을 형성한 후, 헹굼 및 건조 처리를 수행하여 AMA 소자를 완성한다.

상술한 박막형 광로 조절 장치에 있어서, 제1 신호는 액티브 매트릭스(1)에 내장된 MOS 트랜지스터, 드레인 패드(5a) 및 비어 컨택(55)을 통하여 하부 전극(35)에 인가된다. 또한, 상부 전극(45)에는 공통 전극선을 통하여 제2 신호가 인가되어 상부 전극(45)과 하부 전극(35) 사이에 전기장이 발생한다. 이 전기장에 의하여 상부 전극(45)과 하부 전극(35) 사이에 적층되어 있는 변형층(40)이 변형을 일으킨다. 변형층(40)은 전기장에 대하여 직교하는 방향으로 수축하며, 변형층(40)을 포함하는 액츄에이터(60)는 멤브레인(30)이 형성되어 있는 방향의 반대 방향으로 휘어진다. 따라서, 액츄에이터(60) 상부의 상부 전극(45)도 같은 방향으로 경사진다. 광원으로부터 입사되는 빛은 상부 전극(45)에 의해 소정의 각도로 반사된 후, 스크린에 투영되어 화상을 맺는다.

그러나, 상술한 박막형 광로 조절 장치는 그 제조 공정 중에서 발생하는 많은 요소들로 인하여 액티브 매트릭스에 내장된 M×N 개의 MOS 트랜지스터들에 있어서 하나 또는 그 이상의 트랜지스터의 불량이 야기될 수 있다. 이로 인하여, MOS 트랜지스터에 대응되는 AMA 소자의 포인트-결함 또는 라인-결함이 발생할 수 있다.

따라서, 본 발명의 목적은 제조 공정 상의 요소들로 인하여 발생할 수 있는 AMA 소자의 포인트-결함 또는 라인-결함을 현저하게 줄일 수 있는 박막형 광로 조절 장치 및 그 제조 방법을 제공하는 것이다.

도 1은 본 출원인의 선행 출원에 기재된 박막형 광로 조절 장치의 단면도이다.

도 2a 내지 도 2d는 도 1에 도시한 장치의 제조 방법을 설명하기 위한 단면도들이다.

도 3은 본 발명에 따른 박막형 광로 조절 장치에 있어서 액티브 매트릭스의 평면도이다.

도 4는 도 3의 A­A′선에 따른 박막형 광로 조절 장치의 단면도이다.

도 5a 내지 도 5e는 도 4에 도시한 장치의 제조 방법을 설명하기 위한 단면도들이다.

〈도면의 주요 부분에 대한 부호의 설명〉

100 : 액티브 매트릭스 105a, 105b : 제1 및 제2 드레인

110a, 110b : 제1 및 제2 소오스 115a, 115b : 제1 및 제2 게이트

117a: 제1 폴리실리콘층 117b : 제2 폴리실리콘층

120 : 소자 분리막 125 : 절연막

130a, 130b, 130c : 제1, 제2 및 제3 게이트 라인

135a, 135b, : 제1 및 제2 서브-소오스 라인

140 : 메인 소오스 라인

145a, 145b : 제1 및 제2 드레인 라인

150 : 드레인 패드 155 : 제1 금속층

160 : 제1 보호층 165 : 제2 금속층

170 : 제2 보호층 175 : 식각 방지층

180 : 희생층 184 : 제1층

185 : 지지층 189 : 하부 전극층

190 : 하부 전극 195 : 변형층

200 : 상부 전극 205 : 비어 홀

210 : 비어 컨택 215 : 거울

220 : 에어 갭 225 : 액츄에이터

상술한 목적을 달성하기 위하여 본 발명은, 제1 게이트, 제1 소오스, 및 제1 드레인으로 이루어진 M×N(M, N은 정수) 개의 제1 MOS 트랜지스터 및 제2 게이트,제1 폴리실리콘층, 제2 폴리실리콘층, 제2 소오스, 및 제2 드레인으로 이루어지며, 제1 MOS 트랜지스터와 대응되는 위치에 형성된 M×N(M, N은 정수) 개의 제2 MOS 트랜지스터가 내장되고 제1 금속층을 포함하는 액티브 매트릭스, 액티브 매트릭스의 상부에 형성된 액츄에이터, 그리고 액츄에이터의 상부에 형성된 거울을 포함하는 박막형 광로 조절 장치를 제공한다. 제1 금속층은, 상기 제1 MOS 트랜지스터 및 제2 MOS 트랜지스터의 상부에 형성되며, 상기 제1 게이트에 접속된 제1 게이트 라인, 상기 제2 게이트에 접속된 제2 게이트 라인, 상기 제1 소오스에 접속된 제1 서브-소오스 라인, 제1 서브-소오스 라인이 접속된 메인 소오스 라인, 상기 제2 소오스에 접속되며 상기 메인 소오스 라인에 상기 제1 폴리실리콘층을 통하여 전기적으로 연결되는 제2 서브-소오스 라인, 상기 제1 드레인에 접속된 제1 드레인 라인, 상기 제1 드레인 라인이 접속된 드레인 패드, 그리고 상기 제2 드레인에 접속되며 상기 제2 폴리실리콘층을 통하여 상기 드레인 패드에 전기적으로 연결되는 제2 드레인 라인을 포함한다. 상기 액츄에이터는, 지지층, 하부 전극, 변형층 및 상부 전극을 포함한다.

또한, 상술한 목적을 달성하기 위하여 본 발명은, ⅰ) 제1 게이트, 제1 소오스 및 제1 드레인으로 이루어진 M×N(M, N은 정수) 개의 제1 MOS 트랜지스터 및 제2 게이트, 제1 폴리실리콘층, 제2 폴리실리콘층, 제2 소오스 및 제2 드레인으로 이루어진 M×N(M, N은 정수) 개의 제2 MOS 트랜지스터의 상부에 제1 금속층을 형성하는 단계, 및 ⅱ) 상기 제1 금속층을 패터닝하여 상기 제1 게이트에 접속된 제1 게이트 라인, 상기 제2 게이트에 접속된 제2 게이트 라인, 상기 제1 소오스에 접속된 제1 서브-소오스 라인, 상기 제1 서브-소오스 라인이 접속된 메인 소오스 라인, 상기 제2 소오스에 접속되며 상기 메인 소오스 라인에 상기 제1 폴리실리콘층을 통하여 전기적으로 연결되는 제2 서브-소오스 라인, 상기 제1 드레인에 접속된 제1 드레인 라인, 상기 제1 드레인 라인이 접속된 드레인 패드, 그리고 상기 제2 드레인에 접속되며 상기 드레인 패드에 상기 제2 폴리실리콘층을 통하여 전기적으로 연결되는 제2 드레인 라인을 형성하는 단계를 포함하는 액티브 매트릭스를 제공하는 단계; 상기 액티브 매트릭스의 상부에 지지층, 하부 전극, 변형층 및 상부 전극을 포함하는 액츄에이터를 형성하는 단계; 그리고 상기 지지층의 상부에 거울을 형성하는 단계를 포함하는 박막형 광로 조절 장치의 제조 방법을 제공한다.

본 발명에 따른 박막형 광로 조절 장치에 의하면, 액티브 매트릭스는 M×N 개의 제1 MOS 트랜지스터가 연결된 각각의 액츄에이터에 대하여, 여분의 M×N 개의 제2 MOS 트랜지스터를 포함한다. 제2 MOS 트랜지스터는 제1 MOS 트랜지스터와 대응하는 위치에 형성되며 제1 금속층 중 제1 MOS 트랜지스터의 제1 드레인에 접속된 드레인 패드는 제2 MOS 트랜지스터의 제2 드레인이 접속될 수 있는 위치까지 길게 연장된다. 제1 MOS 트랜지스터에 불량이 발생하였을 경우에는, 제1 MOS 트랜지스터의 제1 서브-소오스 라인 및 제1 드레인 라인을 레이저를 사용한 컷팅(cutting) 방법에 의하여 단선시킨다. 이와 동시에, 여분의 제2 MOS 트랜지스터의 제2 서브-소오스 라인을 레이저를 사용하여 그 하부의 제1 폴리실리콘층을 통하여 메인 소오스 라인에 전기적으로 연결되도록 용접한다. 또한, 여분의 제2 MOS 트랜지스터의 제2 드레인 라인을 레이저를 사용하여 그 하부의 제2 폴리실리콘층을 통하여 드레인 패드에 전기적으로 연결되도록 용접한다.

따라서, 임의의 제1 MOS 트랜지스터가 동작하지 않을 경우, 그에 병렬 연결된 제2 MOS 트랜지스터에 의해 액츄에이터를 구동시킬 수 있다. 또한, 제1 금속층은, 제1 게이트 라인 및 제2 게이트 라인을 연결하는 기능을 수행하며 메인 소오스 라인과 평행하게 형성된 제3 게이트 라인을 더 포함하기 때문에, 제1 게이트 라인 또는 제2 게이트 라인이 끊어지더라도 그에 병렬 연결된 여분의 제3 게이트 라인에 신호가 인가되어 정상적인 MOS 트랜지스터의 동작을 수행할 수 있는 장점이 있다. 따라서, AMA 소자의 포인트-결함 또는 라인-결함을 현저하게 줄일 수 있다.

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.

도 3은 본 발명에 따른 박막형 광로 조절 장치에 있어서 액티브 매트릭스의 평면도를 도시한 것이고, 도 4는 도 3의 A­A′선에 따른 박막형 광로 조절 장치의 단면도를 도시한 것이다.

도 3 내지 도 4를 참조하면, 본 발명에 따른 박막형 광로 조절 장치는 액티브 매트릭스(100), 액티브 매트릭스(100)의 상부에 형성된 액츄에이터(225), 액츄에이터(225)의 상부에 형성된 거울(215)을 포함한다.

액티브 매트릭스(100)는, 액티브 매트릭스(100)를 액티브 영역(active region)과 필드 영역(field region)으로 구분하기 위한 소자 분리막(120), 액티브 영역에 제1 게이트(115a), 제1 소오스(110a) 및 제1 드레인(105a)으로 구성된 M×N(M, N은 정수) 개의 제1 MOS 트랜지스터, 제2 게이트(115b), 제2 소오스(110b) 및 제2 드레인(105b)으로 구성되며 제1 MOS 트랜지스터와 대응되는 위치에 형성된 M×N(M, N은 정수) 개의 제2 MOS 트랜지스터, 제1 MOS 트랜지스터 및 제2 MOS 트랜지스터의 상부에 적층된 제1 금속층(155), 제1 금속층(155)의 상부에 적층된 제1 보호층(160), 제1 보호층(160)의 상부에 적층된 제2 금속층(165), 제2 금속층(165)의 상부에 적층된 제2 보호층(170), 그리고 제2 보호층(170)의 상부에 적층된 식각 방지층(175)을 포함한다.

여기서, 제1 금속층(155)은 제1 MOS 트랜지스터의 제1 게이트(115a)에 접속된 제1 게이트 라인(130a), 제1 소오스(110a)에 접속된 제1 서브-소오스 라인(135a), 제1 드레인(105a)에 접속된 제1 드레인 라인(145a), 제2 MOS 트랜지스터의 제2 게이트(115b)에 접속된 제2 게이트 라인(130b), 제2 소오스(110b)에 접속된 제2 서브-소오스 라인(135b), 그리고 제2 드레인(105b)에 접속된 제2 드레인 라인(145b)을 포함한다. 또한, 제1 금속층(155)은 제1 게이트 라인(130a) 및 제2 게이트 라인(130b)과 수직하는 방향으로 형성되어 제1 게이트 라인(130a) 및 제2 게이트 라인(130b)을 연결하는 제3 게이트 라인(130c), 제1 서브-소오스 라인(135a)이 접속된 메인 소오스 라인(140), 그리고 제1 드레인 라인(145a)이 접속된 드레인 패드(150)를 포함한다. 제2 MOS 트랜지스터의 제2 서브-소오스 라인(135b)은 메인 소오스 라인(140)과 분리되며 그 하부의 제1 폴리실리콘층(117a)을 통하여 메인 소오스 라인(140)과 서로 전기적으로 연결된다. 제2 드레인 라인(145b)은 드레인 패드(150)와 분리되며 그 하부의 제2 폴리실리콘층(117b)을 통하여 드레인 패드(150)와 서로 전기적으로 연결된다.

제2 금속층(165)은 티타늄(Ti)을 사용하여 적층한 티타늄층 및 질화티타늄(TiN)을 사용하여 적층한 질화티타늄층으로 이루어진다.

상기 액츄에이터(225)는, 식각 방지층(175) 중 아래에 드레인 패드(150)가 형성된 부분에 일측이 접촉되며 타측이 에어 갭(220)을 개재하여 식각 방지층(175)과 평행하게 형성된 단면을 갖는 지지층(185), 지지층(185)의 상부에 적층된 하부 전극(190), 하부 전극(190)의 상부에 적층된 변형층(195), 변형층(195)의 상부에 적층된 상부 전극(200), 그리고 변형층(195)의 일측으로부터 변형층(195), 하부 전극(190), 지지층(185), 식각 방지층(175), 제2 보호층(170) 및 제1 보호층(160)을 통하여 드레인 패드(150)까지 수직하게 형성된 비어 홀(205)의 내부에 형성된 비어 컨택(210)을 포함한다. 지지층(185)은 선행 출원에 기재된 박막형 광로 조절 장치 중 액츄에이터(225)를 지지하는 멤브레인의 기능을 수행한다.

지지층(185)은 양측 지지부로부터 평행하게 형성된 2개의 사각형 형상의 암(arm)들의 사이에 사각형 형상의 평판이 동일 평면상에서 상기 암들과 일체로 형성되어 있는 형상을 갖는다. 지지층(185)의 사각형 형상의 평판의 상부에는 거울(215)이 형성된다. 따라서, 거울(215)은 사각형의 평판의 형상을 갖는다.

이하, 본 발명에 따른 박막형 광로 조절 장치의 제조 방법을 도면을 참조하여 상세하게 설명한다.

도 5a 내지 도 5e는 도 4에 도시한 장치의 제조 방법을 설명하기 위한 단면도이다. 도 5a 내지 도 5e에 있어서, 도 4와 동일한 부재들에 대해서는 동일한 참조 번호를 사용한다.

도 5a를 참조하면, 실리콘(Si) 기판으로 구성된 액티브 매트릭스(100)를 준비한 후, 통상의 소자 분리 공정, 예컨대 실리콘 부분 산화법(local oxidation of silicon : LOCOS)을 이용하여 액티브 매트릭스(100)에 액티브 영역 및 필드 영역을 구분하기 위한 소자 분리막(120)을 형성한다. 이어서, 액티브 영역의 상부에 불순물이 도핑된 폴리실리콘과 같은 도전 물질로 이루어진 제1 게이트(115a)를 형성한 후, 이온 주입 공정으로 제1 소오스(110a) 및 제1 드레인(105a)을 형성함으로써, M×N 개의 제1 MOS 트랜지스터를 형성한다. 이와 동시에, 액티브 영역 중 제1 MOS 트랜지스터에 대응하는 부위에 불순물이 도핑된 폴리실리콘과 같은 도전 물질로 이루어진 제2 게이트(115b)를 형성한 후, 이온 주입 공정으로 제2 소오스(110b) 및 제2 드레인(105b)을 형성함으로써, M×N 개의 제2 MOS 트랜지스터를 형성한다. 상기 폴리실리콘을 사용하여 제1 게이트(115a) 및 제2 게이트(115b)를 형성할 때, 메인 소오스 라인(140)과 제2 서브 소오스 라인(135b)이 전기적으로 연결될 위치를 고려하여 그 하부에 제1 폴리실리콘층(117a)을 형성하며, 동시에 제2 드레인 라인(145b)과 드레인 패드(150)가 서로 전기적으로 연결될 위치를 고려하여 제2 폴리실리콘층(117b)을 형성한다.

상기와 같이, 제1 MOS 트랜지스터 및 제2 MOS 트랜지스터가 형성된 결과물의 상부에 산화물로 이루어진 절연막(125)을 형성한 후, 사진 식각 공정으로 제1 게이트(115a), 제2 게이트(115b), 제1 소오스(110a), 제2 소오스(110b), 제1 드레인(105a) 및 제2 드레인(105b)의 일측 상부를 각각 노출시키는 개구부들을 형성한다. 이어서, 개구부들이 형성된 결과물의 상부에 텅스텐(W)과 같은 금속으로 이루어진 제1 금속층(155)을 증착한 후, 제1 금속층(155)을 사진 식각 공정으로 패터닝함으로써, 제1 게이트(115a)에 접속되는 제1 게이트 라인(130a), 제2 게이트(115b)에 접속되는 제2 게이트 라인(130b), 제1 소오스(110a)에 접속되는 제1 서브-소오스 라인(135a), 제2 소오스(110b)에 접속되는 제2 서브-소오스 라인(135b), 제1 드레인(105a)에 접속되는 제1 드레인 라인(145a), 그리고 제2 드레인(105b)에 접속되는 제2 드레인 라인(145b)을 형성한다. 이와 동시에, 제1 서브-소오스 라인(135a)이 접속된 메인 소오스 라인(140), 제1 드레인 라인(145a)이 접속되는 드레인 패드(150), 그리고 제1 게이트 라인(130a) 및 제2 게이트 라인(130b)과 연결되어 메인 소오스 라인(140)과 평행하게 제3 게이트 라인(130c)이 형성된다. 메인 소오스 라인(140)은 제2 서브-소오스 라인(135b)으로부터 그 하부의 제1 폴리실리콘층(117a)을 개재하여 소정의 거리만큼 이격되며, 드레인 패드(150)는 제2 드레인 라인(145b)으로부터 그 하부의 제2 폴리실리콘층(117b)을 개재하여 소정의 거리만큼 이격된다.

액티브 매트릭스(100)에 내장되어 있는 M×N(M, N은 정수) 개의 제1 MOS 트랜지스터 및 제2 트랜지스터에 있어서, 제1 게이트(115a) 및 제2 게이트(115b)는 제1 MOS 트랜지스터 및 제2 MOS 트랜지스터를 온/오프(ON/OFF)시키는 스위치 역할을 하고 제1 소오스(110a) 및 제2 소오스(110b)에 제1 신호(화상 신호)가 들어가게 된다. 제1 게이트 라인(130a) 및 제2 게이트 라인(130b)에 신호가 인가되어 제1 게이트(115a) 및 제2 게이트(115b)가 온(ON)이 되면, 메인 소오스 라인(140)에 접속된 제1 소오스 라인(152b)을 통하여 제1 소오스(110a)에 제1 신호가 인가된다. 이로 인하여 제1 드레인(105a)에 연결되어 있는 제1 드레인 라인(145a)이 접속된 드레인 패드(150)를 통해 액츄에이터(225)가 동작하게 된다. 그러나, 제조 공정 중에서 발생하는 많은 요소들로 인하여 M×N 개의 제1 MOS 트랜지스터 중 임의의 제1 트랜지스터에 불량이 야기되어 동작하지 않을 경우에는, 제1 소오스 라인 및 제1 드레인 라인(145a)을 레이저를 사용하여 컷팅하여 단선시킨다. 그리고, 레이저를 사용하여 여분의 제2 MOS 트랜지스터의 제2 서브-소오스 라인(135b)을 그 하부의 제1 폴리실리콘층(117a)을 통하여 메인 소오스 라인(140)과 서로 연결되도록 용접하고, 제2 드레인 라인(145b)을 그 하부의 제2 폴리실리콘층(117b)을 통하여 드레인 패드(150)와 서로 전기적으로 연결되도록 용접한다. 상기와 같이 레이져 용접을 수행하면, 메인 소오스 라인(140) 및 제2 서브-소오스 라인(135b)을 이루는 금속의 일부가 각기 그 하부의 제1 폴리실리콘층(117a)으로 침투하여 제1 폴리실리콘층(117a)을 통해 메인 소오스 라인(140) 및 제2 서브-소오스 라인(135b)이 서로 전기적으로 연결되며, 제2 드레인 라인(145b) 및 드레인 패드(150)를 이루는 금속의 일부가 각기 그 하부의 제2 폴리실리콘층(117b)으로 침투하여 제2 폴리실리콘층(117b)을 통해 제2 드레인 라인(145b) 및 드레인 패드(150)가 서로 전기적으로 연결된다.

따라서, 임의의 제1 MOS 트랜지스터가 동작하지 않을 경우, 그에 병렬 연결된 제2 MOS 트랜지스터에 의해 액츄에이터를 구동시킬 수 있다. 또한, 제1 금속층(155)은, 제1 게이트 라인(130a) 및 제2 게이트 라인(130b)을 연결하는 기능을 수행하며 메인 소오스 라인(140)과 평행하게 형성된 제3 게이트 라인(130c)을 더 포함하기 때문에, 제1 게이트 라인(130a) 또는 제2 게이트 라인(130b)이 끊어지더라도 그에 병렬 연결된 여분의 제3 게이트 라인(130c)에 신호가 인가되어 정상적인 MOS 트랜지스터의 동작을 수행할 수 있게 된다.

도 5b를 참조하면, 제1 금속층(155)의 상부에는 제1 보호층(160)이 형성된다. 제1 보호층(160)은 인 실리케이트 유리(PSG)를 화학 기상 증착(CVD) 방법을 이용하여 8000Å 정도의 두께를 가지도록 형성한다. 제1 보호층(160)은 후속하는 공정 동안 MOS 트랜지스터가 내장된 액티브 매트릭스(100)가 손상을 입게 되는 것을 방지한다.

제1 보호층(160)의 상부에는 제2 금속층(165)이 형성된다. 제2 금속층(165)을 형성하기 위하여, 먼저 티타늄(Ti)을 스퍼터링하여 300Å 정도의 두께로 티타늄층을 형성한다. 이어서, 티타늄층의 상부에 질화티타늄을 물리 기상 증착(PVD) 방법을 사용하여 적층하여 질화티타늄층을 형성한다. 제2 금속층(165)은 광원으로부터 입사되는 광이 거울(215)뿐만 아니라, 거울(215)이 형성된 부분을 제외한 부분에도 입사됨으로 인하여, 액티브 매트릭스(100)에 광 누설 전류가 흐르게 되는 것을 방지한다. 이어서, 제2 금속층(165) 중 후속 공정에서 비어 컨택(210)이 형성될 부분을 사진 식각 공정을 통해 식각하여 제2 금속층(165)에 개구부를 형성한다.

제2 금속층(165)의 상부에는 제2 보호층(170)이 형성된다. 제2 보호층(170)은 인 실리케이트 유리(PSG)를 사용하여 2000Å 정도의 두께를 갖도록 형성한다. 제2 보호층(170) 역시 후속하는 공정 동안 MOS 트랜지스터가 내장된 액티브 매트릭스(100)와 액티브 매트릭스(100) 상에 형성된 결과물들이 손상을 입게 되는 것을 방지한다.

제2 보호층(170)의 상부에는 식각 방지층(175)이 형성된다. 식각 방지층(175)은 액티브 매트릭스(100) 및 제2 보호층(170)이 후속되는 식각 공정으로 인하여 식각되는 것을 방지한다. 식각 방지층(175)은 질화물(Si₃N₄)을 저압 화학 기상 증착(LPCVD) 방법으로 증착하여 1000∼2000Å 정도의 두께를 가지도록 형성한다.

식각 방지층(175)의 상부에는 희생층(180)이 형성된다. 희생층(180)은 인 실리케이트 유리(PSG)를 대기압 화학 기상 증착(APCVD) 방법을 이용하여 ２．0∼３．0㎛ 정도의 두께로 증착하여 형성한다. 이 경우, 희생층(180)은 MOS 트랜지스터가 내장된 액티브 매트릭스(100)의 상부를 덮고 있으므로 그 표면의 평탄도가 매우 불량하다. 따라서, 스핀 온 글래스(SOG)를 사용하는 방법 또는 화학 기계적 연마(CMP) 방법을 이용하여 희생층(180)이 1．1㎛ 정도의 두께가 되도록 희생층(180)의 표면을 연마함으로써 평탄화시킨다.

이어서, 희생층(180) 중 아래에 제2 금속층(165)의 개구부가 형성된 부분 및 이와 인접한 부분을 식각하여 식각 방지층(175)의 일부를 노출시킴으로써, 액츄에이터(225)의 지지부인 앵커(anchor)가 형성될 위치를 만든다.

도 5c를 참조하면, 노출된 식각 방지층(175)의 상부 및 희생층(180)의 상부에 제1층(184)을 형성한다. 제1층(184)은 질화물을 저압 화학 기상 증착(LPCVD) 방법을 이용하여 0．1∼1．0㎛ 정도의 두께를 가지도록 형성한다. 제1층(184)은 후에 지지층(185)으로 패터닝된다.

제1층(184)의 상부에는 전기 전도성이 우수한 금속인 백금, 탄탈륨, 또는 백금-탄탈륨(Pt-Ta) 등의 금속을 사용하여 하부 전극층(189)을 형성한다. 하부 전극층(189)은 스퍼터링 방법을 이용하여 0．1∼1．0㎛ 정도의 두께를 가지도록 형성한다. 이어서, 하부 전극층(189)을 각각의 화소별로 분리시킴으로써 각 화소들에 독립적인 제1 신호가 인가되도록 한다(Iso­Cutting 공정). 하부 전극층(189)은 후에 하부 전극(190)으로 패터닝된다. 하부 전극(190)에는 액티브 매트릭스(100)에 내장된 트랜지스터로부터 전달된 제1 신호가 인가된다.

하부 전극층(189)의 상부에는 제2층이 적층된다. 제2층은 PZT, 또는 PLZT 등의 압전 물질을 사용하여 0．1∼1．0㎛, 바람직하게는 0．4㎛ 정도의 두께를 가지도록 형성한다. 제2층은 졸-겔(Sol-Gel)법, 스퍼터링 방법, 또는 화학 기상 증착(CVD) 방법을 이용하여 형성한 후, 급속 열처리(RTA) 방법으로 열처리하여 상변이시킨다. 제2층은 후에 변형층(195)으로 패터닝된다. 변형층(195)은 상부 전극(200)에 제2 신호가 인가되고 하부 전극(190)에 제1 신호가 인가되어 상부 전극(200)과 하부 전극(190) 사이의 전위차에 따라 발생하는 전기장에 의하여 변형을 일으킨다.

제2층의 상부에는 상부 전극층이 적층된다. 상부 전극층은 백금, 알루미늄, 또는 은 등의 전기 전도성 및 반사성을 갖는 금속을 스퍼터링 방법을 이용하여 0．1∼1．0㎛ 정도의 두께를 가지도록 형성한다.

상부 전극층의 상부에 제1 포토레지스트(도시되지 않음)를 스핀 코팅(spin coating) 방법으로 도포한 후, 상부 전극층이 거울상의‘ㄷ’자의 형상을 가지도록 패터닝하여 상부 전극(200)을 형성한다. 상부 전극(200)에는 외부로부터 공통 전극선(도시되지 않음)을 통하여 제2 신호가 인가된다. 이어서, 제1 포토레지스트를 제거한 후, 패터닝된 상부 전극(200) 및 제2층의 상부에 제2 포토레지스트(도시되지 않음)를 스핀 코팅 방법으로 도포한 후, 제2층이 상부 전극(200) 보다 약간 넓은 거울상의‘ㄷ’자의 형상을 갖도록 패터닝하여 변형층(195)을 형성하고 제2 포토레지스트를 제거한다.

도 5d를 참조하면, 상부 전극(200), 변형층(195) 및 하부 전극층(189)의 상부에 제3 포토레지스트(도시되지 않음)를 스핀 코팅 방법으로 도포한 후, 하부 전극층(189)을 변형층(195) 보다 약간 넓은 거울상의‘ㄷ’자의 형상을 갖도록 패터닝하여 하부 전극(190)을 형성한다. 이어서, 변형층(195) 중 아래에 제2 금속층(165)의 개구부가 형성되어 있는 부분으로부터 변형층(195), 하부 전극(190), 제1층(184), 식각 방지층(175), 제2 보호층(170), 그리고 제1 보호층(160)을 차례로 식각하여 변형층(195)의 일측으로부터 제1 금속층(155)의 드레인 패드(150)까지 비어 홀(205)을 형성한 후, 비어 홀(205)의 내부에 텅스텐(W), 백금, 알루미늄, 또는 티타늄 등의 금속을 스퍼터링 방법을 이용하여 제1 금속층(155)의 드레인 패드(150)와 하부 전극(190)이 연결되도록 비어 컨택(210)을 형성한다. 그러므로, 비어 컨택(210)은 비어 홀(205) 내에서 하부 전극(190)으로부터 드레인 패드(150)의 상부까지 형성된다. 외부로부터 전달된 제1 신호는 액티브 매트릭스(100)에 내장된 트랜지스터, 제1 금속층(155)의 드레인 패드(150) 및 비어 컨택(210)을 통하여 하부 전극(190)에 인가된다.

계속하여, 패터닝된 하부 전극(190) 및 비어 홀(205)의 상부에 제4 포토레지스트(도시되지 않음)를 스핀 코팅 방법으로 도포한 후, 제1층(184)의 양측 지지부로부터 연장된 부분은 하부 전극(190) 보다 약간 넓은 사각형의 형상을 가지며, 이와 일체로 형성된 제1층(184)의 중앙부는 사각형의 평판의 형상을 갖도록 패터닝하여 지지층(185)을 형성한다. 즉, 지지층(185)은 양측 지지부로부터 사각형 형상의 암들이 연장되고, 이러한 암들 사이에 보다 넓은 면적을 갖는 사각형 형상의 평판이 동일 평면상에서 상기 암들과 일체로 형성된 형상을 가진다. 그리고, 제4 포토레지스트를 제거한다. 상기와 같이 지지층(185)이 패터닝된 결과, 희생층(180)의 일부가 노출된다.

노출된 희생층(180)의 상부 및 지지층(185)의 상부에 제5 포토레지스트(도시되지 않음)를 스핀 코팅 방법으로 도포한 후, 지지층(185)의 중앙부인 사각형 형상의 평판이 노출되도록 패터닝한다. 그리고, 사각형 형상의 노출된 지지층(185)의 중앙부의 상부에 은, 백금, 또는 알루미늄 등의 반사성을 갖는 금속을 0．3∼2．0㎛ 정도의 두께로 스퍼터링 방법 또는 화학 기상 증착 방법을 이용하여 증착시킨다. 계속하여, 증착된 금속이 사각형 형상의 노출된 지지층(185)의 중앙부와 동일한 형상을 갖도록 증착된 금속을 패터닝하여 거울(215)을 형성한 후, 제5 포토레지스트를 제거한다.

도 5e를 참조하면, 희생층(180)을 플루오르화 수소(HF) 증기를 사용하여 식각하여 희생층(180)의 위치에 에어 갭(220)을 형성한 후, 세정 및 건조(rinse and dry) 처리를 수행하여 AMA 소자를 완성한다.

상술한 본 발명에 따른 박막형 광로 조절 장치에 있어서, 상부 전극(200)에는 외부로부터 공통 전극선을 통하여 제2 신호가 인가된다. 동시에 하부 전극(190)에는 외부로부터 액티브 매트릭스(100)에 내장된 트랜지스터, 제1 금속층(155)의 드레인 패드(150) 및 비어 컨택(210)을 통하여 제1 신호가 인가되어, 상부 전극(200)과 하부 전극(190) 사이에 전위차에 따른 전기장이 발생한다. 이러한 전기장에 의하여 상부 전극(200)과 하부 전극(190) 사이에 형성된 변형층(195)이 변형을 일으킨다. 변형층(195)은 발생한 전기장에 대하여 직교하는 방향으로 수축하며, 따라서, 변형층(195) 및 지지층(185)을 포함하는 액츄에이터(225)는 소정의 각도를 가지고 휘어진다. 광원으로부터 입사되는 광을 반사하는 거울(215)은 지지층(185)의 중앙부의 상부에 형성되어 있으므로 액츄에이터(225)와 같은 각도로 휘어진다. 이에 따라, 거울(215)은 입사되는 광을 소정의 각도로 반사하며, 반사된 광은 슬릿을 통과하여 스크린에 투영되어 화상을 맺게 된다.

상술한 바와 같이 본 발명에 따른 박막형 광로 조절 장치에 의하면, 액티브 매트릭스는 M×N 개의 제1 MOS 트랜지스터가 연결된 각각의 액츄에이터에 대하여, 여분의 M×N 개의 제2 MOS 트랜지스터를 포함한다. 제2 MOS 트랜지스터는 제1 MOS 트랜지스터와 대응하는 위치에 형성된다. 제1 금속층 중 제1 MOS 트랜지스터의 제1 드레인에 접속된 드레인 패드는 제2 MOS 트랜지스터의 제2 드레인이 접속될 수 있는 위치까지 길게 연장된다. 제1 MOS 트랜지스터에 불량이 발생하였을 경우에는, 제1 MOS 트랜지스터의 제1 서브-소오스 라인 및 제1 드레인 라인을 레이저를 사용한 컷팅(cutting) 방법에 의하여 단선시킨다. 이와 동시에, 여분의 제2 MOS 트랜지스터의 제2 서브-소오스 라인을 레이저를 사용하여 그 하부의 제1 폴리실리콘층을 통하여 메인 소오스 라인과 전기적으로 연결되도록 용접한다. 또한, 여분의 제2 MOS 트랜지스터의 제2 드레인 라인을 레이저를 사용하여 그 하부의 제2 폴리실리콘층을 통하여 드레인 패드와 전기적으로 연결되도록 용접한다.

따라서, 임의의 제1 MOS 트랜지스터가 동작하지 않을 경우, 그에 병렬 연결된 제2 MOS 트랜지스터에 의해 액츄에이터를 구동시킬 수 있다. 또한, 제1 금속층은, 제1 게이트 라인 및 제2 게이트 라인을 연결하는 기능을 수행하며 메인 소오스 라인과 평행하게 형성된 제3 게이트 라인을 더 포함하기 때문에, 제1 게이트 라인 또는 제2 게이트 라인이 끊어지더라도 그에 병렬 연결된 여분의 제3 게이트 라인에 신호가 인가되어 정상적인 MOS 트랜지스터의 동작을 수행할 수 있는 장점이 있다. 따라서, AMA 소자의 포인트-결함 또는 라인-결함의 수를 현저하게 줄일 수 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (5)

1. ⅰ) 제1 게이트(115a), 제1 소오스(110a) 및 제1 드레인(105a)으로 이루어진 M×N(M, N은 정수) 개의 제1 MOS 트랜지스터, ⅱ) 제2 게이트(115b), 제1 폴리실리콘층(117a), 제2 폴리실리콘층(117b), 제2 소오스(110b) 및 제2 드레인(105b)으로 이루어진 M×N(M, N은 정수) 개의 제2 MOS 트랜지스터, 및 ⅲ) 상기 제1 MOS 트랜지스터 및 제2 MOS 트랜지스터의 상부에 형성되며, 상기 제1 게이트(115a)에 접속된 제1 게이트 라인(130a), 상기 제2 게이트(115b)에 접속된 제2 게이트 라인(130b), 상기 제1 소오스(110a)에 접속된 제1 서브-소오스 라인(135a), 상기 제1 서브-소오스 라인(135a)이 접속된 메인 소오스 라인(140), 상기 제2 소오스(110b)에 접속되며 상기 메인 소오스 라인(140)에 상기 제1 폴리실리콘층(117a)을 통하여 전기적으로 연결되는 제2 서브-소오스 라인(135b), 상기 제1 드레인(105a)에 접속된 제1 드레인 라인(145a), 상기 제1 드레인 라인(145a)이 접속된 드레인 패드(150), 그리고 상기 제2 드레인(105b)에 접속되며 상기 제2 폴리실리콘층(117b)을 통하여 상기 드레인 패드(150)에 전기적으로 연결되는 제2 드레인 라인(145b)을 포함하는 제1 금속층(155)이 형성된 액티브 매트릭스(100);

   상기 액티브 매트릭스(100)의 상부에 형성되며, 지지층(185), 하부 전극(190), 변형층(195) 및 상부 전극(200)을 포함하는 액츄에이터(225); 그리고

   상기 지지층(185)의 상부에 형성된 거울(215)을 포함하는 것을 특징으로 하는 박막형 광로 조절 장치.
2. 제1항에 있어서, 상기 제1 게이트 라인(130a)과 제2 게이트 라인(130b)은 서로 병렬 연결되는 것을 특징으로 하는 박막형 광로 조절 장치.
3. 제1항에 있어서, 상기 제1 금속층(155)은, 상기 제1 게이트 라인(130a) 및 상기 제2 게이트 라인(130b)을 연결하는 기능을 수행하며 상기 메인 소오스 라인(140)과 평행하게 형성된 제3 게이트 라인(130c)을 더 포함하는 것을 특징으로 하는 박막형 광로 조절 장치.
4. ⅰ) 제1 게이트, 제1 소오스 및 제1 드레인으로 이루어진 M×N(M, N은 정수) 개의 제1 MOS 트랜지스터 및 제2 게이트, 제1 폴리실리콘층, 제2 폴리실리콘층, 제2 소오스 및 제2 드레인으로 이루어진 M×N(M, N은 정수) 개의 제2 MOS 트랜지스터의 상부에 제1 금속층을 형성하는 단계, 및 ⅱ) 상기 제1 금속층을 패터닝하여 상기 제1 게이트에 접속된 제1 게이트 라인, 상기 제2 게이트에 접속된 제2 게이트 라인, 상기 제1 소오스에 접속된 제1 서브-소오스 라인, 상기 제1 서브-소오스 라인이 접속된 메인 소오스 라인, 상기 제2 소오스에 접속되며 상기 메인 소오스 라인에 상기 제1 폴리실리콘층을 통하여 전기적으로 연결되는 제2 서브-소오스 라인, 상기 제1 드레인에 접속된 제1 드레인 라인, 상기 제1 드레인 라인이 접속된 드레인 패드, 그리고 상기 제2 드레인에 접속되며 상기 드레인 패드에 상기 제2 폴리실리콘층을 통하여 전기적으로 연결되는 제2 드레인 라인을 형성하는 단계를 포함하는 액티브 매트릭스를 제공하는 단계;

   상기 액티브 매트릭스의 상부에 지지층, 하부 전극, 변형층 및 상부 전극을 포함하는 액츄에이터를 형성하는 단계; 그리고

   상기 지지층의 상부에 거울을 형성하는 단계를 포함하는 것을 특징으로 하는 박막형 광로 조절 장치의 제조 방법.
5. 제4항에 있어서, 상기 제1 금속층을 패터닝하는 단계는, 상기 제1 게이트 라인 및 상기 제2 게이트 라인을 연결하는 기능을 수행하는 제3 게이트 라인을 상기 메인 소오스 라인과 평행하게 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막형 광로 조절 장치의 제조 방법.

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