KR100251227B1 - 웨이퍼 엣지에서의 막질 적층 방법 - Google Patents

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Abstract

웨이퍼 엣지에서의 막질 적층 방법이 개시되어 있다. 상기 방법은 웨이퍼 상에 포토레지스트를 이용한 제1 사진 공정을 이용하여 제1 패턴을 형성하는 단계와, 상기 제1 패턴이 형성된 결과물 상에 포토레지스트를 이용한 제2 사진 공정을 이용하여 제2 패턴을 형성하는 단계를 구비한다. 상기 각각의 사진 공정에서 웨이퍼의 엣지로부터 포토레지스트가 없는 영역까지의 거리는 상기 제1 패턴이 형성된 영역에 항상 상기 제2 패턴이 형성될 수 있는 값으로 결정한다. 따라서, 웨이퍼의 엣지에서는 후속 공정에서 형성되는 패턴이 이전 공정에서 형성되어진 패턴 영역에 항상 존재하게 되므로, 상기 웨이퍼의 엣지에 위치한 칩의 수율을 향상시킬 수 있다.

Description

웨이퍼 엣지에서의 막질 적층 방법
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 웨이퍼의 엣지부분에 위치된 칩들에 적층되는 각 층들의 엣지 노출 웨이퍼(edge exposed wafer; 이하 "EEW"라 한다) 값을 최적화하여 소자의 수율을 향상시킬 수 있는 반도체 장치의 제조 방법에 관한 것이다.
회로 패턴의 미세화가 계속되고, LSI가 고밀도, 고집적화됨에 따라 먼지(particle)나 금속 불순물 등으로 대표되는 미세 오염 (micro-contamination)이 제품의 수율과 신뢰성에 큰 영향을 미치게 되었다. 이 때문에 초 LSI공정의 청정화의 중요성이 한층 높아지고 있다. 각 제조 공정에서 웨이퍼에 부착되는 먼지 수의 추이를 보면, 초 LSI 공정은 그 모두가 먼지(뿐 아니라 각종오염)의 발생 원인이며 전 공정에 걸쳐서 웨이퍼의 표면을 청정하게 보존하는 것이 수율 향상의 키 포인트가 되고 있다.
특히, 소자가 고집적화됨에 따라 매우 미세한 먼지에도 수율의 변화가 점점 더 커지게 되었고, 칩의 사이즈가 커짐에 따라 웨이퍼의 엣지에 위치하는 칩의 수율이 전체 수율에 큰 영향을 미치고 있다. 이에 따라, 상기 웨이퍼의 엣지에서 일어나고 있는 수율 저하의 원인을 파악하고 개선시킬 수 있는 소위, 웨이퍼 엣지 엔지니어링(wafer edge engineering)이 절실히 요구되고 있는 실정이다.
웨이퍼 엣지 엔지니어링이란 웨이퍼의 엣지에서 발생하는 각종 불량을 연구하는 것으로, 그 대표적인 것이 엣지 노출 웨이퍼(edge exposed wafer; EEW)를 이용하는 것이다. 상기 EEW란 사진 공정시 웨이퍼의 엣지에서 일정 거리만큼 포토레지스트막을 식각해 낼 때 상기 거리를 나타내는 용어이다. 즉, 웨이퍼의 엣지에서 EEW에 의해 일정 거리만큼 포토레지스트막이 제거되기 때문에, 후속하는 식각 공정에서 상기 웨이퍼의 엣지에서는 특별한 패턴의 형성없이 노출된 층들이 모두 식각되어 버린다. 따라서, 실제 공정 패턴은 웨이퍼의 엣지로부터 상기 EEW의 값만큼 떨어진 거리에서 형성되게 된다.
종래에는 공정을 진행함에 따라 웨이퍼의 엣지에 적층되는 각 층들에서의 EEW 값을 임의로 설정하기 때문에, 각종 먼지 및 각종 공정 상의 문제가 웨이퍼의 엣지에서 EEW의 사이에 해당하는 구간에서 주로 발생하고 있다.
따라서, 본 발명의 목적은 웨이퍼의 엣지에 적층되는 각 층들의 EEW 값을 최적화하여 소자의 수율을 향상시킬 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 도전층의 리프팅 또는 폭발을 방지하여 웨이퍼의 엣지 또는 근방에 위치한 칩의 수율을 개선하는 제조방법을 제공함에 있다.
도 1은 본 발명의 제1 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 2는 본 발명의 제2 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 3은 본 발명의 제3 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200, 300 : 웨이퍼 102, 204 : 절연층
104 : 콘택홀
106, 202, 302, 304 : 도전층
상기 목적을 달성하기 위하여 본 발명은, 웨이퍼 상에 포토레지스트를 이용한 제1 사진 공정을 이용하여 제1 패턴을 형성하는 단계와, 상기 제1 패턴이 형성된 결과물 상에 포토레지스트를 이용한 제2 사진 공정을 이용하여 제2 패턴을 형성하는 단계를 구비하며, 상기 각각의 사진 공정에서 웨이퍼의 엣지로부터 포토레지스트가 없는 영역까지의 거리는 상기 제1 패턴이 형성된 영역에 항상 상기 제2 패턴이 형성될 수 있는 값으로 결정하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 웨이퍼 상에 포토레지스트를 이용한 제1 사진 공정을 이용하여 콘택홀을 형성하는 단계와, 상기 콘택홀이 형성된 결과물 상에 포토레지스트를 이용한 제2 사진 공정으로 도전층 패턴을 형성하는 단계를 구비하며, 상기 웨이퍼의 엣지로부터 포토레지스트가 없는 영역까지의 거리는 상기 도전층 패턴을 형성하기 위한 제2 사진 공정에서보다 상기 콘택홀을 형성하기 위한 제1 사진 공정에서의 값이 더 작거나 같게 하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
바람직하게는, 상기 도전층 패턴은 라인(line) 모양 또는 섬(island) 모양으로 형성한다.
상기 콘택홀을 형성하는 단계는, 웨이퍼의 상부에 절연층을 형성하는 단계; 및 포토레지스트를 이용한 제1 사진 공정으로 상기 절연층을 식각함으로써 콘택홀을 형성하는 단계를 포함한다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 웨이퍼 상에 포토레지스트를 이용한 제1 사진 공정을 이용하여 제1 막질을 패터닝하는 단계와, 상기 결과물 상에 포토레지스트를 이용한 제2 사진 공정을 이용하여 제2 막질을 패터닝하는 단계를 구비하며, 상기 웨이퍼의 엣지로부터 포토레지스트가 없는 영역까지의 거리는 상기 제1 막질을 패터닝하기 위한 제1 사진 공정에서보다 상기 제2 막질을 패터닝하기 위한 제2 사진 공정에서의 값이 더 작거나 같게 하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
바람직하게는, 상기 제1 막질을 도전층이고 상기 제2 막질은 절연층이다. 또한, 상기 제1 막질은 제1 도전층이고 상기 제2 막질은 제2 도전층일 수 있다.
상술한 바와 같이 본 발명에 의하면, 웨이퍼 상에 막질을 적층하고 상기 막질을 패터닝하는 사진 공정들이 연속적으로 실시되는 반도체 장치의 제조 방법에 있어서, 각각의 사진 공정에서 웨이퍼의 엣지로부터 포토레지스트가 없는 영역까지의 거리는 후속 공정에서 형성되는 막질 패턴이 이전 공정에서 형성된 막질 패턴이 형성된 영역에 항상 형성될 수 있는 값으로 결정한다. 따라서, 웨이퍼의 엣지에서는 후속 공정에서 형성되는 패턴이 이전 공정에서 형성되어진 패턴 영역에 항상 존재하게 되므로, 상기 웨이퍼의 엣지에 위치한 칩의 수율을 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하고자 한다.
도 1은 본 발명의 제1 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 실리콘 기판(웨이퍼)(100)의 상부에 절연층(102)을 증착한 후, 제1 사진 공정을 통해 상기 절연층(102)의 상부에 제1 포토레지스트막(도시하지 않음)를 형성한다. 이어서, 상기 제1 포토레지스트막을 식각 마스크로 사용하여 상기 절연층(102)을 식각함으로써, 상기 기판(100)의 도전성 부위를 노출시키는 콘택홀(104)을 형성한다. 여기서, 상기 콘택홀(104)을 형성하기 위한 제1 사진 공정의 EEW 값, 즉 웨이퍼의 엣지로부터 상기 제1 포토레지스트막이 없는 영역까지의 거리를 "b"로 표시하였다.
다음에, 상기 제1 포토레지스트막을 제거한 후, 결과물의 상부에 도전층(106)을 증착하고 상기 도전층(106)을 제2 포토레지스트막(도시하지 않음)을 이용한 제2 사진 공정으로 패터닝한다. 따라서, 상기 도전층(106)은 상기 콘택홀(104)을 통해 기판(100)의 도전성 부위에 접속된다. 이때, 상기 기판(100)의 도전성 부위는 기판(100)의 표면에 형성된 불순물 확산층일 수 있고, 상기 기판(100)의 상부에 형성된 도전체 구조물일 수도 있다. 예를 들어, 상기 도전층(106)이 캐패시터의 스토리지 전극이면 상기 기판(100)의 도전성 부위는 트랜지스터의 소오스 영역이 된다. 여기서, 상기 도전층(106)을 패터닝하기 위한 제2 사진 공정의 EEW 값, 즉 웨이퍼의 엣지로부터 상기 제2 포토레지스트막이 없는 영역까지의 거리를 "a"로 표시하였다.
따라서, 본 발명의 제1 실시예에 의하면, 콘택홀(104)을 형성하기 위한 제1 사진 공정의 EEW 값(b)이 도전층(106)을 패터닝하기 위한 제2 사진 공정의 EEW 값(a)보다 같거나 작게 함으로써 상기 도전층 패턴(106)이 있는 곳에 항상 콘택홀(104)이 존재한다. 상기 형성된 콘택홀(104)에 의해 도전층 (106)은 견고하게 고정되어지므로 후속의 세정공정시 리프팅이 일어날 확률이 작다. 따라서, 리프팅에 의해 도전체가 웨이퍼상의 파티클로서 작용할 수 있는 가능성이 적어 웨이퍼의 엣지에 위치한 칩의 수율이 향상되는 요인이 발생된다.
도 2는 본 발명의 제2 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 2를 참조하면, 실리콘 기판(웨이퍼)(200)의 상부에 도전층(202)을 증착한 후, 제1 포토레지스트막(도시하지 않음)을 이용한 제1 사진 공정을 통해 상기 도전층(202)을 패터닝한다. 여기서, 상기 도전층(202)을 패터닝하기 위한 제1 사진 공정의 EEW 값, 즉 웨이퍼의 엣지로부터 상기 제1 포토레지스트막이 없는 영역까지의 거리를 "h"로 표시하였다.
다음에, 상기 제1 포토레지스트막을 제거한 후, 결과물의 상부에 절연층(204)을 증착하고 상기 절연층(204)을 제2 포토레지스트막(도시하지 않음)을 이용한 제2 사진 공정으로 패터닝한다. 예를 들어, 상기 도전층(202)은 금속 배선층이고 상기 절연층(204)은 비어 홀(via hole)을 갖는 절연층이다. 여기서, 상기 절연층(204)을 패터닝하기 위한 제2 사진 공정의 EEW 값, 즉 웨이퍼의 엣지로부터 상기 제2 포토레지스트막이 없는 영역까지의 거리를 "g 로 표시하였다. 만약, 여기서, 상기 절연층(204)을 식각하는 동안에 그 하부의 도전층(202)이 노출되는 경우, 상기 도전층(202)이 접지되어 있지 않을 때는 차아징 현상에 의해 상기 도전층(202)이 폭발할 수 있다. 또한, 이와 같이 도전층(202)이 노출되면 후속하는 세정 공정시 세정조(cleaning bath)의 오염 및 각종 먼지가 상기 도전층(202)이 노출된 부위에 유입된다. 본 실시예에서는 상기한 바와 같이 EEW 값들을 설정하였기 때문에, 상기 절연층(204)이 그 하부의 도전층(202)을 보호하므로 상기 도전층(202)이 폭발되는 현상이 방지된다.
따라서, 본 발명의 제2 실시예에 의하면, 절연층(204)을 형성하기 위한 제2 사진 공정의 EEW 값(g)이 도전층(202)을 패터닝하기 위한 제1 사진 공정의 EEW 값(h)보다 같거나 작게 함으로써 상기 도전층 패턴(202)이 있는 곳에 항상 절연층 패턴(204)이 존재하여 차아징 현상에 의한 폭발이 방지된다. 그러므로, 웨이퍼의 엣지에 위치한 칩의 수율이 향상된다.
도 3은 본 발명의 제3 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 3을 참조하면, 실리콘 기판(웨이퍼)(300)의 상부에 제1 도전층(302)을 증착한 후, 제1 포토레지스트막(도시하지 않음)을 이용한 제1 사진 공정을 통해 상기 제1 도전층(302)을 패터닝한다. 여기서, 상기 제1 도전층(302)을 패터닝하기 위한 제1 사진 공정의 EEW 값, 즉 웨이퍼의 엣지로부터 상기 제1 포토레지스트막이 없는 영역까지의 거리를 "l"로 표시하였다.
다음에, 상기 제1 포토레지스트막을 제거한 후, 결과물의 상부에 제2 도전층(304)을 증착하고 상기 제2 도전층(304)을 제2 포토레지스트막(도시하지 않음)을 이용한 제2 사진 공정으로 패터닝한다. 예를 들어, 상기 제1 도전층(302)은 캐패시터의 스토리지 전극이고 상기 제2 도전층(304)은 캐패시터의 플레이트 전극이다. 여기서, 상기 제2 도전층(304)을 패터닝하기 위한 제2 사진 공정의 EEW 값, 즉 웨이퍼의 엣지로부터 상기 제2 포토레지스트막이 없는 영역까지의 거리를 "k"로 표시하였다. 상기 도 2의 경우와 유사하게, 여기서, 상기 제2 도전층(304)을 식각하는 동안에 그 하부의 제1 도전층(302)이 노출되는 경우, 상기 제2 도전층(304)이 접지되어 있지 않을 때는 차아징 현상에 의해 상기 제1 도전층(302)이 폭발할 수 있다. 도 3에 따른 본 실시예에서는 상기한 바와 같이 EEW 값들을 설정하였기 때문에, 상기 제1 도전층(302)이 폭발되는 현상이 원천적으로 방지된다.
따라서, 본 발명의 제3 실시예에 의하면, 제2 도전층(304)을 형성하기 위한 제2 사진 공정의 EEW 값(k)이 제1 도전층(302)을 패터닝하기 위한 제1 사진 공정의 EEW 값(l)보다 같거나 작게 함으로써 상기 제1 도전층 패턴(302)이 있는 곳에 항상 제2 도전층 패턴(304)이 존재하여, 차아징 현상에 의한 제1 도전층 패턴(302)의 폭발이 방지된다. 그러므로, 웨이퍼의 엣지 또는 근방에 위치한 칩의 수율이 향상된다.
상술한 바와 같이 본 발명에 의하면, 도전층의 리프팅 또는 폭발을 방지하여 웨이퍼의 엣지 또는 근방에 위치한 칩의 수율을 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (7)

  1. 웨이퍼 상에 포토레지스트를 이용한 제1 사진 공정을 이용하여 제1 패턴을 형성하는 단계와,
    상기 제1 패턴이 형성된 결과물 상에 포토레지스트를 이용한 제2 사진 공정을 이용하여 제2 패턴을 형성하는 단계를 구비하며,
    상기 각각의 사진 공정에서 웨이퍼의 엣지로부터 포토레지스트가 없는 영역까지의 거리는 상기 제1 패턴이 형성된 영역에 항상 상기 제2 패턴이 형성될 수 있는 값으로 결정하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 웨이퍼 상에 포토레지스트를 이용한 제1 사진 공정을 이용하여 콘택홀을 형성하는 단계와,
    상기 콘택홀이 형성된 결과물 상에 포토레지스트를 이용한 제2 사진 공정으로 도전층 패턴을 형성하는 단계를 구비하며,
    상기 웨이퍼의 엣지로부터 포토레지스트가 없는 영역까지의 거리는 상기 도전층 패턴을 형성하기 위한 제2 사진 공정에서보다 상기 콘택홀을 형성하기 위한 제1 사진 공정에서의 값이 더 작거나 같게 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 도전층 패턴은 라인 모양 또는 섬 모양으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 콘택홀을 형성하는 단계는,
    웨이퍼의 상부에 절연층을 형성하는 단계; 및
    포토레지스트를 이용한 제1 사진 공정으로 상기 절연층을 식각함으로써 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 웨이퍼 상에 포토레지스트를 이용한 제1 사진 공정을 이용하여 제1 막질을 패터닝하는 단계와,
    상기 결과물 상에 포토레지스트를 이용한 제2 사진 공정을 이용하여 제2 막질을 패터닝하는 단계를 구비하며,
    상기 웨이퍼의 엣지로부터 포토레지스트가 없는 영역까지의 거리는 상기 제1 막질을 패터닝하기 위한 제1 사진 공정에서보다 상기 제2 막질을 패터닝하기 위한 제2 사진 공정에서의 값이 더 작거나 같게 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서, 상기 제1 막질을 도전층이고 상기 제2 막질은 절연층인 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제5항에 있어서, 상기 제1 막질은 제1 도전층이고 상기 제2 막질은 제2 도전층인 것을 특징으로 하는 반도체 장치의 제조 방법.
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