KR100251224B1 - Semiconductor memory device and driving method thereof - Google Patents

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Abstract

PURPOSE: A semiconductor memory device and a method for driving the device are provided to prevent a parasitic bipolar, and to extend a refresh period. CONSTITUTION: The semiconductor memory device includes a unit memory cell(200a), a dummy cell(300a), n and p type sense amps(500a,700), an isolation switch portion(400a), an equalizing portion(600a) and a precharging portion(600b). The unit memory cell is intersected at the intersection point at which a bit line and a word line are intersected. The dummy cell is intersected at the intersection point at which a complementary bit line and a dummy word line are intersected. The n and p type sense amps are in parallel connected between the bit lines. The isolation switch portion electrically isolates the bit line and the complementary bit line from the sensing nodes of the sense amps in response to an isolating signal being applied. The equalizing portion identically maintains the potential of the bit lines to the first voltage level in response to an equalizing signal. The precharging portion identically maintains the potential of the bit lines to the second voltage level lower than the first voltage level in response to a precharging signal.

Description

반도체 메모리 장치 및 그 구동방법Semiconductor memory device and driving method thereof

본 발명은 휘발성 반도체 메모리 분야에 관한 것으로, 특히 에스오아이(SOI)구조로 제조된 반도체 메모리 장치 및 그 구동방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the field of volatile semiconductor memory, and more particularly, to a semiconductor memory device manufactured by a SOI structure and a driving method thereof.

일반적으로, 절연막 상 실리콘(Silicon-On-Insulator: 이하 SOI라 칭함)구조로 제조되는 반도체 소자는 래치업(Latch-up) 프리, 낮은 접합 캐패시턴스(Smaller Junction Capacitance), 3차원 집적(Integration)능력, 및 고집적 적합성등의 특징을 가진다. 상기 에스오아이 기술은 꾸준히 발전되어, 다이나믹 램(Dynamic Random Access Memory: 이하 DRAM이라 칭함)의 제조에도 그 적용이 진행되고 있다. 상기 기술을 채용시 저전압(Low voltage)동작과 저전력(Low power)동작에서의 성능이 종래의 벌크(Bulk)형 기판을 사용하는 씨모오스(CMOS: Complimentary Metal Oxide Silicon)보다 우수하다. 따라서, 차세대 기가(Giga)급 이상의 DRAM을 구현시키는 제조기술로 알려져 있다.In general, semiconductor devices fabricated from silicon-on-insulator (SOI) structures have a latch-up-free, low junction capacitance and three-dimensional integration capability. , And highly integrated suitability. The SII technology has been steadily developed, and its application is also progressing in the manufacture of dynamic random access memory (DRAM). When employing the above technology, the performance in low voltage operation and low power operation is superior to that of Compulmentary Metal Oxide Silicon (CMOS) using a conventional bulk substrate. Therefore, it is known as a manufacturing technology for implementing a next generation giga (Giga) or more DRAM.

그런데, SOI기판 구조를 사용하여 도 1과 같이 DRAM의 단위 셀을 구성하는 쎌 트랜지스터(Cell Transistor) 10을 제조하면 트랜지스터의 바디(Body)영역이 부분 공핍된(Partially Depleted) SOI 트랜지스터(이하 PD-SOI)가 얻어진다. 즉, SOI 트랜지스터의 바디영역에 중성(Neutral)영역이 존재하는 것이다. 동작시 소오스(Source) 또는 드레인(Drain)의 바이아스(Bias)전압에 따라 불규칙한 전압이 상기 바디영역에 전달될 수 있다. 만약, 상기 바디영역과 소오스 사이에 순방향 바이아스(Forward Bias)가 인가되었을 때는 소위 "기생 바이폴라(Parasitic Bipolar)현상"이 유발되어 마치 바이폴라 트랜지스터가 그 내부에서 동작하는 것과 같은 결과를 가져온다. 상기 현상에 의한 결과는 쎌 데이터의 손실을 유발시킨다. 결과적으로 그러한 경우에 리프레쉬 동작은 보다 빈번하게 수행되어야 한다. 다이나믹 리프레쉬 악화문제는 SOI-DRAM의 상용화를 저해하는 가장 큰 요인이다. 도 2에는 상기한 기생 바이폴라 현상에 따른 누설 전류에 기인하는 비트라인 전위의 레벨변화를 보인 그래프가 나타나 있다. 상기한 현상은 SOI-DRAM에서 쎌 데이터의 비트라인 전압 풀다운(Pull Down)시 주로 발생된다.By using a SOI substrate structure, a cell transistor 10 constituting a DRAM unit cell as shown in FIG. 1 is manufactured, and a partially depleted SOI transistor (PD- hereinafter) is partially depleted in a body region of a transistor. SOI) is obtained. That is, a neutral region exists in the body region of the SOI transistor. In operation, an irregular voltage may be transmitted to the body region according to a bias voltage of a source or a drain. When forward bias is applied between the body region and the source, a so-called "parasitic bipolar phenomenon" is induced, resulting in the same as if the bipolar transistor operates inside. The result of this phenomenon causes loss of data. As a result, in such a case, the refresh operation must be performed more frequently. Dynamic refresh deterioration is one of the major factors that hamper the commercialization of SOI-DRAM. 2 is a graph showing the level change of the bit line potential due to the leakage current according to the parasitic bipolar phenomenon. The above phenomenon is mainly caused when the bit line voltage pull-down of the data in the SOI-DRAM.

도 1에서 보여지는 셀 회로의 제조는 통상의 SOI DRAM 셀 구조에서 도 4와 같이 된다. 도 4에서, 20은 도 1의 스토리지 캐패시터 20에 대응되고, 산화막 1상의 반도체 기판에 형성된 소오스 101a 와 드레인 101b 및 게이트 101c를 가지는 트랜지스터 10은 도 1의 쎌 트랜지스터 10에 대응된다. 상기 게이트 101c는 워드라인 WL과 연결되고, 소오스 101a는 노드 VC를 통해 캐패시터 20의 일측 전극과 연결된다. 상기 드레인 101b은 비트라인 BL과 연결된다. 상기 캐패시터 20에 저장된 차아지로서의 데이터는 상기 워드라인 WL이 활성화될 시 드레인-소오스 채널을 통해 비트라인으로 인가된다. 이 동작이 바로 데이터 리드동작의 기본적 동작이다.Fabrication of the cell circuit shown in FIG. 1 is as shown in FIG. 4 in a typical SOI DRAM cell structure. In FIG. 4, 20 corresponds to the storage capacitor 20 of FIG. 1, and a transistor 10 having a source 101a, a drain 101b, and a gate 101c formed on the semiconductor substrate 1 on the oxide film 1 corresponds to the X transistor 10 of FIG. 1. The gate 101c is connected to the word line WL, and the source 101a is connected to one electrode of the capacitor 20 through the node VC. The drain 101b is connected to the bit line BL. Data as a charge stored in the capacitor 20 is applied to the bit line through the drain-source channel when the word line WL is activated. This operation is the basic operation of the data read operation.

도 3은 종래의 데이터 센싱 대기동작시 억세스 트랜지스터 내부의 전위분포를 보인 도면이다. 도 3과 도 4를 함께 참조하면, 고농도의 엔형 불순물(n+)로 도핑된 도 4의 소오스 101a 영역은 도 3의 전위 VC를 가지며 이 레벨은 전원전압 VCC의 레벨에 상응된다. 여기서는 상기 캐패시터 20에 데이터 하이가 저장된 경우로 가정한다. 고농도의 엔형 불순물(n+)로 도핑된 도 4의 드레인 101b 영역은 도 3의 전위 VBL을 가지며 이 레벨은 전원전압 VCC의 절반 레벨 즉 하프 VCC에 상응된다. 피형 불순물이 존재하는 도 4의 바디 영역 103은 도 3의 전위 VB를 가지며, 이 레벨은 하프 전원전압에서 빌트 인 전압을 뺀 레벨에 상응된다. 센싱 개시전에는 대응 워드라인 WL이 비활성화된 상태이므로 게이트 101c는 OV 또는 Vss전위를 가진다.3 is a diagram illustrating potential distribution inside an access transistor in a conventional data sensing standby operation. Referring to FIGS. 3 and 4 together, the source 101a region of FIG. 4 doped with a high concentration of en-type impurity (n +) has the potential VC of FIG. 3 and this level corresponds to the level of the power supply voltage VCC. In this case, it is assumed that data high is stored in the capacitor 20. The drain 101b region of FIG. 4 doped with a high concentration of n-type impurity (n +) has the potential VBL of FIG. 3, which corresponds to half the level of the power supply voltage VCC, that is, the half VCC. The body region 103 of FIG. 4 in which the impurity is present has the potential VB of FIG. 3, and this level corresponds to the level of the half power supply voltage minus the built-in voltage. The gate 101c has an OV or Vss potential because the corresponding word line WL is inactive before the start of sensing.

도 5는 종래기술에 따른 센싱 스킴의 회로구성도로서, 데이터를 저장하는 메모리 셀 200과, 센싱 기준전위를 성정하는 더미 셀 300과, 격리부 400, 엔형 센스앰프 500, 피형 센스앰프 700, 등화 및 프리차아지부 600, 입출력 게이트 부 800으로 구성된다. 도 6은 도 5에 따른 동작 타이밍도로서, 하프 전원전압 레벨로 프리차아지 및 등화를 수행하는 것을 알 수 있다.5 is a circuit diagram of a sensing scheme according to the related art, which includes a memory cell 200 for storing data, a dummy cell 300 for establishing a sensing reference potential, an isolation unit 400, an n-type sense amplifier 500, a type sense amplifier 700, and equalization. And a precharge unit 600 and an input / output gate unit 800. 6 is an operation timing diagram according to FIG. 5, and it can be seen that precharge and equalization are performed at a half power supply voltage level.

상기 설명된 도면들을 참조하여, 기생 바이폴라(Parasitic Bipolar)현상이 유발되는 문제를 물성적으로 보다 상세히 설명한다. 센싱이전 상태에서 하프 Vcc로 프리차아지 되어 있는 시간이 전자/정공(electron/hole)의 발생 /재결합(generation/reconbination)시간보다 길 경우(10밀리초보다 이상)에, 상기 트랜지스터 10의 바디영역 103은 평형(Equilibrium)상태에 도달된다. 이 경우에 바디 전위(Body Potential)는 바로 상기 전위 VB에 대응된다. 여기서, 상기 빌트 인 전위(Buit-in potential)는 바디와 소오스의 전위를 가리킨다. 상기 비트라인 BL에 연결된 또 다른 메모리 셀이 억세스되는 경우에 상기 BL의 전위가 0볼트로 풀다운 된다. 상기 바디-소오스(Body-Source)의 전위는 -Vbi에서 1/2Vcc-Vbi로 낮아진다. 따라서, 바디-소오스 간의 PN 접합에 순방향 바이어스가 인가되어 바디의 정공이 이동하여 BL과 연결된 드레인으로 유입된다. 상기 홀 전류는 소오스-바디- 드레인으로 연결된 기생 NPN 바이폴라 트랜지스터를 마침내 트리거링(triggering)시켜 대량의 전류가 소오스와 드레인사이에서 흐르게 한다. 이에 따라 캐패시터 20에 저장된 전하는 줄어든다. 이는 데이터의 로스를 의미한다. 따라서, BL의 풀 다운(Pull-Down)으로 인한 데이터 로스를 줄이기 위해서는 BL의 풀다운시 전위의 변화폭을 줄여야 한다. 그러나, 종래의 1/2Vcc 센싱방법은 풀 다운과 풀 업의 스윙 폭을 같이 설정하기 때문에 Vcc를 낮추어야한다. 그러나, 이는 셀에 저장되는 전하량을 감소시키는 것이므로 리프레쉬 동작의 주기를 빠르게 해주어야 하는 문제를 초래한다.Referring to the drawings described above, the problem of causing parasitic bipolar phenomenon will be described in more detail. The body region of the transistor 10 when the precharge time to half Vcc in the pre-sensing state is longer than the generation / reconbination time of the electron / hole (more than 10 milliseconds). 103 is reached in equilibrium. In this case, the body potential corresponds directly to the potential VB. Here, the built-in potential indicates the potential of the body and the source. When another memory cell connected to the bit line BL is accessed, the potential of the BL is pulled down to zero volts. The potential of the Body-Source is lowered from -Vbi to 1 / 2Vcc-Vbi. Therefore, a forward bias is applied to the PN junction between the body and the source so that the holes of the body move and flow into the drain connected to the BL. The hole current finally triggers a parasitic NPN bipolar transistor connected to a source-body-drain, allowing a large amount of current to flow between the source and the drain. This reduces the charge stored in capacitor 20. This means loss of data. Therefore, in order to reduce data loss due to the pull-down of the BL, it is necessary to reduce the change in potential at the pull-down of the BL. However, in the conventional 1 / 2Vcc sensing method, the swing width of the pulldown and the pullup is set together, so the Vcc must be lowered. However, since this reduces the amount of charge stored in the cell, it causes a problem of having to speed up the refresh operation.

본 발명의 목적은 바디 플로팅 문제를 해결하여 기생 바이폴라 현상을 방지할 수 있는 반도체 메모리 장치 및 그 구동방법을 제공함에 있다.Disclosure of Invention An object of the present invention is to provide a semiconductor memory device and a driving method thereof capable of preventing a parasitic bipolar phenomenon by solving a body floating problem.

본 발명의 다른 목적은 셀 데이터의 손실을 최소화하여 리프레쉬 주기를 보다 길게 할 수 있는 개선된 센싱방법을 제공함에 있다.Another object of the present invention is to provide an improved sensing method that can minimize the loss of cell data and thus allow a longer refresh period.

본 발명의 또 다른 목적은 에스오아이(SOI)구조로 제조된 개선된 반도체 메모리 장치 및 그 구동방법을 제공함에 있다.It is still another object of the present invention to provide an improved semiconductor memory device manufactured by an SOI structure and a driving method thereof.

상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따라, 에스오아이 구조로 제조되는 반도체 메모리 장치는, 비트라인과 워드라인의 교차점에 인터섹션된 단위 메모리 셀과; 상보 비트라인과 더미 워드라인의 교차점에 인터섹션된 더미 셀과; 상기 비트라인들 간에 서로 병렬로 연결된 엔형 및 피형 센스앰프와; 인가되는 격리신호에 응답하여 상기 비트라인과 상기 상보 비트라인을 전기적으로 상기 센스앰프의 센싱노드들과 격리하기 위한 격리 스위치부와; 등화신호에 응답하여 상기 비트라인들의 전위를 제1전압레벨로 동일하게 유지시키는 등화부와; 프리차아지 신호에 응답하여 비트라인들의 전위를 상기 제1전압레벨보다 낮은 제2전압레벨로 동일하게 유지시키는 프리차아지부를 가짐을 특징으로 한다.According to an aspect of the inventive concept, a semiconductor memory device manufactured by an SOH structure may include a unit memory cell intersected at an intersection of a bit line and a word line; A dummy cell intersected at the intersection of the complementary bit line and the dummy word line; An n-type and an input sense amplifier connected in parallel with each other between the bit lines; An isolation switch unit for electrically separating the bit line and the complementary bit line from the sensing nodes of the sense amplifier in response to an applied isolation signal; An equalizer for keeping the potential of the bit lines at the first voltage level in response to an equalization signal; And a precharge unit for maintaining the potential of the bit lines at the second voltage level lower than the first voltage level in response to the precharge signal.

또한, 에스오아이 구조로 제조된 디램의 등화 및 프리차아지 방법은, 상기 등화동작에서 비트라인 쌍들의 전위를 전원전압의 절반 레벨만큼 유지시키고, 상기 프리차아지 동작에서 상기 비트라인 쌍들의 전위를 상기 전원전압의 절반 레벨보다 낮게 유지시킴을 특징으로 한다.In addition, the method of equalizing and precharging a DRAM manufactured by an SOH structure may maintain a potential of the bit line pairs at a half level of a power supply voltage in the equalization operation, and maintain the potential of the bit line pairs in the precharge operation. It is characterized in that the lower than half the level of the power supply voltage.

도 1은 통상의 다이나믹 램 메모리 셀의 회로도1 is a circuit diagram of a conventional dynamic RAM memory cell

도 2는 통상의 SOI DRAM 셀에서 누설 전류에 기인하는 비트라인 전위의 레벨변화를 보인 그래프도.Fig. 2 is a graph showing the level change of bit line potential due to leakage current in a typical SOI DRAM cell.

도 3은 종래의 데이터 센싱 대기동작시 억세스 트랜지스터 내부의 전위분포를 보인 도면3 is a diagram illustrating a potential distribution inside an access transistor in a conventional data sensing standby operation.

도 4는 통상의 SOI DRAM 셀 구조도4 is a schematic view of a conventional SOI DRAM cell structure

도 5는 종래기술에 따른 센싱 스킴의 회로구성도5 is a circuit diagram illustrating a sensing scheme according to the related art.

도 6은 도 5에 따른 동작 타이밍도6 is an operation timing diagram according to FIG. 5.

도 7은 본 발명의 일예에 따른 센싱 스킴의 회로구성도7 is a circuit diagram illustrating a sensing scheme according to an embodiment of the present invention.

도 8은 도 7에 따른 동작 타이밍도8 is an operation timing diagram according to FIG. 7.

도 9는 본 발명의 데이터 센싱 대기동작시 억세스 트랜지스터 내부의 전위분포를 보인 도면9 is a diagram illustrating potential distribution inside an access transistor during a data sensing standby operation according to the present invention.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한한 유사내지 동일한 부호를 가지도록 하고 있음에 유의해야 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. First, in adding reference numerals to the components of each drawing, it should be noted that the same components, even if displayed on the other drawings as similar or have the same reference numerals as possible.

본 발명의 SOI-DRAM에서는 BL의 전위를 하프 전원전압 이하의 전압(이하 Vpch)으로 프리차아지 하는 것이 특징이다. 또한, BL의 풀다운시 순방향 바이어스(Forward Bias)가 걸리지 않게 하기 위해, 상기 Vpch-Vbi의 전위를 0 볼트보다 작도록 설정한다. 즉, Vpch<Vbi이며, 여기서 Vpch는 1.0V이하가 되어야 한다. BL의 프리차아지 레벨이 낮아지는 경우에 데이터 "H"와 데이터 "L"의 센싱 마아진(Sensing Margin)의 변동을 방지하기 위하여 BLB에는 더미 셀(Dummy Cell)이 설치된 구조를 가진다. 이러한 것은 도 9를 참조시 쉽게 이해될 수 있다. 도 9는 본 발명의 데이터 센싱 대기동작시 억세스 트랜지스터 내부의 전위분포를 보인 도면이다.In the SOI-DRAM of the present invention, the potential of the BL is precharged to a voltage lower than the half power supply voltage (hereinafter referred to as Vpch). In addition, in order to prevent the forward bias from being pulled down of the BL, the potential of the Vpch-Vbi is set to be smaller than 0 volts. That is, Vpch < Vbi, where Vpch must be 1.0V or less. In the case where the precharge level of the BL is lowered, a dummy cell is provided in the BLB to prevent variation of sensing margins of the data “H” and the data “L”. This can be easily understood with reference to FIG. 9. FIG. 9 is a diagram illustrating potential distribution inside an access transistor during a data sensing standby operation according to the present invention.

도 7은 본 발명의 일예에 따른 센싱 스킴의 회로구성도이다, 도 7은, 비트라인 BL과 워드라인 WL의 교차점에 인터섹션된 단위 메모리 셀 200a과; 상보 비트라인 BLB과 더미 워드라인 DWL의 교차점에 인터섹션된 더미 셀 300a과; 상기 비트라인들 간에 서로 병렬로 연결된 엔형 및 피형 센스앰프 500a,700와; 인가되는 격리신호 ISO에 응답하여 상기 비트라인과 상기 상보 비트라인을 전기적으로 상기 센스앰프의 센싱노드들 S1,S2과 격리하기 위한 격리 스위치부 400a와; 등화신호 EQ에 응답하여 상기 비트라인들의 전위를 제1전압레벨 예컨대 하프 전원전압으로 동일하게 유지시키는 등화부 600a와; 프리차아지 신호 PCH에 응답하여 비트라인들의 전위를 상기 제1전압레벨보다 낮은 제2전압레벨로 동일하게 유지시키는 프리차아지부 600b로 구성된다.FIG. 7 is a circuit diagram illustrating a sensing scheme according to an embodiment of the present invention. FIG. 7 illustrates a unit memory cell 200a intersected at an intersection point of a bit line BL and a word line WL; A dummy cell 300a intersected at the intersection of the complementary bit line BLB and the dummy word line DWL; N and type sense amplifiers 500a and 700 connected in parallel to each other between the bit lines; An isolation switch unit 400a for electrically separating the bit line and the complementary bit line from the sensing nodes S1 and S2 of the sense amplifier in response to an applied isolation signal ISO; An equalizer 600a which maintains the potential of the bit lines at a first voltage level, for example, a half power supply voltage, in response to an equalization signal EQ; And a precharge unit 600b which maintains the potential of the bit lines at the second voltage level lower than the first voltage level in response to the precharge signal PCH.

도 8은 도 7에 따른 동작 타이밍도이다. 도 7 및 도 8을 함께 참조하면, 대기상태에서는 비트라인들의 전위를 사용 전원전압의 절반 레벨보다 낮게 프리차아지시킨다. 메모리 셀 200a이 연결된 워드라인과 더미셀 300a이 연결된 더미 워드라인이 활성화되는 리드 동작상태에서는, 센스앰프는 상기 메모리 셀과 상기 더미 셀에 각기 연결된 상기 비트라인과 상보 비트라인에 나타나는 전위간의 차를 센싱하여 차 전압을 풀 전원 전압레벨까지 증폭시킨다. 상기 워드라인이 비활성화되는 시점에서 상기 비트라인을 센스앰프와 전기적으로 격리시켜 상기 비트라인들의 전위를 전원전압의 절반 레벨만큼 등화한 다음 상기 더미 워드라인을 비활성화시킨다. 상기 대기상태가 다시 되는 시점에서 상기 비트라인들의 전위를 상기 전원전압의 절반 레벨보다 낮게 다시 프리차아지시킴을 알 수 있다.8 is an operation timing diagram according to FIG. 7. 7 and 8 together, in the standby state, the potential of the bit lines is precharged to be lower than half the level of the used power supply voltage. In the read operation state in which the word line connected to the memory cell 200a and the dummy word line connected to the dummy cell 300a are activated, the sense amplifier measures a difference between the potentials of the bit line and the complementary bit line respectively connected to the memory cell and the dummy cell. Sensing amplifies the difference voltage to the full power supply voltage level. At the time when the word line is inactivated, the bit line is electrically isolated from the sense amplifier to equalize the potential of the bit lines by half the power supply voltage, and then deactivate the dummy word line. It can be seen that the potential of the bit lines is precharged again below the level of the power supply voltage when the standby state is resumed.

상기한 도면들을 참조하여 다시 부연 설명하면, BL의 전위 VBL은 Vpch로 프리차아지 되어 있으며, WL이 활성화(Enable)되어 노말 셀의 캐패시터 20에 저장된 데이터가 BL에 전달이 되면 도7에서 보여지는 신호 LAB는 Vss로 LA는 Vcc레벨로 제공된다. 센스앰프가 동작하면, BL/BLB간의 전위차는 풀 전원전압으로 스윙된다. 그 후, 노말 셀에 데이터의 리스토어(Restore)동작이 수행되고 나서 WL이 디세이블 된다. EQ 신호가 인가되면, 상기 비트라인 쌍은 하프 전원전압으로 된다. 이때, WL과 함께 인에이블 되었던 DWL이 디세이블 되어 더미 셀(Dummy Cell)에는 하프 전원전압이 리스토어된다. 대기상태가 다시 되는 시점에서 상기 비트라인들의 전위는 상기 전원전압의 절반 레벨보다 낮게 다시 프리차아지된다.In detail, the potential VBL of the BL is precharged to Vpch. When WL is enabled and data stored in the capacitor 20 of the normal cell is transferred to the BL, the potential VBL of the BL is shown in FIG. The signal LAB is provided at Vss and the LA at the Vcc level. When the sense amplifier operates, the potential difference between BL and BLB swings to the full power supply voltage. After that, a restore operation of data is performed on the normal cell, and then WL is disabled. When an EQ signal is applied, the bit line pair is at half supply voltage. At this time, the DWL, which was enabled together with the WL, is disabled and the half power supply voltage is restored to the dummy cell. At the time when the standby state is resumed, the potential of the bit lines is precharged again to be lower than half the level of the power supply voltage.

상기한 본 발명에 따르면, 기생 바이폴라 현상이 방지된 에스오아이 구조의 반도체 메모리 장치를 제공하는 효과 및 데이터 로스를 최소로 하는 하여 리프레쉬 주기를 종래에 비해 길게 설정할 수 있는 효과가 있다.According to the present invention described above, there is an effect of providing a semiconductor memory device of the SOH structure in which the parasitic bipolar phenomenon is prevented, and the refresh cycle can be set longer than before by minimizing data loss.

상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.Although the present invention described above has been limited to, for example, the drawings, the same will be apparent to those skilled in the art that various changes and modifications can be made without departing from the technical spirit of the present invention.

Claims (3)

에스오아이 구조로 제조되는 반도체 메모리 장치에 있어서;A semiconductor memory device fabricated with an SOH structure; 비트라인과 워드라인의 교차점에 인터섹션된 단위 메모리 셀과;A unit memory cell intersected at the intersection of the bit line and the word line; 상보 비트라인과 더미 워드라인의 교차점에 인터섹션된 더미 셀과;A dummy cell intersected at the intersection of the complementary bit line and the dummy word line; 상기 비트라인들 간에 서로 병렬로 연결된 엔형 및 피형 센스앰프와;An n-type and an input sense amplifier connected in parallel with each other between the bit lines; 인가되는 격리신호에 응답하여 상기 비트라인과 상기 상보 비트라인을 전기적으로 상기 센스앰프의 센싱노드들과 격리하기 위한 격리 스위치부와;An isolation switch unit for electrically separating the bit line and the complementary bit line from the sensing nodes of the sense amplifier in response to an applied isolation signal; 등화신호에 응답하여 상기 비트라인들의 전위를 제1전압레벨로 동일하게 유지시키는 등화부와;An equalizer for keeping the potential of the bit lines at the first voltage level in response to an equalization signal; 프리차아지 신호에 응답하여 비트라인들의 전위를 상기 제1전압레벨보다 낮은 제2전압레벨로 동일하게 유지시키는 프리차아지부를 가짐을 특징으로 하는 반도체 메모리 장치.And a precharge unit for maintaining the potential of the bit lines at the second voltage level lower than the first voltage level in response to the precharge signal. 에스오아이 구조로 제조된 반도체 메모리 장치의 구동방법에 있어서:In the method of driving a semiconductor memory device manufactured by the SOH structure: 대기상태에서는 비트라인들의 전위를 사용 전원전압의 절반 레벨보다 낮게 프리차아지시키고,In standby, the potential of the bit lines is precharged to less than half the level of the supply voltage. 메모리 셀이 연결된 워드라인과 더미셀이 연결된 더미 워드라인이 활성화되는 리드 동작상태에서는, 상기 메모리 셀과 상기 더미 셀에 각기 연결된 상기 비트라인과 상보 비트라인에 나타나는 전위간의 차를 센싱하여 차 전압을 풀 전원 전압레벨까지 증폭시키고,In a read operation state in which a word line to which a memory cell is connected and a dummy word line to which a dummy cell is connected are activated, a difference voltage is sensed by sensing a difference between potentials of the bit line and a complementary bit line respectively connected to the memory cell and the dummy cell. Amplify to the full power supply voltage level, 상기 워드라인이 비활성화되는 시점에서 상기 비트라인을 센스앰프와 전기적으로 격리시켜 상기 비트라인들의 전위를 전원전압의 절반 레벨만큼 등화한 다음 상기 더미 워드라인을 비활성화시키고,When the word line is inactivated, the bit line is electrically isolated from a sense amplifier to equalize the potential of the bit lines by half the power supply voltage, and then deactivate the dummy word line. 상기 대기상태가 다시 되는 시점에서 상기 비트라인들의 전위를 상기 전원전압의 절반 레벨보다 낮게 다시 프리차아지시킴을 특징으로 하는 방법.And at a time point when the standby state is resumed, precharges the potential of the bit lines to be lower than half of the power supply voltage. 에스오아이 구조로 제조된 디램의 등화 및 프리차아지 방법에 있어서:In the method of equalizing and precharging DRAMs made of SOH structure: 상기 등화동작에서 비트라인 쌍들의 전위를 전원전압의 절반 레벨만큼 유지시키고,In the equalization operation, the potential of the bit line pairs is maintained by half the level of the power supply voltage, 상기 프리차아지 동작에서 상기 비트라인 쌍들의 전위를 상기 전원전압의 절반 레벨보다 낮게 유지시킴을 특징으로 하는 방법.And maintaining the potential of the bit line pairs below the level of the power supply voltage in the precharge operation.
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