KR100247906B1 - 반도체 메모리 장치의 데이타 처리방법 및 장치 - Google Patents

반도체 메모리 장치의 데이타 처리방법 및 장치 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 데이타 처리 방법 및 장치를 공개한다. 그 장치는 로우 임피이던스와 하이 임피이던스 동작을 동시에 구현하기 위한 반도체 메모리 장치에 있어서, 라이트되는 데이타를 동시에 리드하는 경우에 상기 입력 버퍼의 출력단과 상기 출력버퍼의 입력단을 상호 연결하여 상기 입력버퍼를 통해서 출력되는 데이타가 상기 출력버퍼를 통해서 바로 출력되도록 하거나, 상기 라이트 드라이버의 출력단을 상기 출력버퍼의 입력단을 상호 연결하여 상기 라이트 드라이버를 통하여 출력되는 데이타가 상기 출력버퍼를 통하여 바로 출력되도록 하기 위한 스위칭 수단을 구비하여 구성되어 있다. 따라서 로우 임피이던스 동작시에 데이타 리드타임을 줄일 수 있다.

Description

반도체 메모리 장치의 데이타 처리 방법 및 장치
제1도는 종래의 반도체 메모리 장치의 구성을 나타내는 것이다.
제2도는 제1도에 나타낸 반도체 메모리 장치의 라이트 드라이버와 센스 증폭기를 제어하기 위한 제어신호 발생회로를 나타내는 것이다.
제3도는 제1도에 나타낸 회로의 동작을 설명하기 위한 동작 타이밍도를 나타내는 것이다.
제4도는 본 발명의 반도체 메모리 장치의 개념을 나타내는 것이다.
제5도는 본 발명의 반도체 메모리 장치의 일실시예의 구성을 나타내는 것이다.
제6도는 본 발명의 반도체 메모리 장치의 다른 실시예의 구성을 나타내는 것이다.
제7도는 본 발명의 반도체 메모리 장치의 또 다른 실시예의 구성을 나타내는 것이다.
제8도는 본 발명의 반도체 메모리 장치의 동작 타이밍도를 나타내는 것이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 라이트되는 데이타가 동시에 리드가 되도록하는 반도체 메모리 장치의 데이타 처리방법 및 장치에 관한 것이다.
데이타를 입출력하기 위한 입출력단이 분리된 반도체 메모리 장치에 있어서는 라이트시의 동작이 두가지 있다. 하나는 데이타를 메모리 셀에 저장만하는 것을 말하고 다른 하나는 데이타를 메모리 셀에 라이트하고 데이타를 리드하는 두가지 동작을 동시에 수행하는 것을 말한다. 그런데 이와같은 동작을 수행할 경우에 리드되는 데이타의 억세스 타임의 손실이 발생하게 된다. 또한, 부분적인 단위회로 몇가지를 제외하고는 대부분의 회로가 공통으로 사용되기는 하지만 로우 임피이던스 동작을 수행하기 위하여 끊어 주어야하는 선의 수가 많아 번거로움이 있었다.
제1도는 종래의 반도체 메모리 장치의 구성을 나타내는 것이다.
제1도에 있어서, 외부로부터의 데이타(Din)를 버퍼하는 데이타 입력버퍼(20)과 상기 데이타입력버퍼(20)의 출력신호(DIN)를 데이타라인쌍에 전송하는 라이트 드라이버(30)로 구성된 데이타 입력수단(10)과 상기 데이타라인쌍에 전송된 데이타를 외부로 출력하기 위하여 증폭하는 센스 증폭기(50)와 상기 센스 증폭기(50)의 출력신호(SAS, SASB)를 외부로 출력하기 위하여 버퍼하는 데이타 출력버퍼(60)로 구성된 데이타 출력수단(40)과 상기 데이타라인쌍(DL, DLB)에 전송된 신호를 저장하거나 저장된 데이타를 상기 데이타라인쌍(DL, DLB)에 전송하기 위한 메모리 셀(70)로 구성되어 있다.
제2도는 제1도에 나타낸 라이트 드라이버와 센스 증폭기를 제어하기 위한 제어신호 발생회로를 나타내는 것이다.
제2도에 있어서, 반전 라이트 인에이블신호(WEB)를 반전하는 인버터(100), 상기 인버터(100)의 출력신호가 반전 칩인에이블신호(CSB)를 입력하여 비논리합하여 제어신호()를 발생하는 NOR게이트(101), 상기 인버터(100)의 출력신호와 상기 반전 칩 인에이블신호(CSB) 및 어드레스의 상태천이를 검출하여 발생한 제어신호()를 입력하여 비논리합하여 제어신호()를 발생하는 NOR게이트(102), 상기 반전 칩 인에이블신호를 반전하는 인버터(103), 상기 인버터(100)의 출력신호와 상기 인버터(103)의 출력신호를 비논리곱하여 라이트 드라이버 인에이블신호를 발생하는 NAND게이트(104)로 구성되어 있다.
라이트동작시에는 반전 라이트 인에이블신호(WEB)가 "로우" 레벨이고 반전 칩 인에이블신호(CSB)가 "로우"레벨이므로 NAND게이트(104)의 출력신호인 라이트드라이버 인에이블신호(WD)는 "하이"레벨이 되어 라이트 드라이버(30)는 인에이블되고 NOR게이트(101)과 NOR게이트(102)의 출력신호인 센스 증폭기 인에이블신호와 센스 증폭기 등화신호(,)는 "로우"레벨이 되어 센스 증폭기(50)는 동작하지 않게된다.
리드 동작시에는 반전 라이트 인에이블신호(WEB)가 "하이"레벨이므로 NAND게이트(104)의 출력신호(WD)는 "로우"레벨이 되어 라이트 드라이버(30)는 동작하지 않게되고 NOR게이트들(101,102)의 출력신호(,)는 "하이" 레벨이 되어 센스 증폭기(50)가 동작하게 된다.
그런데, 라이트 동작 수행시에 리드동작을 동시에 수행하기 위해서는 라이트 동작수행시에도 센스 증폭기(50)가 인에이블되어야 한다. 그래서 상기 NOR게이트들(101,102)로 입력되는 라이트 인에이블신호를 제2도의 점선으로 나타낸 것처럼 끊어 주어야한다. 즉, 마스크 층을 변경하여야하는 번거로움이 있었다.
제3도는 제1도에 나타낸 반도체 메모리 장치의 동작을 설명하기 위한 동작 타이밍도를 나타내는 것이다.
제3도에 있어서, 리드 동작사이클인 기간(T1)과 라이트 동작사이클인 기간(T2)에는 데이타 출력신호(DOUT)가 유효하지만 라이트 사이클에서 외부 입력신호가 변화하는 기간(T3)에서는 센스 증폭기 등화신호()가 "하이"레벨이 되어 센스 증폭기 출력신호(SAM/SAMB)는 등화되지 않게 된다. 즉, 등화신호의 도움없이 센스 증폭기를 포함한 데이타 출력수단(40)이 리드동작을 수행하여야하기 때문에 센스 증폭기(50)의 데이타 감지시간(t3)는 기간(T2)에서의 센스 증폭기 데이타 감지시간(t2)보다 상당히 길어지게 되어 로우 임피이던스의 데이타 리드시간이 증가하고 또한, 라이트 동작시에도 리드를 위한 센스 증폭기(50)가 동작하여야 하기 때문에 동작전류가 증가하는 문제점이 있었다.
따라서, 본 발명의 목적은 반도체 메모리 장치의 로우 임피이던스 동작을 개선할 수 있는 반도체 메모리장치의 데이타 처리 방법을 제공하는데 있다.
본 발명의 다른 목적은 라이트되는 데이타를 동시에 리드하는 경우에 억세스 타임의 손실이 없는 반도체 메모리 장치를 제공하는데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명은 입력신호를 버퍼하는 입력버퍼와 상기 입력버퍼의 출력신호를 데이타 라인으로 전송하는 라이트 드라이버와 상기 데이타 라인에 전송된 데이타를 증폭하는 센스 증폭기와 상기 센스 증폭기로부터의 신호를 버퍼하는 출력버퍼를 구비한 반도체 메모리 장치의 데이타 처리 방법에 있어서, 상기 입력수단의 입력버퍼의 출력단과 상기 출력버퍼의 입력단을 상호 연결하여 라이트 동작시에 상기 입력버퍼를 통해서 출력되는 데이타가 상기 출력버퍼를 통하여 바로 출력되도록 하거나, 상기 라이트 드라이버의 출력단과 상기 출력버퍼의 입력단을 상호 연결하여 라이트 동작시에 상기 라이트 드라이버를 통해서 출력되는 데이타가 상기 출력버퍼를 통하여 바로 출력되도록 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 상기 입력 버퍼의 출력단과 상기 출력버퍼의 입력단을 상호 연결하여 라이트 동작시에 상기 입력버퍼를 통해서 출력되는 데이타가 상기 출력버퍼를 통해서 바로 출력되도록 하기 위한 스위칭 수단을 더 구비하여 구성되거나 상기 라이트 드라이버의 출력단과 상기 출력버퍼의 입력단을 상호 연결하여 라이트 동작시에 상기 라이트 드라이버를 통해서 출력되는 데이타가 상기 출력버퍼를 통해서 바로 출력되도록 하기 위한 스위칭 수단을 더 구비하여 구성되어 있다.
첨부된 도면을 참고로하여 본 발명의 반도체 메모리 장치를 설명하면 다음과 같다.
제4도는 본 발명의 반도체 메모리 장치의 개념을 설명하기 블럭도이다.
제4도의 구성은 제1도의 구성과 동일하나 라이트되는 데이타를 동시에 리드하기 위하여 상기 입력버퍼(20)의 출력신호(DIN)를 상기 출력버퍼(60)의 입력단에 연결하기 위한 스위칭 수단(80)을 더 구비하여 구성되어 있다.
제4도에 있어서, 라이트되는 데이타를 동시에 리드하는 경우에 상기 입력버퍼(20)의 출력신호(DIN)를 출력버퍼(60)의 비반전입력단자에 연결하고 상기 입력버퍼(20)의 출력신호(DIN)를 출력버퍼(60)의 반전입력단자에 반전하여 입력한다.
따라서, 입력되는 데이타가 즉시에 리드가 가능하게 된다.
제5도는 제4도에 나타낸 반도체 메모리 장치의 일실시예의 스위칭수단을 나타내기 위한 것이다.
제5도에 있어서, 상기 반전 라이트 인에이블신호(WEB)를 반전하는 인버터(81), 상기 반전 라이트 인에이블신호(WEB)와 상기 인버터(81)의 출력신호에 응답하여 온되는 상기 입력버퍼(20)의 출력단자와 상기 출력버퍼(60)의 비반전단자사이에 연결된 CMOS전송게이트(82), 상기 입력버퍼(20)의 출력신호(DIN)를 반전하는 인버터(83), 상기 반전 라이트 인에이블신호(WEB)와 상기 인버터(81)의 출력신호에 응답하여 온되는 상기 입력버퍼(20)의 출력단자와 상기 출력버퍼(60)의 반전단자사이에 연결된 CMOS전송게이트(84)로 구성되어 있다.
상기 구성에서 로우 임피이던스 동작을 수행하기 위하서 점선으로 표시한것과 같이 반전 라이트 인에이블신호를 끊어 주면 된다.
제6도는 본 발명의 다른 실시예의 로우 임피이던스 동작을 수행하기 위한 스위칭 수단을 나타내는 것이다.
제6도에 있어서, 입력버퍼(20)의 출력신호(DIN)를 반전하는 인버터(200), 전원전압(Vcc)에 연결된 소오스 전극과 반전 라이트 인에이블신호(WEB)에 연결된 게이트 전극을 가진 PMOS트랜지스터(201), 상기 PMOS트랜지스터의 드레인 전극에 연결된 소오스 전극과 상기 인버터(200)의 출력신호를 입력하는 제어전극을 가진 PMOS트랜지스터(202), 상기 PMOS트랜지스터(202)의 드레인 전극과 센스 증폭기(50)의 출력단자에 연결된 드레인 전극과 상기 인버터(200)의 출력신호를 입력하는 게이트 전극을 가진 NMOS트랜지스터(203), 반전 라이트 인에이블신호를 반전하는 인버터(204), 그리고 NMOS트랜지스터(203)의 소오스 전극에 연결된 드레인 전극과 접지전압에 연결된 소오스 전극과 상기 인버터(204)의 출력단자에 연결된 게이트 전극을 가진 NMOS트랜지스터(205), 전원전압에 연결된 소오스 전극과 반전 라이트 인에이블신호(WEB)를 입력하는 게이트 전극을 가진 PMOS 트랜지스터(206), 상기 PMOS트랜지스터(206)의 드레인 전극에 연결된 소오스 전극과 센스 증폭기(50)의 반전 출력단자에 연결된 드레인 전극과 입력버퍼(20)의 출력신호(DIN)를 입력하는 게이트 전극으로 구성된 PMOS 트랜지스터(207), 상기 PMOS트랜지스터(207)의 드레인 전극에 연결된 드레인 전극과 상기 입력버퍼(20)의 출력신호(DIN)를 입력하는 게이트 전극을 가진 NMOS트랜지스터(208), 및 상기 NMOS트랜지스터(208)의 소오스 전극에 연결된 드레인 전극과 접지전압에 연결된 소오스 전극과 상기 인버터(204)의 출력신호를 입력하는 게이트 전극을 가진 NMOS트랜지스터(209)로 구성되어 있다.
하이 임피이던스 동작시에는 PMOS트랜지스터들(201,206), NMOS트랜지스터들(205,209)을 오프시키고 로우 임피이던스 동작시에는 리드상태에는 반전 라이트 인에이블신호(WEB)가 "하이" 레벨이므로 상기 PMOS트랜지스터들(201,206), NMOS트랜지스터들(205,209)는 턴온되어 제5도의 스위칭수단을 사용했을 때와 같은 동작을 수행할 수 있게된다.
제7도는 본 발명의 또 다른 실시예의 반도체 메모리장치의 구성을 나타내는 것이다.
제7도의 회로는 라이트 드라이버(30)의 출력신호를 상기 센스 증폭기(50)의 출력단자에 연결하기 위하여 PMOS트랜지스터들(301,302,307,308)과 NMOS트랜지스터들(303,306,309,310)과 인버터(305)의 구성은 제6도에 나타낸 스위칭수단의 구성과 동일하고 로우임피이던스 동작을 위해서는 상기 스위칭수단을 온시키기 위해서 반전 라이트 인에이블신호(WEB)를 끊어주고 전원전압을 인가해주면 된다.
또한, 제5도의 전송 게이트를 상기 라이트 드라이버의 출력단과 상기 출력버퍼의 입력단사이에 연결하여 구성하는 것도 가능하다.
제8도는 본 발명의 반도체 메모리 장치의 동작을 설명하기 위한 동작 타이밍도를 나타내는 것이다.
제8도에 있어서, 리드 사이클인 기간(T1)과 라이트사이클(T2)인 기간(T2)에서 데이타 출력신호(Dout)가 발생되고 있다. 라이트 사이클인 기간(T2, T3)에서 입력 데이타(Din)가 변화하는 경우에 라이트 사이클인 기간(T3)에서 센스 증폭기 등화 펄스()가 발생하지 않으므로 센스 증폭기(50)는 등화되지 않게 된다. 따라서, 센스 증폭기는 동작하지 않게 되고 센스 증폭기를 등화시키기 위한 펄스()가 발생하지 않더라도 입력버퍼(20)의 출력신호가 출력버퍼(40)의 입력단에 바로 연결되어 리드되기 때문에 리드 타임이 단축되어 정상적으로 데이타를 출력할 수 있게 된다. 즉, 센스 증폭기(50)의 동작과 상관없이 리드 동작이 이루어지므로 리드 타임을 줄일 수 있고 로우 임피이던스 동작시에 센스 증폭기(50)가 동작하지 않아도 되므로 동작 저류를 감소할 수 있다.
따라서, 본 발명의 하이 임피이던스와 로우 임피이던스 동시 구현 반도체 메모리 장치는 첫째, 로우 임피이던스 동작시에 데이타의 변경이 생기더라도 변경된 데이타를 즉시 리드할 수 있어 데이타 리드타임이 줄게된다.
둘째, 로우 임피이던스 동작 수행시에 센스 증폭기의 동작을 디스에이블 함으로써 동작전류를 감소할 수 있다.
세째, 하나 또는 하나 이상의 선만 끊어주어도 로우 임피이던스 메모리로의 전환이 된다.

Claims (15)

  1. 입력신호를 버퍼하는 입력버퍼와 상기 입력버퍼의 출력신호를 데이타 라인에 전송하기 위한 라이트 드라이버와 상기 데이타 라인의 신호를 증폭하여 출력하기 위한 센스 증폭기와 상기 센스 증폭기의 출력신호를 버퍼하여 출력하는 출력버퍼를 구비한 반도체 메모리 장치의 데이타 처리 방법에 있어서, 라이트되는 데이타를 동시에 리드하는 경우에 상기 입력버퍼의 출력단과 상기 출력버퍼의 입력단을 상호 연결하여 상기 입력버퍼를 통해서 출력되는 데이타가 상기 출력버퍼를 통하여 바로 출력되도록 하는 것을 특징으로 하는 반도체 메모리 장치의 데이타 데이타 처리 방법.
  2. 입력신호를 버퍼하는 입력버퍼와 상기 입력버퍼의 출력신호를 데이타 라인에 전송하기 위한 라이트 드라이버와 상기 데이타 라인의 신호를 증폭하여 출력하기 위한 센스 증폭기와 상기 센스 증폭기의 출력신호를 버퍼하여 출력하는 출력버퍼를 구비한 반도체 메모리 장치의 데이타 처리 방법에 있어서, 라이트되는 데이타를 동시에 리드하는 경우에 상기 라이트 드라이버의 출력단과 상기 출력버퍼의 입력단을 상호 연결하여 상기 입력버퍼를 통해서 출력되는 데이타가 상기 출력버퍼를 통하여 바로 출력되도록 하는 것을 특징으로 하는 반도체 메모리 장치의 데이타 데이타 처리 방법.
  3. 입력신호를 버퍼하는 입력버퍼와 상기 입력버퍼의 출력신호를 데이타 라인에 전송하기 위한 라이트 드라이버와 상기 데이타 라인으로부터의 데이타를 증폭하기 위한 센스 증폭기와 상기 센스 증폭기의 출력신호를 버퍼하여 출력하기 위한 출력버퍼를 구비한 반도체 메모리 장치에 있어서, 라이트되는 데이타를 동시에 리드하는 경우에 상기 입력버퍼의 출력단과 상기 출력버퍼의 입력단을 상호 연결하여 상기 입력버퍼를 통해서 출력되는 데이타가 상기 출력버퍼를 통해서 바로 출력되도록 하기 위한 스위칭 수단을 더 구비한 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 스위칭 수단은 상기 입력버퍼의 출력신호를 상기 출력버퍼의 비반전 입력단자에 연결하고 상기 입력버퍼의 출력신호를 상기 출력버퍼의 반전 입력단자에 연결하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제3항에 있어서, 상기 스위칭 수단은 상기 입력버퍼의 출력신호를 반전하는 인버터와 상기 인버터의 출력신호를 상기 출력버퍼의 반전단자에 연결하기 위한 제1스위칭수단과 상기 입력버퍼의 출력신호를 상기 출력버퍼의 비반전단자에 연결하기 위한 제2스위칭 수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 제1스위칭수단은 CMOS전송 게이트인 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 제1스위칭수단은 전원전압에 연결된 소오스 전극과 로우 레벨이 인가되는 게이트 전극을 가진 제1PMOS트랜지스터, 상기 제1PMOS트랜지스터의 드레인 전극에 연결된 소오스 전극과 상기 제1인버터의 출력신호를 입력하는 제어전극을 가진 제2PMOS트랜지스터, 상기 제2PMOS트랜지스터의 드레인 전극과 데이타 라인에 연결된 드레인 전극과 상기 제1인버터의 출력신호를 입력하는 게이트 전극을 가진 제1NMOS트랜지스터, 상기 제1NMOS트랜지스터의 소오스 전극에 연결된 드레인 전극과 접지전압에 연결된 소오스 전극과 하이 레벨이 인가되는 게이트 전극을 가진 제2NMOS트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  8. 제5항에 있어서, 상기 제2스위칭수단은 CMOS전송게이트인 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 제2스위칭수단은 전원전압에 연결된 소오스 전극과 로우 레벨이 인가되는 게이트 전극을 가진 제3PMOS트랜지스터, 상기 제3PMOS 트랜지스터의 드레인 전극에 연결된 소오스 전극과 출력버퍼의 반전 입려단자에 연결된 드레인 전극과 입력버퍼의 출력신호를 입력하는 게이트 전극으로 구성된 제4PMOS트랜지스터, 상기 제4PMOS트랜지스터의 드레인 전극에 연결된 드레인 전극과 상기 입력버퍼의 출력신호를 입력하는 게이트 전극을 가진 제3NMOS트랜지스터, 및 상기 제3NMOS트랜지스터의 소오스 전극에 연결된 드레인전극과 접지전압에 연결된 소오스 전극과 하이레벨이 인가되는 게이트전극을 가진 제4NMOS 트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  10. 입력신호를 버퍼하는 입력버퍼와 상기 입력버퍼의 출력신호를 데이타 라인에 전송하기 위한 라이트 드라이버와 상기 데이타 라인으로부터의 데이타를 증폭하기 위한 센스 증폭기와 상기 센스 증폭기의 출력신호를 버퍼하여 출력하기 위한 출력버퍼를 구비한 반도체 메모리 장치에 있어서, 라이트되는 데이타를 동시에 리드하는 경우에 상기 라이트 드라이버의 출력단과 상기 출력버퍼의 입력단을 상호 연결하여 상기 입력버퍼를 통해서 출력 되는 데이타가 상기 출력버퍼를 통해서 바로 출력되도록 하기 위한 스위칭 수단을 더 구비한 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 스위칭 수단은 상기 라이트 드라이버의 반전 출력신호를 상기 출력버퍼의 반전단자에 연결하기 위한 제1스위칭수단과 상기 라이트 드라이버의 비반전출력신호를 상기 출력버퍼의 비반전단자에 연결하기 위한 제2스위칭수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 제1스위칭수단은 CMOS전송게이트인 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서, 상기 제1스위칭수단은 전원전압에 연결된 소오스 전극과 로우 레벨이 인가되는 게이트 전극을 가진 제1PMOS트랜지스터, 상기 제1PMOS트랜지스터의 드레인 전극에 연결된 소오스 전극과 상기 라이트 드라이버의 반전 출력신호를 입력하는 제어전극을 가진 제2PMOS트랜지스터, 상기 제2PMOS 트랜지스터의 드레인 전극과 데이타 라인에 연결된 드레인 전극과 상기 라이트 드라이버의 반전출력신호를 입력하는 게이트 전극을 가진 제1NMOS트랜지스터, 상기 제1NMOS트랜지스터의 소오스 전극에 연결된 드레인 전극과 접지전압에 연결된 소오스 전극과 하이레벨이 인가되는 게이트 전극을 가진 제2NMOS트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  14. 제11항에 있어서, 상기 제2스위칭수단은 CMOS전송게이트인 것을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에 있어서, 상기 제2스위칭수단은 전원전압에 연결된 소오스 전극과 로우 레벨이 인가되는 게이트 전극을 가진 제3PMOS트랜지스터, 상기 제3PMOS트랜지스터의 드레인 전극에 연결된 소오스 전극과 출력버퍼의 반전 입력단자에 연결된 드레인 전극과 라이트 드라이버의 비반전 출력신호를 입력하는 게이트 전극으로 구성된 제4PMOS트랜지스터, 상기 제4PMOS트랜지스터의 드레인 전극에 연결된 드레인 전극과 상기 라이트 드라이버의 비반전 출력신호를 입력하는 게이트 전극을 가진 제3NMOS트랜지스터, 및 상기 제3NMOS트랜지스터의 소오스 전극에 연결된 드레인 전극과 접지전압에 연결된 소오스 전극과 하이 레벨이 인가되는 게이트 전극을 가진 제4NMOS트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치.
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