KR100242396B1 - 반도체 장치 제조방법 - Google Patents

반도체 장치 제조방법 Download PDF

Info

Publication number
KR100242396B1
KR100242396B1 KR1019920009813A KR920009813A KR100242396B1 KR 100242396 B1 KR100242396 B1 KR 100242396B1 KR 1019920009813 A KR1019920009813 A KR 1019920009813A KR 920009813 A KR920009813 A KR 920009813A KR 100242396 B1 KR100242396 B1 KR 100242396B1
Authority
KR
South Korea
Prior art keywords
layer
window
silicon
silicon nitride
oxide
Prior art date
Application number
KR1019920009813A
Other languages
English (en)
Other versions
KR930001375A (ko
Inventor
안토니우스 반 데르 플라스 파울루스
안 헬레나 프레디 빌스 니콜
후버투스 몬트리 안드레스
Original Assignee
요트.게.아. 롤페즈
코닌클리케 필립스 일렉트로닉스 엔.브이.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 요트.게.아. 롤페즈, 코닌클리케 필립스 일렉트로닉스 엔.브이. filed Critical 요트.게.아. 롤페즈
Publication of KR930001375A publication Critical patent/KR930001375A/ko
Application granted granted Critical
Publication of KR100242396B1 publication Critical patent/KR100242396B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28211—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a gaseous ambient using an oxygen or a water vapour, e.g. RTO, possibly through a layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/117—Oxidation, selective

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Element Separation (AREA)
  • Local Oxidation Of Silicon (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 산화를 통해 실리콘 기판(2)의 표면에 필드 산화막(17)을 형성하는 반도체 장치의 제조 방법으로서, 실리콘 기판에는 이 표면상에 제공되고 산화 실리콘의 하부층(4), 다결정 실리콘의 중간층(5), 질화 실리콘을 포함하는 물질의 상부층(6)을 포함하는 계층 구조(a layered structure)에서 형성되는 산화 마스크(15)가 제공된다. 산화 마스크(15)는 윈도우(8)를 상부층에 에칭하고 중간층을 윈도우의 내부와 윈도우의 에지(10) 아래에서 제거하여 상기 에지 아래에 동공부(11)를 형성하고 질화 실리콘을 포함하는 물질을 동공부에 제공함으로써 형성된다. 본 발명에 따르면, 윈도우 내부에 위치되어 있는 실리콘 기판의 표면은 산화 실리콘층, 바람직하게는 계층 구조의 하부층으로 도포되어 있는 상태에서, 동공부에 질화 실리콘을 포함하는 물질이 제공된다. 이러한 방법에 의해, 상부층에 윈도우를 에칭하는데 사용되는 포토레지스트 마스크(7)와 동일한 치수를 갖는 필드 산화물 영역이 제공될 수 있고, 또한 결함이 없는 게이트 산화물층(22)이 필드 산화물 영역들 사이에 위치되어 있는 실리콘 기판의 활성영역(21)상에 제공될 수 있다.

Description

반도체 장치 제조 방법
제1도 내지 제6도는 본 발명에 따른 방법에 의해 반도체 장치를 연속적으로 제조하는 여러 단계들을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판의 표면 2 : 실리콘 기판
3 : 계층 구조 4 : 하부층
5 : 중간층 6 : 상부층
7 : 포토레지스트 마스크 8 : 윈도우
9 : 수직벽 10 : 에지
11 : 동공부 12 : 물질층
14 : 림 15 : 산화 마스크
16 : 윈도우 17 : 필드 산화물 영역
19 : 벌크 잠식부분 20 : 새부리형 부분
21 : 활성영역 22 : 게이트 산화물
본 발명은 반도체 장치 제조 방법에 관한 것으로서, 특히, 필드 산화물 영역은 실리콘 기판의 표면에 산화를 통해 형성되고, 기판에는 표면상에 제공되고 산화 실리콘의 하부층, 다결정 실리콘의 중간층과 질화 실리콘을 포함하는 상부층을 포함하는 계층 구조 (a layered structure)에서 형성되는 산화 마스크(an oxidation mask)가 제공되고, 상기 산화 마스크는 상기 상부층에 윈도우(windows)를 에칭하고 상기 중간층을 상기 윈도우의 내부와 상기 윈도우의 에지 아래에서 에칭하여 제거함으로써 상기 에지 아래에 동공부(a cavity)를 형성하고 이어서 상기 동공부에 질화 실리콘을 포함하는 물질을 제공함으로써 형성되는, 반도체 장치 제조 방법에 관한 것이다.
특히, 이러한 방법은 서브 미크론(sub-micron) 치수의 필드 산화물영역을 갖는 반도체 장치를 제고하는데 적합하다. 필드 산화물 영역은 실질적으로 치수의 손실없이 형성될 수 있다. 즉, 필드 산화물 영역은 산화 마스크의 상부층에 윈도우(window)를 제공하는데 사용되는 포토레지스트 마스크(photoresist mask)와 실질적으로 동일한 치수를 갖는다. 또한, 산화중에는 실리콘 기판에서 결함이 발생되는 것이 방지되는데, 그 이유는 산화 마스크(스트레스 완충층(stress-relief layers))중에서 산화 실리콘의 하부층과 다결정 실리콘의 중간층이 실리콘과 질화 실리콘을 포함하는 물질사이의 팽창계수의 차이에 의해 산화 처리공정중에 야기될 수 있는 스트레스(stress)를 충분히 흡수하기 때문이다.
필드 산화물 영역을 형성한 후에는 산화 마스크를 제거한다. 그후, 필드 산화물 영역으로 둘러싸여진 실리콘 기판의 영역, 즉, "활성영역(active layer)"에 반도체 소자를 형성한다. 이들 반도체 소자가 MOS 트랜지스터이면, 활성영역에 게이트 산화물층이 먼저 형성되고, 이어서 게이트 산화물층 위에 게이트 전극이 형성된다.
미국 특허 제 4,755,477 호에는 전술한 종류의 방안이 개시되어 있는데, 여기서 에지 아래에 질화 실리콘이 제공되고, 이것이 행해지기 전에 산화 실리콘의 하부층은 통상의 에칭액에 의해 윈도우의 내부에서 먼저 에칭된다.
이러한 종래의 방법은 필드 산화물로 둘러싸인 활성 영역상에 제공되는 게이트 산화물층에 여러가지 결함들이 존재하므로, 게이트 전극과 활성영역 사이의 통상의 전압에서 게이트 산화물층이 파괴될 수도 있는 문제점을 갖고 있다.
따라서, 본 발명의 목적은 필드 산화물 영역으로 둘러싸인 활성 영역에 결함이 없는 게이트 산화물층을 형성할 수 있는 방법을 제공하는데 있다.
본 발명에 따르면, 이러한 목적을 달성하기 위해, 윈도우 내부에 위치되어 있는 실리콘 기판의 표면이 산화 실리콘층으로 도포된 상태에서 동공부에 질화 실리콘을 포함하는 물질을 제공하는 것을 특징으로 한다. 이로 인해, 동공부에 제공된 질화 실리콘을 포함하는 물질이 활성영역의 실리콘과 직접 접촉하지 않게 된다. 그 결과, 질화 실리콘을 포함하는 잔유물들이 남지 않도록 하는 방법으로 필드 산화물 영역을 형성한 후, 활성영역의 표면으로부터 산화 마스크를 실질적으로 제거할 수 있다. 이들 잔유물들은 산화 실리콘층의 성장을 방해하기 때문에 결함의 원인이 되는 것으로 알려져 있다. 전술한 바와 같은 공지 방법에서는 실리콘 기판의 표면과 윈도우 에지 아래의 동공부에 제공된 질화 실리콘 사이의 윈도우내에 산화 실리콘층이 존재하지 않는다. 따라서, 질화 실리콘은 활성영역내의 실리콘과 직접 접촉하게 되고, 이 경우 질화 실리콘의 잔유물들은 산화 마스크가 제거된 후에도 실질적으로 남아 있을 수 있다.
전술한 공지의 방법의 경우와 같이, 산화 실리콘의 하부층을 제거한 후 침착 또는 산화를 통해 윈도우 내부에 위치되어 있는 실리콘 기판의 표면에 산화 실리콘층을 제공할 수 있다. 그렇지만, 동공부에는 동공부내의 실리콘 기판이 산화 실리콘의 하부층으로 도포되어 있는 상태에서 질화 실리콘을 포함하는 물질이 제공되는 것이 바람직하다. 이로 인해, 공정 단계가 줄어든다. 특히, 이와 같은 층은 필드 산화물 영역을 형성한 후 표면으로부터 산화 마스크를 제거해도 질화 실리콘을 포함하는 잔유물이 남지 않은 것으로 검출되었다. 그후, 활성영역상에 결함들이 없는 게이트 산화물층을 제공할 수 있다.
동공부에 제공된 질화 실리콘을 포함하는 물질은 질화 실리콘 자체일 수 있지만, 대안적으로, 옥시질화 실리콘(silicon oxynitride)일 수 있다. 바람직하게, 질화 실리콘은 산화 마스크의 상부층을 형성하는 물질과 동공부에 제공되는 물질과 같은 질화 실리콘을 포함하는 물질로 사용된다. 그러면, 필드 산화물영역의 측면 성장 (lateral growth)이 가장 효과적으로 억제된다.
본 발명에 따른 방법을 이용하면, 산화 마스크의 에지에서 볼 수 있는 필드 산화물 영역의 측면 성장은 두꺼운 부분(thick portion)과 얇은 부분(thin portion)으로 세분화될 수 있다. 이들 부분은 제각기 "벌크 잠식부분(bulk encroachment)"과 "새부리형 부분(bird's beak)"으로 일컬어진다. 필드 산화물층이 예를 들어, 약 500㎚의 두께로 형성되면, 벌크 잠식부분은 산화 마스크 아래로 약 50㎚에 걸쳐 약 250㎚의 두께로 형성되고, 또한, 새부리형 부분은 약 150㎚의 거리에 걸쳐 훨씬 작은 두께로 형성된다. 산화 마스크가 제거된 후, 형성된 필드 산화물 영역은 약 20㎚ 두께로 에칭될 수 있고, 새부리형 부분은 완전히 제거된다. 그러면, 벌크 잠식부분과 같은 측면 성장만이 존재하는 필드 산화물 영역이 형성되는데, 본 실시예에서는 50㎚를 초과하지 않는다. 따라서, 필드 산화물 영역은 실질적으로 치수 손실없이 형성될 수 있으며, 산화 마스크의 상부층에 윈도우를 형성하는데 사용되는 포토레지스트 마스크와 실질적으로 동일한 치수를 갖는다.
본 발명에 따르면, 상부층에 윈도우를 제공하고 윈도우의 내부와 에지 아래에 중간층을 제거한 후에, 질화 실리콘을 포함하는 물질층을 침착하고, 실리콘 기판의 표면이 윈도우내에서 노출될 때까지 이방성 에칭을 처리함으로써, 질화 실리콘을 포함하는 물질을 제공할 때 전술한 치수의 손실을 보상받을 수 있다. 이렇게 하면 윈도우 에지 아래의 동공부가 채워질뿐만 아니라 윈도우내에 질화 실리콘을 포함하는 물질의 림(rim)이 형성된다. 이 림은 상부층에 있는 윈도우 보다 작은 윈도우가 산화 마스크내에 형성되도록 하기 때문에, 형성된 필드 산화물 영역은 상부층에 있는 윈도우를 보다 작게 될 것이다. 이러한 방법에 의해 전술한 치수의 손실을 보상받을 수 있다.
질화 실리콘을 포함하는 물질층을 상부층에, 윈도우내에, 그리고 윈도우의 림 아래에, 필드 산화물 영역의 벌크 잠식부분이 측면 방향에 존재하는 거리와 실질적으로 동일한 두께로 침착되면 전술한 치수의 손실이 완전히 보상된다.
이하, 도면을 참조한 실시예를 통해 본 발명을 더욱 상세히 기술할 것이다.
제 1∼6도는 산화를 통하여 실리콘 기판(2)의 표면(1)에 필드 산화물 영역(17)을 형성하는 방법에 의해 반도체 장치를 연속적으로 제조하는 여러 단계들을 도시한 도면이다. 전술한 표면(1)에는 이 표면 (1)상에 제공되고 산화 실리콘의 하부층(4), 다결정 실리콘의 중간층(5) 및 질화 실리콘을 포함하는 물질의 상부층(6)을 갖는 계층 구조(layered structure)(3)에서 형성되는 산화 마스크(15)가 제공된다.
하부층(4)은 약 900℃ 온도의 산소 분위기에서 실리콘 기판(2)의 표면(1)을 산화함으로써 형성되며, 층의 두께는 5∼15㎚, 예를 들어, 8㎚로 형성된다. 중간층(5)은 약 600℃ 온도에서 SiH4로부터 통상적인 방법으로 침착함으로써 형성되며, 층의 두께는 40∼100㎚, 예를 들어, 50㎚로 침착된다. 상부층(6)은 약 800℃ 온도에서 SiH4및 NH3를 포함하는 혼합 가스로부터 통상적인 방식으로 침착함으로써 200∼300㎚, 예를 들어, 250㎚의 두께로 형성된다.
계층 구조(3)상에는 산화 마스크(15)가 형성되는 위치에 포토레지스트 마스크(7)가 제공된다. 그후, CF4, CHF3, O2및 Ar을 포함하는 혼합가스로 구성된 플라즈마에 의해 상부층(6)의 윈도우(8)가 이방성으로 에칭된다. 그러면, 직벽(straight wall)(9)을 갖는 윈도우(8)가 형성된다. 이러한 에칭 처리는 중간층(5)에 도달하면 중단되는데, 이때 중간층(5)은 그 두께 방향으로 과도 에칭된다. 실제로, 이러한 과도 에칭은 실험에 의해 결정된 시간동안 에칭에 계속 수행되기 때문에 발생된다.
그후, 중간층(5)은 CF4 및 O2를 포함하는 혼합가스로 구성된 플라즈마에 의해 윈도우(8)의 내부와 윈도우(8)의 에지(10) 아래에서 등방성으로 에칭된다. 다결정 실리콘은 이와같은 플라즈마에 의해 상부층(6)의 질화 실리콘을 포함하는 물질 및 하부층(4)의 산화 실리콘에 대해 선택적으로 제거될 수 있다. 이러한 에칭 처리는 중간층(5)이 15∼75㎚, 예를 들어 50㎚ 거리의 상부층(6)의 에지(10) 아래로 에칭될 때까지 계속된다. 이러한 에칭 처리동안 동공부(cavity)(11)가 형성된다.
본 발명에 따르면, 윈도우(8) 내부에 있는 실리콘 기판(2)의 표면(1)이 산화 실리콘층에 의해 도포된 상태에서 동공부(11)에 질화 실리콘을 포함하는 물질이 제공된다. 윈도우(8) 내부에 있는 실리콘 기판(2)의 표면(1)에는 하부층(4)을 제거한 후에 침착 또는 산화를 통하여 산화 실리콘층을 제공할 수 있다. 바람직하게, 동공부(11)에는 실리콘기판(2)이 산화 실리콘의 하부층(4)으로 도포된 상태에서 질화 실리콘을 포함하는 물질이 제공되는 것이 바람직하다. 이렇게 하면, 공정 단계가 감소된다.
본 발명에 따르면, 윈도우(8)가 상부층(6)에 제공되고나서 윈도우(8)의 내부와 상부층(6)의 에지(10) 아래의 중간층(5)을 에칭한 후, 질화 실리콘을 포함하는 물질층(12)을 침착하고, 이어서 실리콘 기판(2)의 표면(1)의 윈도우(8)의 내부에 도달할 때까지 이방성 에칭 처리(anisotropic etching treatment)를 수행함으로써, 동공부(11)에 질화 실리콘을 포함하는 물질을 제공한다. 층(12)은 계층 구조(3)의 상부층(6)과 동일한 공정으로 침착되고, 20∼100㎚, 예를 들어, 50㎚의 두께로 침착된다. 에칭은 상부층(6)을 에칭하는 것과 유사히게 플라즈마로 수행된다. 에칭은 실리콘 기판(2)에 도달될 때 중지된다. 이것은 실험에 의해 결정된 시간 이후 에칭이 중지되기 때문에 발생된다. 에칭 처리동안, 실리콘 기판(2)은 예를 들어, 20㎚ 정도의 얕은 깊이(13)로 과도 에칭된다. 이러한 에칭 처리 후, 윈도우(8)내에는 동공부(11)가 채워지고 질화 실리콘을 포함하는 물질의 림(rim)(14)이 형성된다. 따라서, 상부층(6)의 개부(8)보다 대략 물질층(12)의 두께 만큼 작은 계층 구조(14, 15, 16)에서 윈도우(16)를 갖는 산화 마스크(15)가 형성된다.
산화 마스크(15)가 형성된 후, 실리콘 기판(2)을 약 1000℃ 온도의 증기 분위기에서 열처리한 후 통상적인 산화처리를 행한다. 따라서, 필드 산호물 영역(17)은 약 500㎚의 두께로 형성된다. 또한, 산화처리동안 산화 마스크(15)도 산화되어 얇은 산화 실리콘층(18)이 형성된다.
그후, 먼저 얇은 산화 실리콘층(18)을 통상의 HF 함유조 내에서 에칭하여 제거하고, 이어서 질화 실리콘을 포함하는 물질(6, 11, 14)을 H3PO4와 H2SO4를 포함하는 통상의 함유조에서 에칭하고, 다결정 실리콘의 중간층(5)을 KOH 함유조에서 에칭하고, 마지막으로 산화 실리콘의 하부층(4)을 통상의 HF를 포함하는 함유조에서 에칭함으로써 전술한 산화 마스크(15)를 제거한다.
상기 필드 산화물 영역(17)을 성장시키는 동안 산화 마스크(15)의 림(14) 아래에서 산화물이 측면에서 성장되는데, 이와같은 측면 성장은 두꺼운 부분(19)과 얇은 부분(20)으로 세분될 수 있다. 이들 부분은 제각기 "벌크 잠식부분(bulk encroachment)"과 "새부리형 부분(bird's beak)"으로 일컬어진다.
벌크 잠식부분은 림(14) 아래로 약 50㎚로 확장하고, 새부리형 부분은 약 150㎚로 확장한다. 새부리형 부분(20)은 벌크 잠식부분(19)과의 경계의 약 20㎚로부터 하부층(14)의 두께까지의 범위에 속하는 두께를 갖는다. 산화 마스크(15)가 제거된 후, 산화 마스크(15)의 하부층(4)을 제거하는 에칭 처리는 새부리형 부분(20)이 에칭 완료될 때까지 계속 수행된다. 산화 마스크(15)를 제거하고 새부리형 부분(20)을 에칭하는 동안, 필드 산화물 영역(17)은 전체적으로 약 100㎚ 정도 얇아지고, 필드 산화막(17)에 둘러싸이고 반도체소자가 형성될 수 있는 실리콘 기판(2)의 활성영역(21)은 럽어진다. 그후, 약 900℃의 온도에서 O2를 포함하는 통상의 분위기에서, 활성영역(21)에는 약 15㎚의 두께를 갖는 게이트 산화물층(22)이 형성된다.
전술한 질화 실리콘을 포함하는 물질은 질화 실리콘이지만, 대안적으로 옥시질화 실리콘(silicon oxynitride)일 수 있다. 벌크 잠식 부분(19)과 새부리형 부분(20)의 측면 성장을 가능한 억제하기 위해, 동공부(11)내에 질화 실리콘을 제공하는 것이 바람직하다. 이 경우, 전술한 실시예의 벌크 잠식부분(19)은 약 50㎚를 넘지 않는다. 상부층(6)이 질화 실리콘 재질인 산화 마스크(15)가 사용되고, 동공부(11)가 SiH4, NH 및 NO를 포함하는 혼합가스로부터 약 850℃의 온도에서 침착되는 옥시질화 실리콘(SiON)으로 채워지면 벌크 잠식부분(19)은 약 100㎚ 정도가 된다.
상기 물질층(12)은 벌크 잠식부분(19)이 산화 마스크(15)의 림(14) 아래에서 성장하는 거리와 실질적으로 동일한 두께로 제공되는 것이 바람직하다. 따라서, 본 실시예에서 물질층(12)의 두께는 약 50㎚를 갖는다. 이로 인해, 활성여역(21)은 산화 마스크(15)를 형성하는 계층 구조(4, 5, 6)의 상부층(6)에 윈도우(8)가 형성되는 포토레지스트 마스크(7)와 실질적으로 동일한 면적을 갖는다.
상기 동공부(11)를 질화 실리콘을 포함하는 물질로 완전히 채우기 위해 질화 실리콘을 포함하는 물질층(12)의 두께와 실질적으로 동일한 두께를 갖는 중간층상에다결정 실리콘(5)이 제공된다.
필드 산화물 영역(17)이 형성된 후, 활성영역(21)으로부터 산화 마스크(15)의 상부층(6)의 질화 실리콘과 동공부(11)에 제공된 질화 실리콘을 효과적으로 제거하여, 결함이 없는 게이트산화물층(22)이 제공될 수 있도록 한다. 이것은 산화 실리콘층에 의해 바람직하게는, 산화 마스크(15)를 형성하는 계층 구조(4, 5, 6)의 하부층(4)에 의해 질화 실리콘이 실리콘 기판(2)으로부터 분리되기 때문이다. 만일 이같이 분리되지 않으면, 동질의 게이트 산화물층 형성을 저해하는 잔유물이 질화 실리콘이 제거된 이후에도 잔유할 수 있다. 이 때, 상기 게이트 산화물층(22)은 국부적으로 얇아 게이트 산화막(22)에에 제공되는 게이트 전극과 활성영역(21)의 실리콘 사이의 통상의 전압에서 게이트 산화물층이 국부적으로 파괴될 수도 있다. 산화 마스크(15)가 형성된 이후에도 산화 마스크(15)의 하부층(4)은 상기 결함의 발생을 억제할 수 있을 정도로 상당히 양호한 상태를 유지하는 것으로 검출되었다.

Claims (6)

  1. 필드 산화물 영역을 실리콘 기판의 표면에 산화를 통해 형성하는 반도체 장치 제조 방법으로서, 상기 기판에는 상기 표면상에 제공되고 산화 실리콘의 하부층, 다결정 실리콘의 중간층과 질화 실리콘을 포함하는 상부층을 포함하는 계층 구조(a layered structure)에서 형성되는 산화 마스크(an oxidation mask)가 제공되고, 상기 산화 마스크는, 상기 상부층에 윈도우(windows)를 에칭하고 상기 중간층을 상기 윈도우의 내부와 상기 윈도우의 에지 아래에서 에칭하여 제거함으로서 상기 에지 아래에 동공부(a cavity)를 형성하고 이어서 상기 동공부에 질화 실리콘을 포함하는 물질을 제공함으로써 형성되는, 반도체 장치 제조 방법에 있어서,
    상기 윈도우내에 위치되어 있는 상기 실리콘 기판의 표면이 산화 실리콘층(a layer of silicon oxide)으로 도포되어 있는 상태에서, 상기 동공부에 상기 질화 실리콘을 포함하는 물질을 제공하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 질화 실리콘을 포함하는 물질이 상기 동공부에 제공되는 동안, 상기 윈도우내의 상기 실리콘 기판은 산화 마스크가 형성되는 상기 계층 구조의 산화 실리콘의 상기 하부층으로 도포되는 것을 특징으로 하는 반도체 장치 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 동공부에 제공되는 상기 질화 실리콘을 포함하는 물질은 질화 실리콘인 것을 특징으로 하는 반도체 장치 제조 방법.
  4. 제1항에 있어서,
    상기 질화 실리콘을 포함하는 물질은, 상기 윈도우를 상부층에 제공하고나서 윈도우의 내부와 상기 윈도우의 에지 아래의 상기 중간층을 제거한 후, 상기 질화 실리콘을 포함하는 물질층을 침착하고, 이어서 윈도우 내부의 실리콘 기판의 표면이 노출되 때까지 이방성 에칭 처리(an anisotropic etching treatment)를 수행함으로써 제공되는 것을 특징으로 하는 반도체 장치 제조 방법.
  5. 제4항에 있어서,
    상기 계층 구조의 다결정 실리콘의 중간층은 상기 상부층의 위에, 상기 윈도우의 내부에, 그리고 상기 윈도우의 에지 아래에 침착되는 상기 질화 실리콘을 포함하는 물질층의 두께와 실질적으로 동일한 두께로 제공되는 것을 특징으로 하는 반도체 장치 제조 방법.
  6. 제5항에 있어서,
    상기 질화 실리콘을 포함하는 물질층은 상기 상부층의 위에, 상기 윈도우 내부에, 그리고 상기 윈도우의 에지 아래에 상기 필드 산화물 영역의 측면 방향에 존재하는 벌크 잠식부분(bulk encroachment)의 거리와 실질적으로 동일한 두께로 침착되는 것을 특징으로 하는 반도체 장치 제조 방법.
KR1019920009813A 1991-06-10 1992-06-05 반도체 장치 제조방법 KR100242396B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP91201414.9 1991-06-10
EP91201414 1991-06-10

Publications (2)

Publication Number Publication Date
KR930001375A KR930001375A (ko) 1993-01-16
KR100242396B1 true KR100242396B1 (ko) 2000-03-02

Family

ID=8207705

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920009813A KR100242396B1 (ko) 1991-06-10 1992-06-05 반도체 장치 제조방법

Country Status (4)

Country Link
US (1) US5254494A (ko)
EP (1) EP0518418A1 (ko)
JP (1) JP2662143B2 (ko)
KR (1) KR100242396B1 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0589124B1 (en) * 1992-09-23 1999-01-07 Co.Ri.M.Me. Method for eliminating the bird's beak from selective oxidations of semiconductor electronic devices
KR960011861B1 (ko) * 1993-06-10 1996-09-03 삼성전자 주식회사 반도체장치의 소자 분리 방법
DE4336869C2 (de) * 1993-10-28 2003-05-28 Gold Star Electronics Verfahren zum Herstellen eines MOS-Transistors
JPH07169759A (ja) * 1993-12-14 1995-07-04 Fujitsu Ltd 半導体装置の製造方法と半導体装置
JPH0897202A (ja) * 1994-09-22 1996-04-12 Fujitsu Ltd 半導体装置の製造方法
US5498556A (en) * 1995-01-10 1996-03-12 United Microelectronics Corp. Metal-oxide-semiconductor field-effect transistor and its method of fabrication
US5814186A (en) * 1995-08-28 1998-09-29 Advanced Micro Devices, Inc. SOG etchant gas and method for using same
US5612248A (en) * 1995-10-11 1997-03-18 Micron Technology, Inc. Method for forming field oxide or other insulators during the formation of a semiconductor device
US5891788A (en) * 1996-11-14 1999-04-06 Micron Technology, Inc. Locus isolation technique using high pressure oxidation (hipox) and protective spacers
US6133118A (en) * 1997-08-22 2000-10-17 Acer Semiconductor Manufacturing Inc. Edge polysilicon buffer LOCOS isolation
US6080676A (en) * 1998-09-17 2000-06-27 Advanced Micro Devices, Inc. Device and method for etching spacers formed upon an integrated circuit gate conductor
US6281132B1 (en) 1998-10-06 2001-08-28 Advanced Micro Devices, Inc. Device and method for etching nitride spacers formed upon an integrated circuit gate conductor
US7569883B2 (en) * 2004-11-19 2009-08-04 Stmicroelectronics, S.R.L. Switching-controlled power MOS electronic device
ITMI20042243A1 (it) * 2004-11-19 2005-02-19 St Microelectronics Srl Processo per la realizzazione di un dispositivo mos di potenza ad alta densita' di integrazione
TWI290739B (en) * 2006-02-13 2007-12-01 Touch Micro System Tech Method of edge bevel rinse

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4318759A (en) * 1980-07-21 1982-03-09 Data General Corporation Retro-etch process for integrated circuits
US4407696A (en) * 1982-12-27 1983-10-04 Mostek Corporation Fabrication of isolation oxidation for MOS circuit
US4580330A (en) * 1984-06-15 1986-04-08 Texas Instruments Incorporated Integrated circuit isolation
JPS61296741A (ja) * 1985-06-25 1986-12-27 Nec Corp 半導体装置の製造方法
JPH079930B2 (ja) * 1985-07-10 1995-02-01 松下電子工業株式会社 半導体装置の製造方法
JPS62216246A (ja) * 1986-03-17 1987-09-22 Nippon Texas Instr Kk 半導体装置の製造方法
US4755477A (en) * 1987-03-24 1988-07-05 Industrial Technology Research Institute Overhang isolation technology
JPH0744214B2 (ja) * 1988-06-29 1995-05-15 三菱電機株式会社 半導体装置の製造方法
EP0424018A3 (en) * 1989-10-17 1991-07-31 American Telephone And Telegraph Company Integrated circuit field isolation process

Also Published As

Publication number Publication date
JP2662143B2 (ja) 1997-10-08
EP0518418A1 (en) 1992-12-16
JPH05198590A (ja) 1993-08-06
US5254494A (en) 1993-10-19
KR930001375A (ko) 1993-01-16

Similar Documents

Publication Publication Date Title
US6746936B1 (en) Method for forming isolation film for semiconductor devices
KR960016502B1 (ko) 집적 회로 분리 방법
EP0562127B1 (en) Method for fabrication of semiconductor device
KR100242396B1 (ko) 반도체 장치 제조방법
US5747377A (en) Process for forming shallow trench isolation
US6967146B2 (en) Isolation region forming methods
EP0488625B1 (en) Method for use in a semiconductor field oxidation process
JPH0580148B2 (ko)
JPH07335638A (ja) デバイス作製プロセス
US5512509A (en) Method for forming an isolation layer in a semiconductor device
US6346457B1 (en) Process for manufacturing semiconductor device
US5371035A (en) Method for forming electrical isolation in an integrated circuit device
US5837595A (en) Methods of forming field oxide isolation regions with reduced susceptibility to polysilicon residue defects
KR100286127B1 (ko) 반도체 장치의 트렌치 격리 형성 방법
US4635344A (en) Method of low encroachment oxide isolation of a semiconductor device
EP0612438A1 (en) Process for fabricating insulation-filled deep trenches in semiconductor substrates
US6579777B1 (en) Method of forming local oxidation with sloped silicon recess
US6444539B1 (en) Method for producing a shallow trench isolation filled with thermal oxide
KR100895824B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100242522B1 (ko) 반도체장치의 소자격리방법
KR100800106B1 (ko) 반도체 소자의 트렌치 절연막 형성 방법
KR100315019B1 (ko) 반도체장치의소자분리방법
JPH0737974A (ja) 半導体装置の製造方法
KR20060063304A (ko) 반도체 소자의 ｓｔｉ형 소자분리막 형성방법
KR20010011764A (ko) 반도체 소자 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20091022

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee