KR100242380B1 - 반도체소자의 필드격리막 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조 공정중 셀(Cell)과 셀간의 분리(아이솔레이션)를 위한 필드 격리막의 형성방법에 관한 것으로서, 특히 고집적 소자에 적당하도록 더블 로코스(DOUBLE LOCOS) 방식을 사용하여 필드 지역의 면적을 줄이도록 한 반도체 소자의 격리막 제조방법에 관한 것이다.

이를 위하여 반도체 소자의 필드 격리막 제조방법에 있어서, 반도체기판(1)에 제 1 베이스 산화막(3)과 제 1 질화막(4)을 차례로 형성하고, 포토 에치 공정으로 활성영역(2)의 제 1 질화막(4) 및 제 1 베이스 산화막(3)을 식각 한 다음 채널 스톱이온 주입공정을 실시하는 단계와, 상기 단계 후 제 1차 산화공정을 실시하여 활성영역(2)에 소정두께의 산화막(14)을 형성 시키는 단계와, 상기 단계 후 제 1 질화막(4)과 제 1 베이스 산화막(3) 및 산화막(14)을 제거하는 단계와, 상기 단계 후 전면에 제 2 베이스 산화막(3')을 형성하고 제 2 질화막(7)을 증착 하고, 포토 에치 공정으로 필드영역의 제 2 질화막(7) 및 제 2 베이스 산화막(3')을 식각 한 다음 필드영역에 필드이온(15)을 주입하는 단계와, 상기 단계 후 제 2차 산화공정을 실시하여 필드 격리막(17)을 형성 시키는 단계와, 상기 제 2 질화막(7) 및 제 2 베이스 산화막(3')을 제거하는 단계로 이루어진 것이다.

Description

반도체 소자의 필드 격리막 제조방법

제 1 도는 종래 반도체 소자의 필드 격리막 제조 공정도.

제 2 도는 본 발명에 따른 반도체 소자의 필드 격리막 제조 공정도.

* 도면의 주요부분에 대한 부호의 설명

1 : 반도체 기판 2 : 활성영역

3 : 제 1 베이스 산화막 3' : 제 2 베이스 산화막

4 : 제 1 질화막 7 : 제 2 질화막

8 : 절연막 13 : 채널스톱 이온 접합부

12 : 채널스톱 이온 15 : 필드이온

14 : 산화막

16 : 채널 스톱 및 필드이온 접합부 17 : 필드 격리막

본 발명은 반도체 소자의 제조 공정중 셀(Cell)과 셀간의 분리(아이솔레이션)를 위한 필드 격리막의 형성방법에 관한 것으로서, 특히 고집적 소자에 적당하도록 더블 로코스(DOUBLE LOCOS)방식을 사용하여 필드 지역의 면적을 줄이도록 한 반도체 소자의 격리막 제조방법에 관한 것이다.

일반적으로 사용되는 고집적(64M DRAM급) 반도체 소자의 제조 공정 중에서 반도체기판에 활성영역 형성후 필드 격리막 형성 방법은 제 1도에 도시된 바와 같다.

즉 (a)도와 같이 반도체기판(1)에 형성된 활성영역(2)위에 베이스 산화막(3)을 증착 한후 활성영역(2)을 국부적으로 산화시킬 마스크 역할을 할 수 있는 제 1 질화막(4)을 2000Å 이상 두께로 데포지션 한 다음 포토레지스터를 사용하여 액티브 지역 형성을 위해 포토 마스킹 공정을 수행 한 후 상기 포토레지스터를 마스크로 하여 정의된 액티브 영역에 존재하는 제 1 질화막(4) 및 베이스산화막(3)을 식각 한 다음 포토레지스터를 제거하고 액티브영역에 제 1 N^-필드이온(5)을 주입하여 액티브 영역에 N^-채널이온 접합부(6)을 형성 시키게 된다. (이때 P MOS 지역은 P^-필드이온 주입 작업을 한다.)

상기 공정 후 식각 및 이온 주입에 따른 손실을 완화하기 위해 800℃∼900℃ 온도에서 열처리 공정을 실시 한 다음, (b)도와 같이 제 2 질화막(7)을 500Å 두께로, 그리고 절연막(8)을 차례로 증착 한 후 상기 절연막(8) 및 제 2 질화막(7)을 활성영역 계면까지 에치백을 실시하여 (c)도와 같이 제 1 질화막(4) 측벽에 잔여된 제 2 질화막(7) 측벽에 사이드월을 형성 시킨 다음 상기 사이드월인 절연막(8)을 마스크로 하여 반도체기판(1)을 에치하여 소정 깊이로 디파인 한 후 산화 공정을 통해 300Å 이하의 산화막을 형성하고 제 2 N^-필드이온(9) 주입을 위한 포토 마스킹 작업 및 이온 주입 작업을 하면 제 1 및 제 2 필드이온 접합부(10)가 형성 된다. (이때 P MOS지역은 P^-필드이온 주입을 포토 마스킹 작업 및 이온 주입 작업을 한다.)

상기 공정 후 (d)도와 같이 절연막(8)인 사이드월을 제거 한 다음 필드산화 공정을 실시하면 제 1 및 제 2 필드이온 접합부(10)가 부풀어 올라 (e)도와 같은 필드 격리막(11)이 형성되며, 이 후 제 1 및 제 2 질화막(4)(7)과 베이스 산화막(3)을 제거((f)도) 함으로써 필드 격리막 제조를 완료하게 된다.

상기와 같은 종래 반도체 소자의 필드 격리막 제조방법은 포토 마스킹 공정시 좁은 지역의 디파인에 한계가 있어 필드 산화막의 면적을 줄이는데 한계가 있을 뿐만 아니라 필드 격리막의 가장자리(EDGE) 부분에서의 주입되는 불순물의 역류를 방지하기 위하여 필드 이온 주입을 2회 실시 함으로써 제조공정이 복잡하게 되며, 또한 두꺼운 질화막의 사용에 따른 상기 질화막과 반도체기판간의 열팽창 계수 차이에서 기인하는 열적 스트레스가 액티브 영역에 결정 결함을 유발하여 반도체 소자의 신뢰성이 저하 되는 문제점이 발생하게 되는 것이다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 더블 로코스 즉, 제 1차 산화공정(제 1차 로코스공정)에서 액티브영역이 형성될 지역을 크게 디파인 하고, 필드산화막을 형성하는 제 2차 산화공정(제 2차 로코스공정)시 종래 유발되는 버즈 비크(Bird's Beak)가 상쇄되어 버즈 비크에 대한 문제를 해결 하기 위해 반도체기판을 경계로 아래쪽은 넓게, 위쪽은 좁게 형성되는 필드 격리막으로 인해 격리막 지역의 면적을 감소시켜 이후 형성될 노드 콘택이나 메탈 콘택시 공정을 용이하게 할 수 있도록 한 것이다.

본 발명의 목적은 반도체 소자의 필드 격리막 제조방법에 있어서, 반도체기판(1)에 제 1 베이스 산화막(3)과 제 1 질화막(4)을 차례로 형성하고, 포토 에치 공정으로 활성영역(2)의 제 1 질화막(4) 및 제 1 베이스 산화막(3)을 식각 한 다음 채널 스톱이온 주입공정을 실시하는 단계와, 상기 단계 후 제 1차 산화공정을 실시하여 활성영역(2)에 소정두께의 산화막(14)을 형성 시키는 단계와, 상기 단계 후 제 1 질화막(4)과 제 1 베이스 산화막(3) 및 산화막(14)을 제거하는 단계와, 상기 단계 후 전면에 제 2 베이스 산화막(3')을 형성하고 제 2 질화막(7)을 증착하고, 포토 에치 공정으로 필드영역의 제 2 질화막(7) 및 제 2 베이스 산화막(3')을 식각 한 다음 필드영역에 필드이온(15)을 주입하는 단계와, 상기 단계 후 제 2차 산화공정을 실시 하여 필드 격리막(17)을 형성 시키는 단계와, 상기 제 2 질화막(7) 및 제 2 베이스 산화막(3')을 제거하는 단계로 이루어진 반도체 소자의 필드 격리막 제조방법을 제공 하는데 있다.

이하 첨부된 도면에 의해 상세히 설명하면 다음과 같다.

제 2 도는 본 발명에 따른 반도체 소자의 필드 격리막 제조 공정도로서, 먼저 (a )도와 같이 반도체기판(1)에 제 1 베이스 산화막(3)을 형성 한후 국부적으로 산화시킬 마스크 역할을 할 수 있는 제 1 질화막(4)을 1800Å 이하 두께로 데포지션 한 다음 포토레지스터를 사용하여 액티브 지역의 제 1 질화막(4)을 제거하기 위해 포토 마스킹 공정을 수행 한 후, 상기 포토레지스터를 마스크로 하여 정의된 액티브 영역에 존재한 제 1 질화막 및 제 1 베이스산화막(3)을 식각 한 다음 포토레지스터를 제거하고 액티브영역에 스톱이온을 주입 하기 위한 포토 마스킹 작업 및 채널 스톱이온(12)을 주입하여 액티브 영역에 채널 이온스톱 접합부(13)를 형성 시키게 된다. (이때 P MOS 지역은 P^-, N MOS 지역은 N^-채널 스톱이온 주입 작업을 한다.)

상기 공정 후 (b)도와 같이 제 1차 산화공정(제 1차 로코스공정)을 실시하면 활성영역에 소정두께의 산화막(14)이 형성된다(이때 제 1차 산화공정시 제 1 질화막(4)을 식각하는 면적은, 이 후 진행되는 제 2차 산화공정시 발생하는 버즈 비크를 감안 하여 마지막 결정된 활성영역 면적보다 크게 설정한다.

그 다음(c)도와 같이 제 1 질화막(4)와 제 1 베이스 산화막(3) 및 산화막(14)을 제거하면 활성영역(2)이 좁은 폭으로 돌출되어 형성된다.

이 후 (d)도에서와 같이 전면에 제 2 베이스 산화막(3')과 제 2 질화막(7)을 차례로 증착 시킨 다음 활성영역을 형성하기 위해 포토 마스킹 공정을 실시하고 에치 작업을 통해 필드영역에 존재하는 제 2 질화막(7) 및 제 2 베이스 산화막(3')을 식각 한다. (이때 제 2차 산화공정시 제 2 질화막을 식각하는 면적은, 마지막 결정된 필드 면적보다 적게 설정 하도록 한다.)

그 다음 필드이온 주입을 위한 포토 마스킹 작업 및 필드이온(15)을 주입하게 되면 활성영역(2)에 채널스톱 및 필드이온 접합부(16)를 형성 시키게 된다. (이때 P MOS 지역은 P^-, N MOS 지역은 N^-필드이온 주입 포토 마스킹 작업 후 이온 주입을 실시 한다.)

상기 공정이 완료 되면 (e )도와 같이 제 2차 산화공정(제 2차 로코스 공정)을 실시하면 제 2 질화막(7)에 의해 위쪽은 좁게 활성영역(2)측에는 넓게 격리막(17)을 형성 시키게 되며 이 후 (f)도와 같이 제 2 질화막(7) 및 제 2 베이스 산화막(3')을 제거 함으로써 격리막 제조 공정을 완료하게 된다.

이상에서 상술한 바와 같이 본 발명에 따른 반도체 소자의 필드 격리막 제조방법은 더블 로코스 즉, 제 1 차 산화공정(제 1 차 로코스공정)에서 액티브영역이 형성될 지역을 크게 디파인 함으로써 필드산화막을 형성하는 제 2 차 산화공정(제 2 차 로코스공정)시 종래 유발되는 버즈 비크(Bird's Beak)가 상쇄되어 버즈 비크에 대한 문제를 해결 하였을 뿐만 아니라, 반도체기판을 경계로 아래쪽은 넓게, 위쪽은 좁게 형성되는 필드 격리막으로 인해 격리막 지역의 면적을 감소시켜 이후 형성될 노드 콘택이나 메탈 콘택시 공정을 용이하게 할 수 있는 것이다.

또한 단위 셀이 각기 단위 활성영역(Well)으로 재분리되어 있어 기존 필드 산화막 형성방식에 비해 월등한 채널스톱 효과가 높으며, 단위 셀이 필드 격리막으로 둘러싸인 트렌치안에 형성하여 단차에 의한 캐패시터 면적 증가 효과를 제공 할 수 있는 것이다.

Claims (4)

1. 반도체 소자의 필드 격리막 제조방법에 있어서,

   반도체기판(1)에 제 1 베이스산화막(3)과 제 1 질화막(4)을 차례로 형성하고, 포토 에치 공정으로 활성영역(2)의 제 1 질화막(4) 및 제 1 베이스산화막(3)을 식각 한 다음 채널 스톱이온 주입공정을 실시하는 단계와,

   상기 단계 후 제 1차 산화공정을 실시하여 활성영역(2)에 소정두께의 산화막(14)을 형성시키는 단계와,

   상기 단계 후 제 1 질화막(4)과 제 1 베이스산화막(3) 및 산화막(14)을 제거하는 단계와,

   상기 단계 후 전면에 제 2 베이스 산화막(3')을 형성하고 제 2 질화막(7)을증착하고, 포토 에치 공정으로 필드영역의 제 2 질화막(7) 및 제 2 베이스 사놔막(3')을 식각 한 다음 필드영역에 필드이온(15)을 주입하는단계와,

   상기 단계 후 제 2 차 산화공정을 실시 하여 필드 격리막(17)을 형성시키는 단계와,

   상기 제 2 질화막(7) 및 제 2 베이스 산화막(3')을 제거하는 단계로 이루어진 반도체 소자의 필드 격리막 제조방법.
2. 제 1항에 있어서 상기 제 1 질화막(4)은,

   1800Å 이하의 두께로 증착 시킨 것을 특징으로 하는 반도체 소자의 필드 격리막 제조방법.
3. 제 1항에 있어서 상기 제 1차 산화공정시 제 1 질화막(4)을 식각하는 면적은,

   이 후 진행되는 제 2차 산화공정시 발생하는 버즈 비크를 감안하여 마지막 결정된 활성영역 면적보다 크게 설정 한 것을 특징으로 하는 반도체소자의 필드 격리막 제조방법,
4. 제 1항에 있어서 상기 제 2차 산화공정시 제 2 질화막(7)을 식각하는 면적은,

   마지막 결정된 필드 면적보다 적게 설정 하도록 한 것을 특징으로 하는 것을 특징으로 하는 반도체 소자의 필드 격리막 제조방법.