KR100239736B1 - 버틈 리드 패키지 및 그 제조방법 - Google Patents

버틈 리드 패키지 및 그 제조방법 Download PDF

Info

Publication number
KR100239736B1
KR100239736B1 KR1019970038513A KR19970038513A KR100239736B1 KR 100239736 B1 KR100239736 B1 KR 100239736B1 KR 1019970038513 A KR1019970038513 A KR 1019970038513A KR 19970038513 A KR19970038513 A KR 19970038513A KR 100239736 B1 KR100239736 B1 KR 100239736B1
Authority
KR
South Korea
Prior art keywords
lead
solder
chip
package
attaching
Prior art date
Application number
KR1019970038513A
Other languages
English (en)
Other versions
KR19990016075A (ko
Inventor
송치중
김진성
Original Assignee
김영환
현대반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체주식회사 filed Critical 김영환
Priority to KR1019970038513A priority Critical patent/KR100239736B1/ko
Publication of KR19990016075A publication Critical patent/KR19990016075A/ko
Application granted granted Critical
Publication of KR100239736B1 publication Critical patent/KR100239736B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

본 발명은 버틈 리드 패키지 및 그 제조방법에 관한 것으로, 종래의 버틈 리드 패키지는 실장시 외부충격에 약하여 쉽게 이탈되어 신뢰성저하의 주요인이 되는 문제점이 있었다. 본 발명 버틈 리드 패키지 및 그 제조방법은 몸체부(15)의 하면으로 노출된 리드(13)에 접착용솔더를 부착하여, 실장시 리드와 피시비의 랜드 사이에 융착되도록 함으로서, 종래보다 패키지의 실장력이 증가되어 신뢰성이 향상되는 효과가 있다. 또한, 접착용 솔더의 채용으로 패키지의 하면과 피시비의 상면 사이에 공간이 확보되어 실장한 상태에서 외부단자의 개별적인 검사가 용이해지는 효과가 있다.

Description

버틈 리드 패키지 및 그 제조방법
본 발명은 버틈 리드 패키지(BOTTOM LEAD PACKAGE) 및 그 제조방법에 관한 것으로, 특히 피시비(PCB)에 실장시 패키지의 실장력을 향상시키도록 하는데 적합한 버틈 리드 패키지 및 그 제조방법에 관한 것이다.
일반적인 경박단소화된 반도체 패키지 중 리드를 패키지의 몰딩부 하면에 노출시켜서, 그 노출면을 피시비의 상면에 실장할 수 있도록 되어 있는 패키지를 버틈 리드 패키지라고 일컬어 지며, 이와 같은 패키지는 다른 컨벤셔널 패키지(CONVENTIONAL PACKAGE)들과 같이 아웃리드가 돌출되지 않기 때문에 외부의 충격으로 부터 리드휨(LEAD BENT)의 발생이 근본적으로 차단되고, 실장면적도 적게 차지하여 이 분야의 좀더 발전적인 패키지 개발에 많은 연구가 진행되고 있는 것이 사실이다. 이와 같은 일반적인 종래 버틈 리드 패키지가 도 1에 도시되어 있는 바, 이를 간단히 설명하면 다음과 같다.
도 1은 종래 버틈 리드 패키지의 구조를 보인 종단면도로서, 도시된 바와 같이, 종래 버틈 리드 패키지는 반도체 칩(1)과, 그 칩(1)의 하면 양측에 나열설치되며 하단부의 칩접합부(2a)와 상단부의 와이어접합부(2b)가 구비된 복수개의 리드(2)와, 상기 칩접합부(2a)의 상면과 칩(1)의 하면을 부착하기 위한 양면테이프(3)와, 상기 칩(1)의 상면 양측에 나열형성되는 복수개의 칩패드(1a)와 상기 리드(2)의 와이어접합부(2b)를 각각 전기적으로 연결하기 위한 복수개의 금속와이어(4)와, 상기 리드(2)의 칩접합부(2a) 하면이 외부로 노출됨과 아울러 상기 칩(1), 금속와이어(4), 리드(2)의 일정부분을 감싸도록 에폭시로 몰딩된 몸체부(5)로 구성되어 있다.
상기와 같이 구성되어 있는 종래 버틈 리드 패키지의 제조방법을 도 2를 참조하여 설명하면 다음과 같다.
먼저, 웨이퍼 상태에서 절단된 칩(1)을 양면테이프(3)를 이용하여 리드(2)의 칩접합부(2a) 상면에 부착하는 다이본딩공정을 실시한다. 그런 다음, 상기 칩(1)의 상면에 형성된 칩패드(1a)들과 리드(2)의 와이어접합부(2b)를 각각 금속와이어(4)로 연결하는 와이어본딩공정을 실시한다. 그런 다음, 상기 리드(2)의 칩접합부(2a) 하면을 외부로 노출시킴과 동시에 상기 칩(1), 금속와이어(4), 리드(2)의 일정부분을 감싸도록 에폭시로 몰딩하여 몸체부(5)를 형성하는 몰딩공정을 실시한다. 그런 다음, 리드(2)의 노출면에 솔더를 도포하는 솔더플래팅공정을 실시하고, 트리밍공정을 실시하여 패키지(P)를 완성한다.
상기와 같이 완성된 패키지(P)는 마더보드(6)의 랜드(미도시) 상면에 크림상태의 솔더(7)를 도포하는 솔더플래팅공정을 실시한 다음, 상기 랜드(미도시)의 상면에 패키지(P)의 하면에 노출된 리드(2)의 노출면을 얼라인 하고, 일정온도의 노를 통과시켜서 솔더(7)가 융착되어 도 3과 같이 패키지(P)가 실장되도록 하여 사용된다.
그러나, 상기와 같은 종래 버틈 리드 패키지(P)는 솔더플래팅을 실시하여 단품으로 제작 후 도포된 솔더(미도시)의 두께가 약 20μm 이며, 마더보드(6)에 실장된 상태에서 솔더(7)의 두께는 약 100μm로서, 이는 마더보드(6)에 실장된 상태에서 외부의 충격에 쉽게 리드(2)의 접합부분이 단락될 수 있으며, 그로 인하여 패키지(P)의 신뢰성저하를 초래하는 문제점이 있었다.
또한, 상기와 같은 종래 버틈 리드 패키지(P)는 마더보드(6)에 실장된 상태에서 패키지(P)의 하면과 마더보드(6)의 상면 사이의 공간확보가 이루어지지 않아 개별적이 외부단자의 전기적인 특성검사가 불가능한 문제점이 있었다.
본 발명의 목적은 상기와 같은 여러 문제점을 갖지 않는 버틈 리드 패키지 및 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은 패키지의 실장시 실장력을 향상시키도록 하는데 적합한 버틈 리드 패키지 및 그 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 패키지의 실장후에도 개별적인 외부단자의 전기적인 특성검사를 실시할 수 있도록 하는데 적합한 버틈 리드 패키지 및 그 제조방법을 제공함에 있다.
도 1은 종래 버틈 리드 패키지의 구조를 보인 종단면도.
도 2는 종래 버틈 리드 패키지의 제조순서를 보인 공정도.
도 3은 종래 버틈 리드 패키지가 실장된 상태를 보인 종단면도.
도 4는 본 발명 버틈 리드 패키지의 제1 실시예를 보인 종단면도.
도 5는 본 발명 버틈 리드 패키지의 제1 실시예에 따른 제조순서를 보인 공정도.
도 6은 본 발명 버틈 리드 패키지의 제2 실시예를 보인 종단면도.
도 7은 본 발명 버틈 리드 패키지의 제3 실시예를 보인 종단면도.
도 8은 본 발명 버틈 리드 패키지의 제3 실시예에 따른 제조순서를 보인 공정도.
도 9은 본 발명 버틈 리드 패키지의 제4 실시예를 보인 종단면도.
** 도면의 주요 부분에 대한 부호의 설명 **
11,31 : 칩 11a,31a: 칩패드
12,32 : 절연성 양면 테이프 13,33 : 리드
14,34 : 금속와이어 15,35 : 몸체부
16,36 : 솔더볼 26,46 : 솔더범프
33a: 주부재 33b: 부부재
33a': 솔더접속구
상기와 같은 본 발명의 목적을 달성하기 위하여 반도체 칩과, 그 칩의 하면에 접착부재로 부착되는 복수개의 리드와, 상기 칩의 상면에 형성된 다수개의 칩패드와 상기 리드를 전기적으로 연결하는 금속와이어와, 상기 리드의 하면을 노출시킴과 아울러 상기 칩, 금속와이어, 리드의 일정부분을 감싸도록 몰딩된 몸체부와, 상기 리드의 하면에 형성된 노출면에 부착되는 접착용솔더를 구비하여서 구성되는 것을 특징으로 하는 버틈 리드 패키지가 제공된다.
또한, 반도체 칩과, 그 칩의 하면에 접착부재로 부착되며 하면에 솔더접속구가 구비된 주부재의 상면에 부부재가 클래딩된 복수개의 리드와, 상기 칩의 상면에 형성된 다수개의 칩패드와 상기 리드의 부부재를 전기적으로 연결하는 금속와이어와, 상기 리드의 하면을 노출시킴과 아울러 상기 칩, 금속와이어, 리드의 일정부분을 감싸도록 몰딩된 몸체부와, 상기 리드의 하면에 형성된 솔더접속구에 삽입되어 부부재의 하면에 부착되는 접착용솔더를 구비하여서 구성되는 것을 특징으로 하는 버틈 리드 패키지가 제공된다.
또한, 리드의 상면에 접착부재로 반도체 칩을 부착고정하는 다이본딩공정을 수행하는 단계와, 상기 칩의 상면에 형성된 다수개의 칩패드와 리드를 금속와이어로 연결하는 와이어본딩공정을 수행하는 단계와, 상기 리드의 하면을 노출시킴과 동시에 상기 칩, 금속와이어, 리드의 일정부분을 감싸도록 몰딩하여 몸체부를 형성하는 몰딩공정을 수행하는 단계와, 상기 리드의 하측 노출면에 솔더를 도포하는 솔더플래팅공정을 수행하는 단계와, 상기 솔더플래팅된 리드의 하면에 접착용솔더를 부착하는 솔더부착공정을 수행하는 단계의 순서로 진행하는 것을 특징으로 하는 버틈 리드 패키지의 제조방법이 제공된다.
또한, 솔더접속구가 형성된 주부재와 부부재가 클래딩된 리드의 상면에 접착부재로 반도체 칩을 부착고정하는 다이본딩공정을 수행하는 단계와, 상기 칩의 상면에 형성된 다수개의 칩패드와 리드의 부부재를 금속와이어로 연결하는 와이어본딩공정을 수행하는 단계와, 상기 리드의 하면을 노출시킴과 동시에 상기 칩, 금속와이어, 리드의 일정부분을 감싸도록 몰딩하여 몸체부를 형성하는 몰딩공정을 수행하는 단계와, 상기 리드의 하면에 형성된 솔더접속구에 삽입되어 부부재의 하면에 연결되도록 접착용솔더를 부착하는 솔더부착공정을 수행하는 단계의 순서로 진행하는 것을 특징으로 하는 버틈 리드 패키지의 제조방법이 제공된다.
이하, 상기와 같이 구성되는 본 발명 버틈 리드 패키지 및 그 제조방법을 첨부된 도면의 실시예를 참고하여 보다 상세히 설명하면 다음과 같다.
도 4는 본 발명 버틈 리드 패키지의 제1 실시예를 보인 종단면도로서, 도시된 바와 같이, 본 발명 버틈 리드 패키지는 반도체 칩(11)의 하면 양측에 절연성 양면 테이프(12)를 이용하여 소정형태로 절곡된 리드(13)가 부착되어 있고, 상기 칩(11)의 상면에 형성된 다수개의 칩패드(11a)와 상기 리드(13)의 상단부(13a)는 각각 금속와이어(14)로 전기적인 연결이 이루어져 있으며, 상기 리드(13)의 하면에 노출면(13c)을 형성시킴과 동시에 상기 칩(11), 금속와이어(14), 리드(13)의 일정부분을 감싸도록 에폭시로 몰딩하여 몸체부(15)가 형성되어 있고, 상기 리드(13)의 하면에 형성된 노출면(13c)에 솔더볼(16)이 부착되어 있다.
상기와 같이 구성되어 있는 본 발명 버틈 리드 패키지의 제1 실시예에 따른 제조방법을 도 5를 참조하여 설명하면 다음과 같다.
먼저, 일정간격을 두고 양측에 나열설치된 리드(13)의 하단부(13b) 상면에 절연성 양면 테이프(12)로 반도체 칩(11)을 부착고정하는 다이본딩공정을 실시한다. 그런 다음, 상기 칩(11)의 상면에 형성된 다수개의 칩패드(11a)와 리드(13)의 상단부(13a) 상면을 금속와이어(14)로 연결하는 와이어본딩공정을 실시한다. 그런 다음, 상기 리드(13)의 하단부(13b) 하면에 노출면(13c)을 형성시킴과 동시에 상기 칩(11), 금속와이어(14), 리드(13)의 일정부분을 감싸도록 에폭시로 몰딩하여 몸체부(15)를 형성하는 몰딩공정을 실시한다. 그런 다음, 상기 리드(13)의 하단부(13b) 하면의 노출면(13c)에 솔더(미도시)를 도포하는 솔더플래팅공정을 실시한다. 그런 다음, 마지막으로 상기 솔더(미도시)가 플래팅된 리드(13)의 노출면(13c)에 각각 솔더볼(16)을 접착제로 부착고정하고 노속에서 열을 가하여 솔더(미도시)의 융착으로 솔더볼(16)을 부착하는 솔더볼어태치공정을 실시하여 완성한다.
도 6은 본 발명 버틈 리드 패키지의 제2 실시예를 보인 종단면도로서, 도시된 바와 같이, 본 발명 버틈 리드 패키지의 제2 실시예는 도 4에 도시된 버틈 리드 패키지의 제1 실시예와 유사하다. 다만, 상기 리드(13)의 노출면(13c)에 높이 50∼500μm의 솔더범프(26)를 형성한 것을 특징으로 한다.
상기와 같이 구성되는 본 발명 제2 실시예의 제조방법도 제1 실시예의 제조방법과 유사하다. 다만, 상기 리드(13)의 노출면(13c)에 솔더페이스트를 도포하고, 적외선 리플로우(IR REFLOW)를 이용하여 솔더범프(26)를 형성하는 범핑공정을 실시하여 완성하는 것을 특징으로 한다.
도 7은 본 발명 버틈 리드 패키지의 제3 실시예를 보인 종단면도로서, 도시된 바와 같이, 본 발명 버틈 리드 패키지는 반도체 칩(31)의 하면 양측에 절연성 양면 테이프(32)를 이용하여 솔더접속구(33a')가 형성된 주부재(33a)의 상면에 부부재(33b)가 클래딩된 상태의 리드(33)들이 고정부착되어 있고, 상기 칩(31)의 상면에 형성된 다수개의 칩패드(31a)와 상기 리드(33)의 부부재(33b)가 금속와이어(34)를 이용하여 전기적으로 연결되어 있으며, 상기 리드(33)의 하면을 노출시킴과 아울러 상기 칩(31), 금속와이어(34), 리드(33)의 일정부분을 감싸도록 에폭시로 몰딩된 몸체부(35)가 형성되어 있고, 상기 리드(33)의 하면에 형성된 솔더접속구(33a')에 삽입되어 부부재(33b)에 연결되도록 솔더볼(36)이 부착되어 있다.
상기 리드(33)는 얼로이-42(ALLOY-42) 재질인 주부재(33a)의 상면에 Cu(COPPER) 재질인 부부재(33b)를 압착하여 부착된 클래드 메탈(CLAD METAL)인 것을 특징으로 한다.
상기와 같이 구성되어 있는 본 발명 버틈 리드 패키지의 제 3 실시예에 따른 제조방법을 도 8을 참조하여 설명하면 다음과 같다.
하단부에 솔더접속구(33a')가 형성된 주부재(33a)와 부부재(33b)가 클래딩된 리드(33)의 하단부 상면에 절연성 양면 테이프(32)로 반도체 칩(31)을 부착고정하는 다이본딩공정을 실시하고, 상기 칩(31)의 상면에 형성된 다수개의 칩패드(31a)와 리드(33)의 부부재(33b)를 금속와이어(34)로 연결하는 와이어본딩공정을 실시한다. 그런 다음, 상기 리드(33)의 하면을 노출시킴과 동시에 상기 칩(31), 금속와이어(34), 리드(33)의 일정부분을 감싸도록 몰딩하여 몸체부(35)를 형성하는 몰딩공정을 실시하고, 상기 리드(33)의 하면에 형성된 솔더접속구(33a')에 삽입되어 부부재(33b)의 하면에 연결되도록 솔더볼(36)을 접착제로 부착한 다음, 노의 내부를 통과시켜서 솔더볼(36)의 접촉부가 부분적으로 융착되도록 하여 부착하는 솔더볼어태치공정을 실시하여 완성한다.
도 9은 본 발명 버틈 리드 패키지의 제4 실시예를 보인 종단면도로서, 도시된 바와 같이, 본 발명 버틈 리드 패키지의 제4 실시예는 제3 실시예와 기본적인 구조는 유사하다. 다만, 상기 솔더접속구(33a')에 삽입되도록 부부재(33b)의 하면에 50∼500μm의 솔더범프(46)를 형성한 것을 특징으로 한다.
상기와 같이 본 발명 버틈 리드 패키지의 제4 실시예에 따른 제조방법도 도8에 도시된 제3 실시예의 제조순서와 유사하다. 다만, 상기 솔더접속구(33a')에 삽입되도록 부부재(33b)의 하면에 솔더페이스트를 바르고, 적외선 리플로우를 이용하여 높이 50∼500μm의 솔더범프(46)를 형성하는 범핑공정을 실시하여 패키지를 완성한다.
이상에서 상세히 설명한 바와 같이 본 발명 버틈 리드 패키지 및 그 제조방법은 몸체부의 하면으로 노출된 리드에 접착용 솔더를 부착하여, 실장시 리드와 피시비의 랜드 사이에 융착되도록 함으로서, 종래보다 패키지의 실장력이 증가되어 신뢰성이 향상되는 효과가 있다. 또한, 접착용 솔더의 채용으로 패키지의 하면과 피시비의 상면 사이에 공간이 확보되어 실장한 상태에서 외부단자의 개별적인 검사가 용이해지는 효과가 있다.

Claims (11)

  1. 반도체 칩과, 그 칩의 하면에 접착부재로 부착되는 복수개의 리드와, 상기 칩의 상면에 형성된 다수개의 칩패드와 상기 리드를 전기적으로 연결하는 금속와이어와, 상기 리드의 하면을 노출시킴과 아울러 상기 칩, 금속와이어, 리드의 일정부분을 감싸도록 몰딩된 몸체부와, 상기 리드의 하면에 형성된 노출면에 부착되는 접착용솔더를 구비하여서 구성되는 것을 특징으로 하는 버틈 리드 패키지.
  2. 제 1항에 있어서, 상기 접착용솔더는 솔더볼 또는 솔더범프인 것을 특징으로 하는 버틈 리드 패키지.
  3. 반도체 칩과, 그 칩의 하면에 접착부재로 부착되며 하면에 솔더접속구가 구비된 주부재의 상면에 부부재가 클래딩된 복수개의 리드와, 상기 칩의 상면에 형성된 다수개의 칩패드와 상기 리드의 부부재를 전기적으로 연결하는 금속와이어와, 상기 리드의 하면을 노출시킴과 아울러 상기 칩, 금속와이어, 리드의 일정부분을 감싸도록 몰딩된 몸체부와, 상기 리드의 하면에 형성된 솔더접속구에 삽입되어 부부재의 하면에 부착되는 접착용솔더를 구비하여서 구성되는 것을 특징으로 하는 버틈 리드 패키지.
  4. 제 3항에 있어서, 상기 리드는 얼로이-42 재질인 주부재의 상면에 Cu 재질인 부부재를 압착하여 부착된 클래드 메탈인 것을 특징으로 하는 버틈 리드 패키지.
  5. 제 3항에 있어서, 상기 접착용솔더는 솔더볼 또는 솔더범프인 것을 특징으로 하는 버틈 리드 패키지.
  6. 리드의 상면에 접착부재로 반도체 칩을 부착고정하는 다이본딩공정을 수행하는 단계와, 상기 칩의 상면에 형성된 다수개의 칩패드와 리드를 금속와이어로 연결하는 와이어본딩공정을 수행하는 단계와, 상기 리드의 하면을 노출시킴과 동시에 상기 칩, 금속와이어, 리드의 일정부분을 감싸도록 몰딩하여 몸체부를 형성하는 몰딩공정을 수행하는 단계와, 상기 리드의 하측 노출면에 솔더를 도포하는 솔더플래팅공정을 수행하는 단계와, 상기 솔더플래팅된 리드의 하면에 접착용솔더를 부착하는 솔더부착공정을 수행하는 단계의 순서로 진행하는 것을 특징으로 하는 버틈 리드 패키지의 제조방법.
  7. 제 6항에 있어서, 상기 솔더부착공정은 리드의 하면에 솔더볼을 부착하는 솔더볼어태치공정인 것을 특징으로 하는 버틈 리드 패키지의 제조방법.
  8. 제 6항에 있어서, 상기 솔더부착공정은 리드의 하면에 솔더범프를 형성하는 범핑공정인 것을 특징으로 하는 버틈 리드 패키지의 제조방법.
  9. 솔더접속구가 형성된 주부재와 부부재가 클래딩된 리드의 상면에 접착부재로 반도체 칩을 부착고정하는 다이본딩공정을 수행하는 단계와, 상기 칩의 상면에 형성된 다수개의 칩패드와 리드의 부부재를 금속와이어로 연결하는 와이어본딩공정을 수행하는 단계와, 상기 리드의 하면을 노출시킴과 동시에 상기 칩, 금속와이어, 리드의 일정부분을 감싸도록 몰딩하여 몸체부를 형성하는 몰딩공정을 수행하는 단계와, 상기 리드의 하면에 형성된 솔더접속구에 삽입되어 부부재의 하면에 연결되도록 접착용솔더를 부착하는 솔더부착공정을 수행하는 단계의 순서로 진행하는 것을 특징으로 하는 버틈 리드 패키지의 제조방법.
  10. 제 9항에 있어서, 상기 솔더부착공정은 솔더접속구가 형성된 부부재의 하면에 솔더볼을 부착하는 솔더볼어태치공정인 것을 특징으로 하는 버틈 리드 패키지의 제조방법.
  11. 제 9항에 있어서, 상기 솔더부착공정은 솔더접속구가 형성된 부부재의 하면에 솔더범프를 형성하는 범핑공정인 것을 특징으로 하는 버틈 리드 패키지의 제조방법.
KR1019970038513A 1997-08-13 1997-08-13 버틈 리드 패키지 및 그 제조방법 KR100239736B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970038513A KR100239736B1 (ko) 1997-08-13 1997-08-13 버틈 리드 패키지 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970038513A KR100239736B1 (ko) 1997-08-13 1997-08-13 버틈 리드 패키지 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR19990016075A KR19990016075A (ko) 1999-03-05
KR100239736B1 true KR100239736B1 (ko) 2000-01-15

Family

ID=19517352

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970038513A KR100239736B1 (ko) 1997-08-13 1997-08-13 버틈 리드 패키지 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR100239736B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200123687A (ko) 2019-04-22 2020-10-30 삼성전자주식회사 전지 케이스, 및 전지

Also Published As

Publication number Publication date
KR19990016075A (ko) 1999-03-05

Similar Documents

Publication Publication Date Title
US5731631A (en) Semiconductor device with tape automated bonding element
US5763296A (en) Method for fabricating an electronic device structure with studs locating lead frame on backing plate
US5625235A (en) Multichip integrated circuit module with crossed bonding wires
KR100194747B1 (ko) 반도체장치
JP2738568B2 (ja) 半導体チップモジュール
US5559316A (en) Plastic-molded semiconductor device containing a semiconductor pellet mounted on a lead frame
JP3851797B2 (ja) ボールグリッドアレーパッケージとそれに用いられる回路基板
US6037656A (en) Semiconductor integrated circuit device having short signal paths to terminals and process of fabrication thereof
US6323551B1 (en) Resin sealed-type semiconductor device and method of manufacturing the same
JP2954110B2 (ja) Csp型半導体装置及びその製造方法
US6365965B1 (en) Power semiconductor module with terminals having holes for better adhesion
KR100239736B1 (ko) 버틈 리드 패키지 및 그 제조방법
JP3258428B2 (ja) 複合半導体装置の製造方法
GB2174543A (en) Improved packaging of semiconductor devices
US7070831B2 (en) Member for semiconductor package and semiconductor package using the same, and fabrication method thereof
KR100192758B1 (ko) 반도체패키지의 제조방법 및 구조
WO1997001865A1 (en) Semiconductor device and method of manufacturing the same
JPH0917910A (ja) 半導体装置及びその製造方法、検査方法、実装基板
US6198160B1 (en) Surface mounted type semiconductor device with wrap-around external leads
JP2001144214A (ja) 半導体装置およびその接合構造
JPH11260850A (ja) 半導体装置およびその製造方法
KR940003563B1 (ko) 반도체 장치 및 그 제조방법
JP3003510B2 (ja) 配線基板の電極部形成方法
JPH10242328A (ja) 回路基板、この回路基板を有する回路モジュールおよびこの回路モジュールを有する電子機器
KR100206941B1 (ko) 버틈 리드 패키지 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100920

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee