KR100239718B1 - Write circuit of multi-port semiconductor device - Google Patents
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Abstract
본 발명은 멀티포트 반도체소자의 라이트회로에 관한 것으로, 종래의 회로는 1사이클에 1개의 데이타만을 입력해야 하는 문제점이 있었다. 본 발명은 이러한 종래의 문제점을 해결하기 위해 코어클럭의 '로우'주기와 '하이'주기마다 포지티브 클럭신호(PHI1, PHI2)를 출력하는 클럭제너레이터와; 라이트 인에이블신호(WE0, WE1)에 의해 인에이블 제어를 받고 상기 클럭제너레이터의 클럭신호(PHI1, PHI2)에 따라 데이타입력을 제어하기 위한 제어신호를 출력하는 라이트제어수단과; 상기 라이트 인에이블 신호에 의해 인에이블 제어를 받고 상기 클럭제너레이터의 출력신호에 따라 데이타신호를 순차적으로 받아들이기 위한 데이타입력수단과; 상기 라이트제어수단의 제어신호에 따라 상기 데이타입력수단의 출력신호를 전송/차단하는 스위칭수단과; 상기 스위칭수단의 출력신호를 메모리셀에 라이트하는 라이트구동수단으로 구성한 멀티포트 반도체소자의 라이트회로를 창안한 것으로, 이와같이 외부클럭의 하이와 로우구간 모두에서 데이타를 연속적으로 라이트함으로써 데이타 라이트 동작속도를 빠르게 할 수 있는 효과가 있고, 데이타 라이트 제어방법이 외부 클럭과 타이밍 차이를 둠으로써 연속적인 데이타 입력시 데이타 충돌에 의한 불량을 방지할 수 있는 효과가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a write circuit of a multiport semiconductor device, and the conventional circuit has a problem in that only one data is input in one cycle. The present invention provides a clock generator for outputting the positive clock signal (PHI1, PHI2) every 'low' period and 'high' period of the core clock to solve this conventional problem; Write control means for receiving enable control by the write enable signals WE0 and WE1 and outputting a control signal for controlling data input according to the clock signals PHI1 and PHI2 of the clock generator; Data input means for receiving enable control by the write enable signal and sequentially receiving a data signal according to an output signal of the clock generator; Switching means for transmitting / blocking an output signal of said data input means in accordance with a control signal of said write control means; Invented a write circuit of a multi-port semiconductor device composed of write driving means for writing the output signal of the switching means to a memory cell. Thus, the data write operation speed is increased by continuously writing data in both the high and low sections of the external clock. There is an effect that can be faster, and the data write control method has a timing difference from the external clock, thereby preventing the failure due to data collision during continuous data input.
Description
제1도는 종래 스태틱램의 라이트회로의 블럭 구성도.1 is a block diagram of a write circuit of a conventional static ram.
제2도는 제1도에 있어서, 각부 출력 파형도.FIG. 2 is a diagram showing output waveforms of each part in FIG.
제3도는 본 발명의 일 실시예시도.3 is an embodiment of the present invention.
제4도는 제3도의 상세 회로도.4 is a detailed circuit diagram of FIG.
제5도는 본 발명에 있어서, 각부 출력 파형도.5 is a diagram showing output waveforms of each part in the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
100 : 클럭제너레이터 200 : 라이트제어부100: clock generator 200: light control unit
300 : 데이타입력부 400 : 전송게이트300: data input unit 400: transmission gate
500 : 라이트구동부500: light drive unit
본 발명은 멀티포트 반도체소자(SRAM)의 라이트회로에 관한 것으로 특히, 외부동기 클럭의 '로우'와 '하이'클럭에 연속적으로 라이트 동작을 하는데 적당하도록 한 멀티포트 반도체소자의 라이트회로에 관한 것이다.The present invention relates to a write circuit of a multi-port semiconductor device (SRAM), and more particularly, to a write circuit of a multi-port semiconductor device suitable for continuously writing to the 'low' and 'high' clocks of an external synchronous clock. .
제1도는 종래 반도체소자의 라이트회로의 블럭 구성도로서, 이에 도시된 바와같이 코오클럭과 라이트인에이블신호(WE)를 합성하는 라이트제어부(10)와; 코어클럭과 데이타신호를 합성하는 데이타입력부(20)와; 상기 라이트제어부(10)와 상기 데이타입력부(20)의 출력신호를 코딩하는 멀티플렉서(30)와; 상기 멀티플렉서(30)의 출력신호를 메모리셀에 라이트하는 라이트구동부(40)로 구성된 것으로, 이와같이 구성된 종래 회로의 동작을 설명한다.FIG. 1 is a block diagram of a conventional write circuit of a semiconductor device, which includes a light control unit 10 for synthesizing a co-clock and a write enable signal WE; A data input unit 20 for synthesizing the core clock and the data signal; A multiplexer (30) for coding the output signals of the light control unit (10) and the data input unit (20); The operation of the conventional circuit having the light driver 40 for writing the output signal of the multiplexer 30 to the memory cell will be described.
제2도의 (a)에 도시한 바와같은 코어클럭이 입력되고, 제2도의 (b) 및 (c)에 도시한 바와같은 라이트인에이블신호(WE0), (WE1)가 입력되면 라이트제어부(10)는 이 두신호를 합성하여 제2도의 (d) 및 (e)에 도시한 바와 같은 신호를 멀티플렉서(30)에 인가한다.When the core clock as shown in (a) of FIG. 2 is input and the light enable signals WE0 and WE1 as shown in (b) and (c) of FIG. 2 are input, the light control unit 10 is input. ) Synthesizes these two signals and applies the signals as shown in (d) and (e) of FIG. 2 to the multiplexer 30.
이와같이 코어클럭과 라이트인에이블신호(WE0)가 합성되어 제2도의 (d)와 같은 '하이'신호(MUX0)가 출력되고, 이때 제2도의 (f)에 도시한 바와같이 데이타신호가 데이터 입력부(20)를 통해 입력되면 멀티플렉서(30)를 통해 출력된다.In this way, the core clock and the write enable signal WE0 are combined to output a 'high' signal MUX0 as shown in (d) of FIG. 2, and at this time, as shown in (f) of FIG. When input through 20 is output through the multiplexer (30).
그리고 라이트인에이블신호(WE1)는 다음 싸이클에서 코어클럭의 '하이'와 합성되어 제2도의 (e)에 도시한 바와같은 신호(MUX1)가 발생되어 다음 데이타가 입력된다.The write enable signal WE1 is combined with the 'high' of the core clock in the next cycle to generate a signal MUX1 as shown in FIG. 2E to input the next data.
이상에서 설명한 바와같이 종래의 회로는 1사이클에 1개의 데이타만을 입력해야 하는 문제점이 있었다. 따라서 데이타가 싸이클마다 연속적으로 입력되면 라이트제어신호의 디스에이블 시간만큼 다음 싸이클에서 데이타 셋업타임이 필요한 문제점이 있었다.As described above, the conventional circuit has a problem in that only one data is input in one cycle. Therefore, when data is continuously input for each cycle, there is a problem that the data setup time is required in the next cycle by the disable time of the write control signal.
본 발명의 목적은 이러한 종래의 문제점을 해결하기 위해, 외부클럭의 하이와 로우구간 모두에서 데이타를 연속적으로 라이트함으로써 데이타 라이트 동작속도를 빠르게 하게 한 멀티포트 반도체소자의 라이트회로를 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a write circuit of a multiport semiconductor device which speeds up a data write operation by continuously writing data in both high and low sections of an external clock.
상기 본 발명의 목적을 달성하기 위한 멀티포트 반도체소자의 라이트회로는 코어클럭의 '로우'주기와 '하이'주기마다 포지티브 클럭신호(PHI1, PHI2)를 출력하는 클럭제너레이터와; 라이트 인에이블신호(WE0, WE1)에 의해 인에이블 제어를 받고 상기 클럭제너레이터의 클럭신호(PHI1, PHI2)에 따라 데이타입력을 제어하기 위한 제어신호를 발생하여 출력하는 라이트제어수단과; 상기 라이트 인에이블신호(WE0, WE1)에 의해 인에이블 제어를 받고 상기 클럭제너레이터의 출력신호에 따라 데이타신호를 순차적으로 받아들이기 위한 데이타입력수단과; 상기 라이트제어수단의 제어신호에 따라 상기 데이타입력수단의 출력신호를 전송/차단하는 스위칭수단과; 상기 스위칭수단의 출력신호를 메모리셀에 라이트하는 라이트 구동수단으로 구성한 것으로, 이와같은 본 발명을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.The write circuit of the multi-port semiconductor device for achieving the object of the present invention includes a clock generator for outputting the positive clock signal (PHI1, PHI2) every 'low' period and 'high' period of the core clock; Light control means for receiving control by the write enable signals WE0 and WE1 and generating and outputting a control signal for controlling data input according to the clock signals PHI1 and PHI2 of the clock generator; Data input means for receiving enable control by the write enable signals WE0 and WE1 and sequentially receiving data signals according to the output signal of the clock generator; Switching means for transmitting / blocking an output signal of said data input means in accordance with a control signal of said write control means; With the light driving means for writing the output signal of the switching means to the memory cell, the present invention will be described in detail with reference to the accompanying drawings as follows.
제3도는 본 발명의 일 실시예시도로서, 이에 도시한 바와같이 코어클럭의 '로우'주기와 '하이'주기에서 연속적으로 데이타를 라이트 시키기 위해 필요한 펄스(PHI1, PHI2)를 출력하는 클럭제너레이터(100)와; 라이트 인에이블 신호(WE0, WE1)에 의해 인에이블 제어를 받고 상기 클럭제너레이터(100)의 클럭신호(PHI1, PHI2)에 따라 데이타입력을 제어하기 위한 제어신호를 발생하여 출력하는 라이트제어부(200)와; 상기 라이트 인에이블신호(WE0, WE1)에 의해 인에이블 제어를 받고 상기 클럭제너레이터(100)의 출력신호에 따라 데이타신호를 순차적으로 받아들이기 위한 데이타입력부(300)와; 상기 라이트제어부(200)의 제어신호에 따라 상기 데이타 입력부(300)의 출력신호를 전송/차단하는 전송게이트(400)와; 상기 전송게이트(400)의 출력신호를 메모리셀에 라이트하는 라이트구동부(500)로 구성한다.3 is an exemplary embodiment of the present invention, as shown in FIG. 100); The write control unit 200 receives enable control by the write enable signals WE0 and WE1 and generates and outputs a control signal for controlling data input according to the clock signals PHI1 and PHI2 of the clock generator 100. Wow; A data input unit 300 for enabling control by the write enable signals WE0 and WE1 and sequentially receiving data signals according to the output signal of the clock generator 100; A transmission gate 400 which transmits / blocks an output signal of the data input unit 300 according to a control signal of the light control unit 200; The write driver 500 writes the output signal of the transfer gate 400 to the memory cell.
이와같이 구성한 본 발명의 일실시예의 동작을 상세회로도를 나타낸 제4도와 각부 출력파형도를 나타낸 제5도를 참조하여 설명한다.The operation of one embodiment of the present invention configured as described above will be described with reference to FIG. 4 showing a detailed circuit diagram and FIG. 5 showing an output waveform diagram of each part.
먼저, 개략적인 동작을 살펴보면, 클럭제너레이터(100)에서는 코아클럭신호를 입력받아 그 코아클럭신호의 '하이', '로우'주기마다 포지티브 펄스의 클럭신호(PHI1, PHI2)를 출력하여 라이트제어부(200)와 데이타입력부(300)에 인가한다.First, referring to the schematic operation, the clock generator 100 receives a core clock signal and outputs clock signals PHI1 and PHI2 of positive pulses every 'high' and 'low' cycles of the core clock signal. 200 and the data input unit 300.
그러면 데이타입력부(300)는 상기 클럭제너레이터(100)의 출력신호에 따라 데이타입력신호를 입력받아 출력하고, 라이트제어부(200)는 라이트 인에이블신호(WE0, WE1)에 의해 인에이블 상태로 되어 상기 클럭제너레이터(100)의 클럭신호(PHI1, PHI2)에 따른 제어신호를 발생하여 전송게이트(400)를 제어한다.Then, the data input unit 300 receives and outputs a data input signal according to the output signal of the clock generator 100, and the light control unit 200 is enabled by the write enable signals WE0 and WE1. The transmission gate 400 is controlled by generating a control signal corresponding to the clock signals PHI1 and PHI2 of the clock generator 100.
이에따라 상기 전송게이트(400)는 상기 라이트제어부(200)의 제어에 따라 상기 데이타입력부(300)의 출력신호를 전송/차단한다.Accordingly, the transmission gate 400 transmits / blocks the output signal of the data input unit 300 under the control of the write control unit 200.
상기 전송게이트(400)를 통해 출력된 신호는 라이트구동부(500)에 의해 메모리셀에 라이트된다.The signal output through the transfer gate 400 is written to the memory cell by the light driver 500.
이를 좀더 자세히 설명하면 다음과 같다.If this is explained in more detail as follows.
클럭제너레이터(100)에서는 제5도의 (a)와 같은 코아클럭의 '하이', '로우'구간마다 제5도의 (b) (c)와 같이 포지티브 펄스의 클럭신호(PH1, PH2)를 출력한다.The clock generator 100 outputs the clock signals PH1 and PH2 of the positive pulse as shown in (b) and (c) of FIG. 5 in the 'high' and 'low' sections of the core clock as shown in (a) of FIG. 5. .
즉, 코아클럭의 '하이'구간에서 '하이'인 클럭신호(PH1)가 발생되고, 코아클럭이 '로우'구간에서 '하이'인 클럭신호(PH2)가 발생된다.That is, a clock signal PH1 having a 'high' in the 'high' section of the core clock is generated, and a clock signal PH2 having a 'high' in the 'low' section of the core clock is generated.
따라서, 제4도에서 라이트인에이블신호(WE0)가 액티브 상태인 '하이'이면 노드1의 지점은 제5도의 (d)와 같이 상기 클럭신호(PHI1)의 펄스 폭만큼 '하이'가 발생된다.Therefore, if the write enable signal WE0 is 'high' in FIG. 4, the node 1 is 'high' as much as the pulse width of the clock signal PHI1 as shown in (d) of FIG. 5. .
노드3의 지점은 딜레이 체인을 거쳐 제5도의 (f)와 같은 딜레이신호를 발생시키고, 노아게이트의 합성에 의해 노드5의 지점은 제5도의 (h)와 같은 신호가 발생된다.The point of node 3 generates a delay signal as shown in (f) of FIG. 5 through the delay chain, and the node of node 5 generates a signal as shown in (h) of FIG.
마찬가지로, 라이트 인에이블 신호(WE1)가 액티브 상태인 '하이'이면, 노드2 및 노드4의 지점은 제5도의 (e) 및 제5도의 (g)와 같이 되어, 노드6의 지점은 제5도의 (i)와 같은 신호가 발생된다.Similarly, if the write enable signal WE1 is 'high' in an active state, the points of nodes 2 and 4 become as shown in (e) of FIG. 5 and (g) of FIG. A signal such as (i) of FIG. Is generated.
노드5와 노드6의 신호는 라이트어드레스신호(WADD1, 2)와 코딩되어, 노드7, 노드8 지점은 제5도의 (j), (k)와 같은 펄스를 출력한다.The signals of nodes 5 and 6 are coded with the write address signals WADD1 and 2, so that the nodes 7 and 8 output pulses such as (j) and (k) in FIG.
상기 노드7, 노드8 지점의 신호는 낸드게이트에 의해 논리조합되고, 인버터 구동부에 의해 노드9, 노드10 지점에 제5도의 (l), (m)와 같이 출력된다.The signals of the node 7 and the node 8 are logically combined by the NAND gate, and are outputted to the node 9 and the node 10 by the inverter driver as shown in (l) and (m) in FIG.
상기 노드9, 노드10 지점의 신호는 전송게이트(400)의 제어신호로 인가되어 그 펄스폭 만큼 데이타를 입력하게 된다.The signals of the node 9 and the node 10 are applied as a control signal of the transmission gate 400 to input data by the pulse width.
한편, 라이트 인에이블신호(WE0)가 액티브 상태인 '하이'상태이면, 노드11의 지점은 상기 클럭신호(PHI1)에 의해 제5도의 (n)와 같은 신호가 발생되고, 마찬가지로, 라이트 인에이블 신호(WE1)가 액티브상태인 '하이'상태에서, 노드12의 지점은 상기 클럭신호(PHI2)에 의해 제5도의 (o)와 같은 신호가 발생된다. 따라서, 상기 클럭신호(PHI1)의 '하이'구간에서 데이터 입력신호(DIN1)가 노드13의 지점에 제5도의 (p)와 같이 나타나 그 상태를 유지하고, 이후 상기 클럭신호(PHI2)의 '하이'구간에서 데이터 입력신호(DIN2)가 노드13의 지점에 나타나 그 상태를 유지하게 된다.On the other hand, if the write enable signal WE0 is in an active 'high' state, the node 11 generates a signal such as (n) in FIG. 5 by the clock signal PHI1. Similarly, the write enable signal WE0 is generated. In the 'high' state in which the signal WE1 is active, the node 12 generates a signal such as (o) of FIG. 5 by the clock signal PHI2. Accordingly, in the 'high' section of the clock signal PHI1, the data input signal DIN1 appears at the point of node 13 as shown in FIG. 5 (p), and maintains the state. In the high 'period, the data input signal DIN2 appears at the node 13 to maintain its state.
이와같이 노드13에 입력된 데이타신호는 상기 라이트 제어부(200)의 제어신호에 의해 전송게이트(400)가 도통상태로된 동안만 그 전송게이트(400)를 통과하게 된다.As such, the data signal inputted to the node 13 passes through the transfer gate 400 only while the transfer gate 400 is in a conductive state by the control signal of the write control unit 200.
상기 전송게이트(400)를 통과한 신호는 라이트 구동부(500)의 인버터래치에 의해 신호가 유지된다.The signal passing through the transmission gate 400 is maintained by the inverter latch of the light driver 500.
이는 전송게이트(400)가 펄스형태로 외부 코어클럭보다 펄스폭이 작기때문에 데이타유지 측면에서 필요하다.This is necessary in terms of data retention because the transmission gate 400 has a pulse width smaller than that of the external core clock in a pulse form.
이상에서 상세히 설명한 바와같이 본 발명은 외부클럭의 하이와 로우구간 모두에서 데이타를 연속적으로 라이트함으로써 데이타 라이트 동작속도를 빠르게 할 수 있는 효과가 있고, 데이타 라이트 제어방법이 외부 클럭과 타이밍 차이를 둠으로써 연속적인 데이타 입려기 데이타 충돌에 의한 불량을 방지할 수 있는 효과가 있다.As described in detail above, the present invention has the effect of increasing the data write operation speed by continuously writing data in both the high and low sections of the external clock, and the data write control method makes a timing difference from the external clock. There is an effect that can prevent the failure caused by the continuous data loading data collision.
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|---|---|---|---|
| KR1019960082434A KR100239718B1 (en) | 1996-12-31 | 1996-12-31 | Write circuit of multi-port semiconductor device |
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|---|---|---|---|---|
| JPS6472394A (en) * | 1987-09-11 | 1989-03-17 | Fujitsu Ltd | Synchronous type semiconductor storage device |
-
1996
- 1996-12-31 KR KR1019960082434A patent/KR100239718B1/en not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6472394A (en) * | 1987-09-11 | 1989-03-17 | Fujitsu Ltd | Synchronous type semiconductor storage device |
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| KR19980063017A (en) | 1998-10-07 |
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