KR100239447B1 - 플래쉬 메모리 제조방법 - Google Patents
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Abstract
본 발명의 프로그램(Program) 및 소거(Erase)의 효율을 개선시킨 플래쉬 메모리 제조방법은 제 1 도전형 기판을 준비하는 공정과, 상기 제 1 도전형 기판 내에 일정한 간격을 갖는 소오스/드레인 불순물 영역을 형성하는 공정과, 상기 제 1 도전형 기판 내에 일정한 간격을 갖는 소오스/드레인 불순물 영역을 형성하는 공정과, 상기 기판상에 일정한 간격을 갖는 제 1 절연막과 제 2 절연막으로 이루어진 격리 산화막을 형성하는 공정과, 상기 격리 산화막을 제외한 제 1 도전형 기판상에 제 3 절연막을 형성하는 공정과, 상기 격리 산화막을 제 1 도전형 기판상에 제 1 도전층 및 제 1 층간 절연막 및 제 2 도전층 및 캡 절연막을 차례로 형성하는 공정과, 상기 소오스/드레인 불순물 영역과 일부분이 오버랩 되게 상기 캡 절연막 및 제 2 도전층 및 제 1 층간 절연막 및 제 1 도전층을 선택적으로 제거하는 공정과, 상기 제 2 절연막을 제거하는 공정과, 상기 캡 절연막을 포함한 제 1 도전형 기판의 전면에 제 2 층간 절연막 및 제 3 도전층을 형성하는 공정과, 상기 캡 절연막의 양측에 걸치도록 상기 제 3 도전층 및 제 2 층간 절연막을 선택적으로 제거하는 공정을 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 장치에 관한 것으로 특히, 프로그램(Program) 및 소거(Erase)의 효율을 개선시키는데 적당하도록 한 플래쉬 메모리 제조방법에 관한 것이다.
일반적으로 플래쉬 메모리는 전기적 고쳐 쓰기가 가능한 불휘발성 메모리로서 메모리 셀에 데이터를 프로그램 하는 원리는 다음과 같다.
도 1a 내지 도 1b는 일반적인 플래쉬 메모리의 프로그램 및 소거동작을 설명하기 위한 메모리 셀의 단면도이다.
초기상태에는 컨트롤 게이트와 드레인에 전압을 인가하였을 때 (VGS> VD, VD= 0) 플로팅 게이트에는 전자가 존재하지 않고 소오스와 드레인 사이의 채널영역에 전자가 유기 되어 흐르기 시작하는 상태이다.
프로그램시에는 자외선 소거형 ERROM(Electrically Progrommable Read Only Memory)과 같은 핫 일렉트론(Hot Electron) 주입방식을 이용한다.
즉, 도 1a에 도시한 바와 같이 메모리 셀의 드레인 부근에서 발생한 전자를 플로팅 게이트에 주입시키기 위해서는 컨트롤 게이트에 고전압을 인가한다.
따라서 플로팅 게이트에 일정량 이상의 전자가 주입되면 메모리 셀 트랜지스터의 문턱전압(VTH)이 상승한다.
이는 에너지 장벽을 만들어 전자가 축적된 상태로 유지하도록 한다.
그리고 전자가 주입되고 있지 않은 메모리 셀의 트랜지스터의 문턱전압과의 차이로서 정보량 "0" 또는 "1"을 구별한다.
한편, 정보의 소거는 플래쉬 메모리 고유의 소거 게이트를 이용하여 플로팅 게이트로 주입되고 있는 전자를 파울러 노드하임(Fowler Nordheim)형 터널전류를 이용하여 메모리 셀 트랜지스터의 문턱전압을 초기치로 되돌린다.
즉, 도 1b에 도시한 바와 같이 소오스에 높은 전압을 인가하게 되면 플로팅 게이트에 유기 되어 있던 전자가 소오스의 접합부분과 플로팅 게이트의 충첩된 부위의 얇은 산화막을 통하여 파울러 노드하임 터넬링(Fowler Nordheim Tunneling)방식에 의해 소오스쪽으로 방출된다.
이때의 문턱전압은 플로팅 게이트의 전자가 방전되어 플로팅 게이트에는 정(+)전하가 형성되어 채널영역에서 전류의 흐름을 원활하게 하므로서 문턱전압은 다시 낮아진다.
이하, 첨부된 도면을 참조하여 종래의 플래쉬 메모리 및 그의 제조방법을 설명한다.
종래의 플래쉬 메모리 셀은 ETOXTM(EPROM Tunnel Oxide) 구조와 분리형 게이트 구조로 구분된다.
이중 분리형 게이트 구조는 단위 셀 크기가 ETOXTM에 비해 큰 단점이 있으나, 과잉소거의 문제가 없으며 가상(Virtual) 접지방식의 메모리 어레이를 구성할 수 있다는 장점이 있다.
도 2a는 가상 접지방식의 분리형 게이트 구조의 플레쉬 메모리 셀 어레이를 나타내었다.
도 2a에 도시한 바와 같이 가상 접지방식의 분리형 게이트 구조는 하나의 비트선이 소오스 혹은 드레인으로 사용할 수 있도록 구성하여 각 비트선간을 격리시킬 필요가 없으므로 고집적 메모리에 적합하다.
도 2b는 종래 가상 접지방식의 분리형 게이트 구조를 갖는 메모리 셀의 레이아웃도이고, 도 3a 내지 도 3b는 도 2b의 X축 및 Y축에 따른 단면도이다.
종래의 플래쉬 메모리는 도 3a와 도 3b에 도시한 바와 같이 P형 반도체 기판(11)에 N+불순물 이온주입에 의해 매몰된 고농도의 불순물 영역(12)이 일정간격으로 복수개 형성되고, 상기 매몰된 고농도의 불순물 영역(12)과 교차하는 복수개의 격리 산화막(13)이 형성된다.
상기 격리 산화막(13)을 제외한 반도체 기판(11)의 전면에 게이트 산화막(14)이 형성되고, 상기 격리 산화막(13)을 포함한 반도체 기판(11)의 전면에 폴리 실리콘층을 형성하여 상기 폴리 실리콘층을 선택적으로 제거하여 고농도의 불순물영역(12)과 일부분이 오버랩 되도록 플로팅 게이트(15b)가 형성된다.
또한, 상기 플로팅 게이트(15b)를 포함한 반도체 기판(11)의 전면에 제 1 층간 절연막(16)이 형성되고, 상기 제 1 층간 절연막(16)상에 상기 플로팅 게이트(15b) 보다 좁은 폭을 갖는 컨트롤 게이트라인(17a)과 캡 산화막(18)이 형성된다.
이어, 상기 컨트롤 게이트라인(17a)을 포함한 전면에 제 2 층간 절연막(20)이 형성되고, 상기 제 2 층간 절연막(20)상에 상기 컨트롤 게이트라인(17a)의 상측에 상기 컨트롤 게이트라인(17a) 2개당 한 라인씩 오버랩 되도록 소거 게이트라인(21a)이 형성된다.
여기서 한 개의 소거 게이트라인(21a)은 2개의 플로팅 게이트(17a)의 전하를 소거할 수 있도록 되어 있다.
이와 같이 구성된 플래쉬 메모리는 가상 접비 방식으로 사용이 가능하다.
즉, 임의의 비트선을 소오스로 하면 인접한 비트선을 드레인으로 사용한다.
상기 플로팅 게이트(15b)에 전자를 주입할 때에는 소오스를 접지로 하고 드레인에 7V 정도의 전압을 인가하고 컨트롤 게이트라인(17a)에 12V를 인가하면 드레인 근처에서 열전자(Hot Electron)가 발생되어 상기 플로팅 게이트(15b)에 전자가 주입된다.
그리고 상기 플로팅 게이트(15b)에 전자를 제거할 때에는 소거 게이트라인(21a)에 20V정도의 높은 전압을 인가하면 상기 플로팅 게이트(15b)와 소거 게이트라인(21a)사이의 폴리 실리콘과 폴리 실리콘의 층간 터널 산화막을 통해 전자가 소거 게이트라인(21a)로 이동하게 된다.
상기와 같은 구성을 갖는 종래 플래쉬 메모리 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 4a 내지 도 4i는 도 2의 A-A′선에 따른 공정단면도이고, 도 5a 내지 도 5i는 도2의 B-B′선에 따른 공정단면도이다.
먼저, 도 4a와 도 5a에 도시한 바와 같이 p형 반도체 기판(11)에 선택적으로 고농도 N+불순물 이온을 주입하여 매몰 고농도 불순물 영역(12)을 일정간격으로 복수개 형성하고, 상기 고농도 불순물 영역(12)이 형성된 반도체 기판(11)상에 CVD(Chemical Vapour Deposition)산화막을 증착한후 포토에칭 공정을 실시하여 고농도 불순물 영역(12)과 교차되게 일정간격으로 복수개의 격리 산화막(13)을 형성한다.
이어, 도 4b 및 도 5b에 도시한 바와 같이 상기 격리 산화막(13)이 형성되지 않은 반도체 기판(11)의 전면에 게이트 산화막(14)을 형성하고, 상기 격리 산화막(13)을 포함한 반도체 기판(11)의 전면에 플로팅 게이트로 사용할 폴리 실리콘층(15)을 형성한다.
이어, 도 4c 및 도 5c에 도시한 바와 같이 상기 폴리 실리콘층(15)상에 포토레지스트(PR1)를 도포하고, 노광 및 현상공정으로 플로팅 게이트라인을 정의한다.
그리고 상기 패터닝된 포토레지스트(PR1)를 마스크로 이용한 식각공정으로 폴리 실리콘층(15)을 선택적으로 제거하여 플로팅 게이트라인(15a)을 형성한다.
이때 상기 플로팅 게이트라인(15a)은 상기 고농도 불순물 영역(12)과 일정간격 오버랩된다.
이어, 도 4d 및 도 5d에 도시한 바와 같이 상기 포토레지스트(PR1)를 제거한 후, 상기 플로팅 게이트라인(15a) 및 격리 산화막(13)을 포함한 반도체 기판(11)의 전면에 제 1 층간 절연막(16), 컨트롤 게이트용 폴리 실리콘층(17), 캡 산화막(18)을 차례로 형성하고, 상기 캡 산화막(18)상에 포토레지스트(PR2)를 도포한 후, 노광 및 현상공정으로 상기 포토레지스트(PR2)를 패터닝하여 컨트롤 게이트라인을 정의한다.
그리고 도 4e 및 도 5e에 도시한 바와 같이 상기 포토레지스트(PR2)를 마스크로 이용한 식각공정으로 상기 캡 산화막(18), 컨트롤 게이트용 폴리 실리콘층(17), 제 1 층간 절연막(16)을 선택적으로 제거하여 컨트롤 게이트라인(17a)을 형성한다.
이때 각각의 컨트롤 게이트라인(17a)은 상기 격리 산화막(13)과 일정간격 오버랩된다.
도 4f 및 도 5f에 도시한 바와 같이 상기 포토레지스트(PR2)를 제거하고 측벽형성용 산화막을 반도체 기판(11)의 전면에 증착한 후, 에치백하여 캡 산화막(18), 컨트롤 게이트라인(17a), 제 1 층간 절연막(16)의 측면에 측벽(19)을 형성한다.
도 4g 및 도 5g에 도시한 바와 같이 상기 측벽(19)을 마스크로 이용하여 상기 플로팅 게이트라인(15a)을 식각하므로서 각각의 플로핑 게이트(15b)를 형성한다.
도 4h 및 도 5h에 도시한 바와 같이 상기 캡 산화막(18) 및 측벽(19)을 포함한 반도체 기판(11)의 전면에 제 2 층간 절연막(20), 소거 게이트용 폴리 실리콘층(21)을 적층형성하고, 상기 소거 게이트용 폴리 실리콘층(21)상에 포토레지스트(PR3)를 도포한다.
그리고 노광 및 현상공정으로 상기 포토레지스트(PR3)를 패터닝하여 소거 게이트영역을 정의한다.
이어, 도 4i 및 도 5i에 도시한 바와 같이 상기 패터닝된 포토레지스트(PR3)를 마스크로 이용한 식각공정으로 상기 소거 게이트용 폴리 실리콘층(21), 제 2 층간 절연막(20)을 선택적으로 제거하여 소거 게이트라인(21a)을 형성한다.
그러나 이와 같은 종래의 플래쉬 메모리 제조방법은 채널 게이트 절연막을 통해 쓰기 및 소거를 하기 때문에 전기적 스트레스(Stress)를 받아 게이트 절연막이 붕괴(Degradation)되어 셀 특성의 고신뢰성을 유지하기가 어려운 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 프로그램 및 소거를 폴리 실리콘과 폴리 실리콘에서 이루어져 고신뢰성을 갖는 플레쉬 메모리 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1b는 일반적인 플래쉬 메모리의 프로그램 및 소거동작을 설명하기 위한 메모리 셀의 단면도
도 2a는 종래 가상 접지방식의 분리형 게이트 구조의 플레쉬 메모리 셀 어레이를 나타낸 도면
도 2b는 종래 가상 접지방식의 분리형 게이트 구조를 갖는 메모리 셀의 레이 아웃도
도 3a 내지 도 3b는 도 2b의 X축 및 Y축에 따른 단면도
도 4a 내지 도 4i는 도 2의 A-A′선에 따른 종래 플래쉬 메모리 제조방법을 나타낸 공정단면도
도 5a 내지 도 5i는 도 3의 B-B′선에 따른 종래 플래쉬 메모리 제조방법을 나타낸 공정단면도
도 6은 본 발명에 의한 플래쉬 메모리를 나타낸 레이아웃도
도 7a 내지 도 7g는 도 6의 X-X′선에 따른 본 발명에 의한 플래쉬 메모리 제조방법을 나타낸 공정단면도
도 8a 내지 도 8g은 도 6의 Y-Y′선에 따른 본 발명에 의한 플래쉬 메모리 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
31: 반도체 기판 32 : 고농도 불순물 영역
33 : 산화막 34 : 질화막
35 : 게이트 산화막 36a : 플로팅 게이트라인
37 : 제 1 층간 절연막 38a : 컨트롤 게이트라인
39 : 캡 절연막 40 : 제 2 층간 절연막
41a : 소거 게이트라인
상기와 같은 목적을 달성하기 위한 본 발명에 의한 플래쉬 메모리 제조방법은 제 1 도전형 기판을 준비하는 공정과, 상기 제 1 도전형 기판내에 일정한 간격을 갖는 소오스/드레인 불순물 영역을 형성하는 공정과, 상기 기판상에 일정한 간격을 갖는 제 1 절연막과 제 2 절연막으로 이루어진 격리 산화막을 형성하는 공정과, 상기 격리 산화막을 제외한 제 1 도전형 기판상에 제 3 절연막을 형성하는 공정과, 상기 격리 산화막을 포함한 제 1 도전형 기판상에 제 1 도전층 및 제 1 층간 절연막 및 제 2 도전층 및 캡 절연막을 차례로 형성하는 공정과, 상기 소오스/드레인 불순물 영역과 일부분이 오버랩되게 상기 캡 절연막 및 제 2 도전층 및 제 1 층간 절연막 및 제 1 도전층을 선택적으로 제거하는 공정과, 상기 제 2 절연막을 제거하는 공정과, 상기 캡 절연막을 포함한 제 1 도전형 기판의 전면에 제 2 층간 절연막 및 제 3 도전층을 형성하는 공정과, 상기 캡 절연막의 양측에 걸치도록 상기 제 3 도전층 및 제 2 층간 절연막을 선택적으로 제거하는 공정을 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 의한 플레쉬 메모리 제조방법을 상세히 설명한다.
도 6은 본 발명에 의한 플래쉬 메모리를 나타낸 레이아웃도이고, 도 7a 내지 도 7g는 도 6의 X-X′선에 따른 공정단면도이고, 도 8a 내지 도 8g는 도 6의 Y-Y′선에 따른 공정단면도이다.
먼저, 도 7a와 도 8a에 도시한 바와 같이 p형 반도체 기판(31)에 선택적으로 고농도 N+불순물 이온을 주입하여 매몰 고농도 불순물 영역(32)을 일정간격으로 복수개 형성하고, 상기 고농도 불순물 영역(32)이 형성된 반도체 기판(31)상에 CVD(Chemical Vapour Deposition)공정에 의해 형성된 산화막(33) 및 질화막(34)을 증착한 후 포토에칭 공정을 실시하여 고농도 불순물 영역(32)과 교차되게 일정간격으로 복수개의 격리 산화막을 형성한다.
이때 상기 산화막(33) 및 질화막(34)은 각각 2000 Å로 형성하고, 상기 포토에칭 공정시 셀프얼라인먼트(Self-Alignment)에 의해서 상기 CVD산화막(33) 및 질화막(34)을 동시에 식각한다.
이어, 도 7b 및 도 8b에 도시한 바와 같이 상기 격리 산화막이 형성되지 않은 반도체 기판(31)의 전면에 게이트 산화막(35)을 형성하고, 상기 격리 산화막을 포함한 반도체 기판(31)의 전면에 플로팅 게이트로 사용할 폴리 실리콘층(36)을 형성한다.
이어, 도 7c 및 도 8c에 도시한 바와 같이 상기 폴리 실리콘층(36)상에 포토레지스트(PR1)을 도포하고, 노광 및 현상공정으로 플로팅 게이트라인을 정의한다.
그리고 상기 패터닝된 포토레지스트(PR1)를 마스크로 이용한 식각공정으로 폴리 실리콘층(36)을 선택적으로 제거하여 플로팅 게이트라인(36a)을 형성한다.
이때 상기 플로팅 게이트라인(36a)은 상기 고농도 불순물 영역(32)과 일정간격 오버랩(Over Lap)된다.
이어, 도 7d 및 도 8d에 도시한 바와 같이 상기 포토레지스트(PR1)를 제거한 후, 상기 플로팅 게이트라인(36a) 및 격리 산화막을 포함한 반도체 기판(31)의 전면에 제 1 층간 절연막(37), 컨터롤 게이트용 폴리 실리콘층(38), 캡 산화막(39)을 차례로 형성하고, 상기 캡 산화막(39)상에 포토레지스트(PR2)를 도포한 후, 노광 및 현상공정으로 상기 포토FP지스트(PR2)를 패터닝하여 컨트롤 게이트라인을 정의한다.
이때 상기 제 1 층간 절연막(37)은 300 ∼ 500Å 두께로 형성한다.
그리고 도 7e 및 도 8e에 도시한 바와 같이 상기 포토레지스트(PR2)를 마스크로 이용한 식각공정으로 상기 캡 산화막(39), 컨트롤 게이트용 폴리 실리콘층(38), 제 1 층간 절연막(37)을 선택적으로 제거하여 컨트롤 게이트라인(38a)을 형성한다.
이때 각각의 컨트롤 게이트라인(38a)은 상기 격리 산화막과 일정간격 오버랩된다.
이어, 상기 포토레지스트(PR2)를 마스크로 이용하여 상기 플로팅 게이트라인(36a)을 식각하므로서 각각의 플로팅 게이트(36b)를 형성하고, 상기 포토레지스트(PR2)를 제거한다.
도 7f 및 도 8f에 도시한 바와 같이 상기 포토레지스트(PR2)를 제거하고, 상기 질화막(34)을 습식식각(Wet Etch)으로 제거한다.
이어, 상기 캡 산화막(39)을 포함한 반도체 기판(31)의 전면에 제 2 층간 절연막(40), 소거 게이트용 폴리 실리콘층(41)을 적층 형성하고, 상기 소거 게이트용 폴리 실리콘층(41)상에 포토레지스트(PR3)를 도포한다.
그리고 노광 및 현상공정으로 상기 포토레지스트(PR3)를 패터닝하여 소거 게이트영역을 정의한다.
이어, 도 7g 및 도 8g에 도시한 바와 같이 상기 패터닝된 포토레지스트(PR3)를 마스크로 이용한 식각공정으로 상기 소거 게이트용 폴리 실리콘층(41) 제 2 층간 절연막(40)을 선택적으로 제거하여 소거 게이트라인(41a)을 형성하고, 상기 포토레지스트(PR3)를 제거한다.
이상에서 설명한 바와 같이 플래쉬 메모리 제조방법에 있어서 컨트롤 게이트와 기판과 고농도 불순물 영역을 접지시키고 소거 게이트를 고전압(High Voltage)으로 유지하면 경로 A를 따라 플로팅 게이트에 전자를 빼냄으로써 소거가 가능하다.
또한, 고농도 불순물 영역과 기판을 접지시키고 컨트롤 게이트에 고전압을 가하면 커플링 비(Coupling Ratio)에 의해 플로팅 게이트에 걸리는 전압이 상대적으로 소거 게이트 보다 높기 때문에 경로 B를 통해 플로팅 게이트내로 전자를 투입하여 프로그램이 가능하다.
즉, 본 발명의 플래쉬 메모리는 소거 및 프로그램할 때 채널 산화막(Channel Oxide)에 가해지는 스트레스를 방지하기 때문에 신뢰성이 좋은 셀을 얻는 효과가 있다.
Claims (6)
- 기판내에 일정한 간격을 갖는 소오스/드레인 불순물 영역을 형성하는 공정과,상기 기판상에 일정한 간격을 갖도록 산화막과 질화막을 적층하여 격리 산화막을 형성하는 공정과,상기 격리 산화막을 제외한 기판상에 게이트 절연막을 형성하는 공정과,상기 게이트 절연막을 포함한 전면에 제 1 도전층을 형성하고 선택적으로 패터닝하여 플로팅 게이트용 제 1 도전층을 형성하는 공정과,상기 플로팅 게이트용 제 1 도전층을 포함한 전면에 제 1 층간 절연막 및 제 2 도전층 및 캡 절연막을 차례로 형성하는 공정과,상기 캡 절연막 및 제 2 도전층 및 제 1 층간 절연막을 선택적으로 제거하여 콘트롤 게이트를 형성하는 공정과,상기 콘트롤 게이트를 마스크로 이용하여 상기 플로팅 게이트용 제 1 도전층을 선택적으로 제거하여 플로팅 게이트를 형성하는 공정과,상기 소자 격리막중 질화막을 제거하는 공정과,상기 질화막이 제거된 부분을 포함한 기판의 전면에 제 2 층간 절연막 및 제 3 도전층을 형성하는 공정과,상기 캡 절연막의 양측에 걸치도록 상기 제 3 도전층 및 제 2 층간 절연막을 선택적으로 제거하여 소거 게이트를 형성하는 공정을 포함하여 형성함을 특징으로 하는 플래쉬 메모리 제조방법.
- 제 1 항에 있어서, 상기 격리 산화막은 CVD 공정에 의해 형성하는 것을 특징으로 하는 플래쉬 메모리 제조방법.
- 제 1 항에 있어서, 상기 산화막과 질화막은 각각 2000Å으로 형성하는 것을 특징으로 하는 플래쉬 메모리 제조방법.
- 제 1 항에 있어서, 상기 질화막은 습식식각으로 제거하는 것을 특징으로 하는 플래쉬 메모리 제조방법.
- 제 1 항에 있어서, 상기 제 1 층간 절연막은 300 내지 500Å으로 형성하는 것을 특징으로 하는 플래쉬 메모리 제조방법.
- 제 1 항에 있어서, 상기 격리 산화막은 산화막과 질화막을 셀프얼라인에 의해 동시에 식각하여 형성하는 것을 특징으로 하는 플래쉬 메모리 제조방법.
Priority Applications (1)
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-
1997
- 1997-02-12 KR KR1019970004147A patent/KR100239447B1/ko not_active IP Right Cessation
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| KR19980067835A (ko) | 1998-10-15 |
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