KR100238510B1 - 박막트랜지스터와 그 제조방법 및 이를 이용한 액정표시장치 - Google Patents

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Abstract

본 발명은 절연기판위에 비 단결정 실리콘박막이 배치되어 이루어진 박막 트랜지스터 및 이것을 구비한 액정표시장치에 관한 것으로서, 소자불량을 증대시키지 않고 게이트배선의 저저항화를 달성할 수 있고, 또 우수한 소자 특성이 얻어지는 박막트랜지스터를 제공하는 것을 목적으로 하며, 기판위에 적어도 제 1 도전층(111) 및 제 1 도전층(111)을 피복하는 제 2 도전층(115)을 포함하는 게이트배선, 게이트배선을 피복하는 게이트절연막(121), 게이트배선위에 게이트배선막(121)을 통하여 배치되어 채널영역을 포함하는 비 단결정 실리콘박막(131) 및 비 단결정 실리콘박막(131)에 전기적으로 접속되는 소스전극(161a) 및 드레인전극(161b)을 구비한 박막트랜지스터(171)에 관한 것이며, 평면적으로 제 1 도전층(111)의 윤곽선은 채널영역내로 가로지름과 동시에 채널영역에 있어서 게이트절연막(121)측의 비 단결정 실리콘박막(131)이 굴곡점을 가지지 않고 연속적인 경계면을 구성하여 구성되는 것을 특징으로 한다.

Description

박막트랜지스터와 그 제조방법 및 이를 이용한 액정표시장치
제1도는 본 발명의 실시예에 따른 TFT를 부비한 액티브매트릭스형 액정표시장치용 어레이기판의 일부를 개략적으로 나타낸 평면도,
제2도는 상기 TFT 부분을 확대하여 개략적으로 나타낸 평면도,
제3도는 제1도의 선 Ⅲ-Ⅲ을 따른 단면도,
제4도는 비교예1에 따른 TFT를 나타낸 단면도,
제5도는 본 실시예에 따른 TFT 및 비교예에 따른 TFT의 전압-전류 특성을 나타낸 그래프,
제6a도 내지 제6f도는 본 실시예에 따른 어레이기판의 제조과정을 설명하기 위한 단면도,
제7도는 세로축을 몰리브덴(Mo)의 상대 에칭속도, 가로축에 혼합된 산에서의 물의 함유량(%)으로 물함유량 의존성을 나타낸 그래프,
제8도는 본 발명의 변형예에 따른 어레이기판을 개략적으로 나타낸 단면도,
제9도는 본 발명의 다른 변형예에 따른 어레이기판을 개략적으로 나타낸 단면도이다.
〈도면의 주요부분에 대한 부호의 설명〉
10 : 어레이기판 12 : 대향기판
14 : 액정층 20 : 유리판
22 : 대향전극 30 : 배향막
110 : Al막 111 : 제 1 도전층
112 : Mo막 113 : 제 3 도전층
115 : 제 2 도전층 117 : 포토레지스트막
121 : 게이트절연막 125 : a-Si : H 박막
151a, 151b : 저저항반도체막 161a : 소스전극
161b : 드레인전극 171, 271 : TFT
본 발명은 절연기판위에 비단결정(非單結晶) 실리콘 박막이 배치되어 이루어진 박막트랜지스터(이하, TFT라고 약칭한다.)와 그 제조방법 및 이를 이용한 액정표시장치에 관한 것이다.
종래의 비정질실리콘(amorphous silicon)(이하, a-Si : H라고 한다.)과 다결정실리콘(polly silicon)(이하, p-Si라고 한다.)등의 비 단결정 실리콘박막이 이용된 TFT는 절연기 판위에 비교적 큰면적에 걸쳐 균질하게 형성될 수 있기 때문에 액티브매트릭스형 표시장치의 화소 스위치 또는 구동회로 등에 이용되고 있다.
특히, TFT를 액티브매트릭스형 표시장치의 화소스위치로서 이용하는 경우, 파형 왜곡을 경감하기 위해, TFT의 게이트배선의 저항을 적게 할 필요가 있다.
이와같기 때문에, 게이트배선으로서, 알루미늄(Al) 등의 저저항 금속과, 알루미늄(Al)의 작은 돋아남 모양(hillock)과 둥글게 부푸는 모양 같은 발생을 효과적으로 방지하도록 알루미늄(Al)을 피복하는 크롬(Cr), 텅스텐(W), 티타늄(Ti) 또는 (Ta) 등 알루미늄(Al) 보다도 고융점을 가진 금속 또는 알루미늄 합금등으로 구성하는 것이 일본국 특개평4-353830호 공보, 일본국 특개평5-152572호 공보 또는 일본국 특개평6-120503호 공보 등에 개시되어 있다.
또한, 본 출원인은 일본극 특개평4-372934호 공보에서 게이트 배선을 알루미늄(Al)과 이 알루미늄(Al)을 피복하는 다른 금속재료, 예를들면 몰리브덴·탄탈(Mo-Ta)과의 적층구조로 할 때, 알루미늄(Al)위에 몰리브덴(Mo)을 배치하여 혼합산으로 에칭한 후, 몰리브덴(Mo)을 제거하고 에칭비율의 차를 이용하여 알루미늄(Al)을 테이퍼형상으로 성형하는 것을 제안하고 있다. 이것에 의해, 게이트배선위에 배치되는 절연막의 절연불량을 방지할 수 있다.
우수한 소자특성을 얻기 위해서 TFT는 이동도가 높고, 또 한계값 전압(Vth)이 낮은 것이 동작효율상 바람직하다. 그러나, 상기한 게이트배선의 저저항화를 달성해야하는 게이트배선을 다층 구조로 한 TFT에서는 이동도가 작고, 또 한계값 전압(Vth)도 높아지는 경향에 있다.
본 발명에 상기와 같은 점을 감안하여 이루어진 것으로, 그 목적은 소자불량을 증대시키지 않고 게이트배선의 저저항화를 달성할 수 있고, 또 우수한 소자 특성이 얻어지는 박막트랜지스터와 그 제조방법 및 이를 이용한 액정표시소자장치를 제공하는데 있다.
본 발명자들은 TFT의 소자 특성은 비 단결정 실리콘 박막의 채널 영역에 있어서 게이트 절연막측의 경계면의 형상에 의존하는 것을 발견해 본 발명에 도달했다.
즉, 본 발명에 따른 TFT는 기판위에 형성된 제 1 도전층 및 상기 제 1 도전층을 피복한 제 2 도전층을 포함하는 게이트배선과, 상기 기판위에 형성되어 상기 게이트배선을 피복한 게이트절연막과, 상기 게이트배선위에 상기 게이트절연막을 통하여 배치되어 채널영역을 포함하는 비 단결정 실리콘박막과, 상기 비 단결정 실리콘 박막에 전기적으로 접속된 소스전극 및 드레인 전극을 구비하고 있다. 그리고, 상기 비 단결정 실리콘박막은 상기 채널영역에 있어서, 상기 게이트절연막측에 위치하고 있음과 동시에 굴곡점을 가지지 않고 연속되는 경계면을 구비하고 있다.
또한, 본 발명에 따른 액정표시장치는 액정층을 좁혀 대향하는 어레이기판 및 대향기판을 구비하며, 어레이기판은 유리기판과, 상기 유리기판의 한 주면(主面)위에 서로 평행하게 형성된 복수의 게이트배선과, 상기 유리기판의 한 주면위에 서로 평행하게, 또 상기 게이트배선과 거의 직교하여 설치된 복수의 신호선과 상기 게이트선과 신호선에 의해 둘러싸인 각 영역내에 설치된 화소전극과, 상기 각 게이트선과 신호선과의 교차부분에 설치되어 대응하는 화소전극에 접속된 박막트랜지스터를 구비하고 있다.
상기 박막트랜지스터는 상기 게이트배선의 일부에 의해 구성됨과 동시에 상기 유리기판 위에 형성된 제 1 도전층 및 상기 제 1 도전층을 피복한 제 2 도전층을 포함하는 게이트 전극과, 상기 유리기판위에 형성되어 상기 게이트전극을 피복한 게이트절연막과, 상기 게이트전극위에 상기 게이트절연막을 통하여 배치되어 채널 영역을 포함하는 비 단결정 실리콘박막과, 상기 비 단결정 실리콘 박막에 전기적으로 접속된 소스전극 및 드레인 전극을 구비하며, 상기 비 단결정 실리콘박막은 상기 채널영역에 있어서, 상기 게이트의 절연막측에 위치하고 있음과 동시에 굴곡점을 가지지 않고 연속되는 경계면을 구비하고 있다.
본 발명에서는 TFT의 게이트 배선의 저저항화와, 작은 돋아남 모양과 둥글게 부푸는 것의 방지 또 내약품성의 향상을 달성하기 위해 게이트배선은 적어도 제 1 도전층과 제 1 도전층을 피복하는 제 2 도전층을 포함하고 있다.
그리고, 본 발명자들은 채널영역내에서의 배선 주표면의 형상의 차이에 의거한 소자특성의 변화에 착안하여 연구를 실시한 결과, 채널영역에 있어서 게이트절연막측의 비 단결정 실리콘박막의 경계면이 굴곡점을 가지지 않고 연속되는 경계면인지의 여부로 TFT의 소자특성, 특히 이동도 및 한계값 전압(Vth)이 영향을 받는다는 것을 발견했다.
즉, 본 발명의 TFT에 의하면, 채널영역에 있어서 게이트절연막측의 비 단결정 실리콘박막의 경계면은 굴곡점을 가지지 않고 연속적으로 구성되어 있는 것에 특징이 있다.
이 이유는, 채널영역내에 있어서, 비 단결정 실리콘박막의 게이트절연막측의 경계면이 실효적인 굴곡점을 포함하는 평활화지 않는 경계면이면 이 굴곡점에 있어서 포텐셜 장벽이 높아져 TFT의 이동도를 저하시키고, 또 한계값 전압(Vth)을 높게 하기 때문이라고 생각된다.
따라서, 본 발명의 TFT에 의하면, 채널영역내에서 비 단결정 실리콘박막의 게이트절연막측의 경계면은 실효적인 굴곡점을 포함하지 않는 연속되는 경계면, 즉 평활한 경계면에 구성되어 있기 때문에 포텐셜 장벽이 높아지는 것이 방지되어 우수한 이동도 및 낮은 한계값 전압(Vth)이 얻어진다.
본 발명의 경계면을 얻는 수법으로서는, 게이트절연막을 충분히 두꺼운 막으로 하여 게이트배선 주표면간의 단차(段差)에 의한 영향을 경감하는 방법, 제 2 도전층을 충분히 두꺼운 막으로 하는 방법, 또는 게이트배선을 구성하는 제 1 도전층의 측벽과 기판 주표면이 이루는 각도, 즉 경사각(θ1)을 절연불량대책에서 설정되는 것 보다도 충분히 작게 설정하는 방법 등이 생각되어진다.
그중에서도 제 1 도전층의 경사각(θ1)을 10 ~ 30°의 범위내로 설정함으로써 게이트절연막의 막두께와 재료를 변경할 필요가 없고, 채널 영역내에서 게이트절연막측의 비 단결정 실리콘박막의 경계면에 실효적인 굴곡점을 존재하는 것을 효과적으로 방지할 수 있는 것이 본 발명자들에 의해서 확인되었다.
게이트배선과 비 단결정 실리콘박막 사이에 게이트절연막에 생기는 절연불량의 해소뿐이라면, 일본국 특개평4-372934호에 개시된 바와 같이, 게이트전극을 형성하는 제 1 도전층의 양측 테두리부를 적당한 정도 기울이면, 더욱 자세하게는 경사각도(θ1)을 40°정도로 설정하면, 대강 절연불량을 해소할 수 있다. 그러나, 소자 특성을 개선하는 것이면, 제 1 도전층의 경사각(θ1)을 40°보다도 작게, 더욱 바람직하게는 10 ~ 30°의 범위내로 설정하는 것이 바람직하다. 제 1 도전층의 경사각(θ1)이 10°보다도 작으면 게이트전극의 배선폭 제어가 곤란해지고, 소자사이에서 특성의 흐트러짐이 생기기 쉽기 때문이다.
제 1 도전층으로서는 알루미늄(Al), 동(Cu) 또는 알파·탄탈(α-Ta)중에서 선택된 적어도 1종류를 주체로 한 금속 또는 합금으로 구성할 수 있다. 특히 알루미늄(Al)은 박막으로서 배선의 저저항화가 달성되기 때문에 특히 바람직하다. 제 1 도전층을 알루미늄(Al)으로 구성하는 경우, 요구되는 배선저항에도 의하지만, 100 ~ 300nm의 범위내로 설정하는 것이 바람직하다.
제 2 도전층은 탄탈(Ta), 텅스텐(W) 또는 몰리브덴(Mo)중에서 선택된 적어도 1종류를 주체로 한 금속 또는 합금으로 구성할 수 있다. 특히, 저항값 외에 제 1 도전층의 작은 돋아남 모양과 둥글게 부푸는 것의 방지, 또는 내약품성을 고려하면 특히 몰리브덴·텅스텐(Mo-W) 합금 또는 몰리브덴·탄탈(Mo-Ta)합금 등이 가장 적합하게 사용되며, 특히 몰리브덴·텅스텐(Mo-W)합금이 적합하다. 제 2 도전층은 제 1 도전층을 피복하고, 제 1 도전층의 작은 돋아남 모양과 둥글게 부푸는 것이 방지되는 막두께이면 좋다.
또한, 제 1 도전층의 작은 돋아남 모양과 둥글게 부푸는 모양을 효과적으로 방지하기 위해 제 1 도전층과 제 2 도전층 사이에 제 3 도전층을 삽입해도 좋다. 이 제 3 도전층으로서는 제 2 도전층을 몰리브덴·텅스텐(Mo-W) 합금 또는 몰리브덴·탄탈 합금(Mo-Ta)으로 구성하는 경우, 제 3 도전층의 구성원소, 예를들면 몰리브덴(Mo)을 가장 적합하게 사용할 수 있고, 이것에 의해 제 1 도전층의 작은 돋아남 모양과 둥글게 부푸는 모양의 방지와 함께 제 1 도전층과 제 2 도전층과의 밀착성 개선의 효과가 얻어질 뿐만 아니라 에칭 비율의 차에 의해 제 1 도전층을 테이퍼형상으로 성형할 수 있다. 이 제 3 도전층은 제 1 도전층을 완전히 피복하는 것이라도 또 제 1 도전층의 주표면에만 배치되는 것이라도 상관없다.
이하, 도면을 참조하면서 본 발명의 실시예에 따른 박막트랜지스터를 구비한 액티브매트릭스형 액정표시장치를 예로 상세하게 설명한다.
제 1 도 및 제 3 도에 도시한 바와 같이, 액티브매트릭스형 액정표시장치는 소정 간격을 두고 서로 대향하여 어레이기판(10) 및 대향기판(12)을 가지며, 이 기판사이에는 액정층(14)이 봉입되어 있다. 대향기판(12)은 투명한 유리기판(20)을 구비하며, 이 유리기판의 내면 전체에 걸쳐서 투명한 대향전극(22)이 형성되어 있다. 또 대향전극(22)위에는 폴리이미드등으로 이루어진 투명한 배향막(24)이 형성되어 있다.
또한, 어레이기판(10)은 투명한 유리기판(100)을 구비하며, 이 유리기판(100)위에는 640×3개의 신호선(Xi)(i=1, 2, …, m, …, 1920)과, 이 신호선(Xi)과 거의 직교하는 480개의 게이트배선(Yj)(j=1, 2, …, n, …, 480)이 매트릭스형상으로 형성되어 있다. 그리고, 신호선(Xi)과 게이트배선(Yj)에 의해서 둘러싸인 각 영역내에는 ITO(인듐 산화주석)로 이루어진 투명한 화소전극(181)이 배치되어 있다.
각 신호선(Xi)과 각 게이트배선(Yj)의 교차부분에는 게이트배선(Yj) 자체를 게이트전극으로 한 역스태거 구조의 TFT(171)가 배치되어 있다. 또한, 게이트(Yj)과 대략 평행하게 480개의 보조용량선(Cj)(j=1, 2, …, n, …, 480)이 형성되어 있다. 그리고, 게이트절연막(121)(제 3 도 참조)를 통하여 유리기판(100)위에 배치된 화소전극(181)과 보조용량선(Cj)에 의해서 보조용량(Cs)이 형성되어 있다. 그리고, 이 게이트배선(Yj), 신호선(Xi), TFT(171), 화소전극(181)등은 폴리이미드등으로 이루어진 배향막(30)에 의해서 덮여 있다.
다음에, 제 2 도 및 제 3 도를 참조하여 TFT(171)에 대해서 상세히 설명한다. 각 게이트배선(Yj)은 유리기판(100)위에 형성된 제 1 도전층(111), 제 1 도전층(111)위에 형성된 제 3 도전층(113), 제 1 및 제 3 도전층을 피복한 제 2 도전층(115)을 구비하며, 각 TFT(171)는 게이트배선(Yj)의 일부를 게이트전극으로 가지고 있다.
제 1 도전층(111)은 배선폭(Lg1)이 6μm인 순알루미늄(Al)으로 이루어지며, 게이트배선(Yj)의 저저항화를 달성할 수 있도록 200nm의 막두께로 형성되어 있다. 또한, 제 1 도전층(111)으로서는 알루미늄, 동 또는 알파·탄탈(α-Ta)중에서 선택된 적어도 1종류를 주체로 한 금속 또는 합금이 이용된다. 제 1 도전층(111)의 막두께는 100 ~ 300nm이 범위내로 설정되어 있는 것이 바람직하다.
또한, 제 1 도전층(111)의 양측 테두리부는 유리기판(100)에 대해 경사지게 형성되며, 그 경사각(θ1)이 20°가 되도록 패터닝(patterning)되어 있다. 이 경사각(θ1)은 40°보다도 작게 설정되며, 바람직하게는 10° 내지 30°로 설정된다.
제 1 도전층(111)위에 형성된 제 3 도전층(113)은 제 2 도전층(115)의 한 구성원소인 몰리브덴(Mo)으로 구성되어 있다. 제 3 도전층(113)은 그 막두께가 30nm이상이면 제 1 도전층(111)과 제 2 도전층(115)사이의 밀착성을 높이고, 또 응력을 완화하는 기능을 한다. 그때문에 본 실시예에서는 50nm의 막두께로 형성되어 있다.
제 2 도전층(115)은 제 1 및 제 3 도전층(111, 113)을 충분히 피복하도록 배선폭(Lg2)이 10μm인 몰리브덴·텅스텐(Mo-W)합금으로 구성되며, 그 양측 테두리부는 제 1 도전층(111)의 배선단에서 2μm씩 뻗어나가 있다. 이것에 의해 제 2 도전층(115)을 패터닝할 때 마스크 차이가 생겨도 제 2 도전층(115)은 제 1 및 제 3 도전층(111, 113)을 대략 완전하게 피복할 수 있다.
제 2 도전막(115)으로서는 몰리브덴·텅스텐 합금외에 탄탈, 텅스텐 또는 몰리브덴중에서 선택된 적어도 1종류를 주체로 한 금속 또는 합금이 이용된다.
그리고, 제 2 도전층(115)은 제 1 도전층(111)의 작은 돋아남 모양과 둥글게 부푸는 것을 효과적으로 방지하고, 또한 충분한 저저항화를 달성하기 위해 300nm의 막두께로 형성되어 있다. 또한, 제 2 도전층(115)은 양측 테두리의 단차에 의한 게이트절연막(121)의 절연불량을 경감하기 위해 그 양측 테두리부는 유리기판(10)에 대해 경사각(θ2)이 30°가 되도록 페터닝되어 있다.
또한, 제 2 도전층(115)은 측 테두리에서의 단차에 의한 절연불량 또는 제 1 도전층(111)의 작은 돋아남 모양과 둥굴게 부푸는 것의 방지를 고려하면 200 ~ 400nm의 막두께로 설정하는 것이 바람직하고, 또한 경사각(θ2)은 45°이하로 설정하는 것으로 절연불량의 발생이 억제된다. 제 2 도전층(115)의 경사각(θ2)은 20 ~45도의 범위로 설정되어 있는 것이 바람직하다.
이와같이 구성되는 게이트배선(Yj)에는 산화실리콘(SiO2)막과 질화실리콘(SiNX)막과의 적층구조를 가진 게이트절연막(121)이 배치되며, 게이트절연막(121)위에서 a-Si : H박막으로 이루어진 반도체 박막(131)이 배치되어 있다.
반도체박막(131)위에는 채널 형성시에 반도체박막(131)을 보호하기 위해 질화실리콘(SiNX)막으로 이루어진 채널 보호막(141)이 형성되어 있다. 그리고, 반도체박막(131) 및 채널 보호막(141)에는 각각 저저항 반도체막(151a, 151b)을 통하여 반도체박막(131)에 전기적으로 접속되는 소스전극(161a) 및 신호선(Xi)과 일체의 드레인전극(161b)이 배치되며, 이것에 의해 TFT(171)가 구성되어 있다.
채널보호막(141)은 소스전극(161a)과 드레인전극(161b)과 게이트배선(Yj)의 실효적인 중복영역을 감소시키기 위해, 즉 원하지 않는 기생용량을 감소시키기 위해 게이트배선(Yj)에 자기정합되어 패터닝되어 이루어진다.
더욱 자세하게는, 채널 보호막(141)은 게이트배선(Yj)의 배선폭(Lg2) 보다도 약간 작은 외형 크기로 패터닝되며, 게이트 배선(Yj)의 윤곽과, 드레인전극(161b)측의 채널 보호막(141)단과의 사이의 거리(Lgd)는 매우 작고, 또한 게이트배선(Yj)의 윤곽과 소스전극(161a)측의 채널 보호막(141)단과의 사이 거리(Lgs)도 매우 작게 되어 있다. 이 게이트배선(Yj)에 자기정합된 채널 보호막(141)에 의해 게이트배선(Yj)에 자기정합된 채널 영역이 구성된다.
이 TFT(171)에서는 제 2 도에 도시한 바와 같이, 소스전극(161a)과 반도체박막(131)과의 전기적인 접속선(제 2 도중 점선 P1), 드레인전극(161b)과 반도체박막(131)과의 전기적인 접속선(제 2 도중 점선 P2)에 의해서 둘러싸인 영역(제 2 도중 사선부분)이 실효적인 채널영역(C)을 구성하고 있다. 그리고, 게이트배선(Yj)의 윤곽선, 즉 양측 테두리는 평면적으로 봐서 채널영역(C)과 겹쳐 뻗어있다.
상기 구성의 TFT(171)에 있어서, 제 1 도전층(111)은 그 양측 테두리부의 경사각(θ1)이 20°로 매우 작게 구성되어 있다. 그때문에, 채널영역(C)내에 있어서, 반도체박막(131)의 게이트절연막(121)측의 표면은 실질적인 굴곡이 존재하지 않는 경계면을 구성하고 있다.
예를들면, TFT(171)의 단면을 SEM(주사전자현미경)에 의해 확인한 바, 채널영역(C)내의 게이트절연막(121)측의 반도체박막(131)의 경계면은 제 3 도에 도시한 바와 같이 실질적인 굴곡점을 포함하지 않는 연속적인 평활한 경계면이였다. 또한, 당연히 게이트배선(Yj)의 양측 차이에 의한 게이트절연막(121)의 절연파괴와 깨짐(crack)도 보이지 않았다.
제 4 도는 비교예1로서 제 1 도전층(111)의 경사각(θ1)을 35°로 하고, 다른 구성은 상기 실시예와 마찬가지로 작성한 TFT(171)를 나타내고 있다. 이 TFT(271)에서는 게이트배선(Yj) 끝부분의 단 차이로 인한 게이트절연막(121)의 절연 파괴가 보이지 않았지만 채널영역(C)내에 있어서, 반도체박막(131)의 게이트절연막(121)측의 경계면은 실질적인 굴곡점(Q1, Q2)을 포함하는 평활하지 않는 경계면이었다.
또한, 비교예2로서, 게이트배선(Yj)을 구성하는 제 1 도전층의 경사각(θ1)을 40°로 하는 것 이외에는 상기 실시예와 마찬가지로 작성한 TFT(도시하지 않음)라도, 비교예1과 마찬가지로 게이트배선(Yj) 끝부분의 단 차이로 인한 게이트절연막의 절연파괴는 보이지 않았지만, 채널영역내에 있어서 반도체박막의 게이트절연막측의 경계면은 실질적인 굴곡점을 포함하는 평활하지 않은 경계면이였다.
또한, 실시예의 TFT(171) 및 비교예1의 TFT(271)의 이동도를 각각 측정한 바, 본 실시예의 TFT(171)에서는 비교예1에 비해 이동도를 25%향상시킬 수 있었다.
또한, 제 5 도는 TFT의 전압(V)-전류(Ⅰ) 특성을 나타낸 것으로서, 도면중 곡선(a)은 본 실시예의 TFT(171)의 특성을, 또한 같은 도면중 곡선(b)은 상기한 비교예1에 따른 TFT(271)의 특성을 각각 나타내고 있다. 이 제 5 도에서 본 실시예의 TFT(171)에서는 비교예의 TFT(271)에 비해 한계값 전압(Vth)이 낮다는 것을 이해할 수 있다.
다음에, 상기 구성을 가진 어레이기판(10)의 제조과정에 대해서 제 6 도를 참조하여 간단히 설명한다.
우선 제 6a 도에 도시한 바와 같이, 유리기판(100)의 1 주면상에 알루미늄(Al)과 몰리브덴(Mo)을 차례로 200nm, 50nm의 막두께가 되도록 스퍼터링에 의해서 퇴적하여 Al막(110)과 Mo막(112)을 적층 형성한다. 이 후, 포토레지스트(117)를 도포하여 원하는 형상으로 노광하여 현상한다.
그리고, 포토레지스트(117)를 마스크로서 Al막(110) 및 Mo막(112)을 에칭액으로서의 인산, 질산, 초산 및 물의 혼합산중에 딥(dip)함으로써 제 6b 도에 도시한 바와 같이, 측테두리부의 경사각(θ1)이 20°인 알루미늄(Al)으로 이루어진 제 1 도전층(111) 및 제 1 도전층(111)위에 배치된 몰리브덴(Mo)으로 이루어진 제 3 도전층(113)을 형성한다. 경사각(θ1)의 제어는 에칭액의 농도 관리가 중요하게 된다. 즉, 에칭액은 휘발성분을 포함하기 때문에 사용도중에 농도가 변화한다. 특히, 몰리브덴(Mo)의 상대 에칭속도는 제 7 도에 나타낸 바와 같이, 혼합산중의 물의 함유량(%)에 크게 영향받고, 이것에 의해 경사각(θ1)이 결정되기 때문에 그 관리는 중요하게 된다.
이 후, 포토레지스트(117)를 벗겨내고, 제 1 도전층(111) 및 제 3 도전층(113)을 피복하도록 몰리브덴·텅스텐(Mo-W)합금을 스퍼터링에 의해서 300nm두께로 퇴적한다. 그리고, 몰리브덴·텅스텐 합금막위에 포토레지스트를 도포하고, 노광, 현상한 후, 포토레지스트를 마스크로서 몰리브덴·텅스텐(Mo-W)합금막을 4불소화탄소(CF4)를 주성분으로 하는 에칭가스를 이용한 화학적·건조·에칭(CDE)에 의해 패터닝한다. 그 후, 포토레지스트를 벗겨내어 제 6c 도에 나타낸 제 2 도전층(115)을 형성한다.
상기와 같이 하여, 3층 구조의 게이트 배선(Yj)을 만들고, 또한 도시하지 않았지만 동시에 보조용량선을 만든다.
계속해서, 게이트배선(Yj) 및 도시하지 않은 보조용량선(Yj)상에 산화실리콘(SiO2)막을 퇴적한다. 그 후, 도시하지 않은 CVD장치의 반응로내에 유리기판(100)을 배치하고, 반응가스로서 200sccm의 유량의 실란(SiH4), 1000sccm의 유량의 암모니아(NH3), 7000sccm의 유량의 질소(N2)를 반응로내에 도입함과 동시에 반응로내를 1Torr로 유지하고, 또 유리기판 온도를 339℃까지 상승시킨다. 그리고, 1300W의 고주파전압을 공급하여 실란(SiH4) 및 암모니아(NH3)를 플라즈마 기동시켜 산화실리콘막위에 질화실리콘(SiNX)를 50nm의 막두께로 퇴적시킨다. 그것에 의해, 제 6d 도에 도시한 바와 같이, 산화실리콘(SiO2)막과 질화실리콘(SiNX)로 이루어진 게이트절연막(121)을 형성한다.
또한, 반응가스를 400sccm의 유량의 실란(SiH4) 및 1400sccm의 유량의 수소(H2)로 전환하여 반응로내에 도입하고, 또한 150W의 고주파 전력을 공급하여 제 6d 도에 도시한 바와 같이, 게이트절연막(121)위에 a-Si : H막(125)을 50nm의 막두께로 퇴적시킨다. 또한, a-Si : H박막(125)을 50nm의 막두께로 퇴적시킨다. 또한, a-Si : H박막(125)을 퇴적할 때에도 반응로내로 1Torr로 유지한다.
다시, 반응가스로서 200sccm의 유량의 실란(SiH4), 1000sccm의 유량의 암모니아(NH3), 캐리어가스로서 7000sccm의 유량의 질소(N2)를 반응로내에 도입함과 동시에 13000W의 고주파 전압을 공급하여 a-Si : H박막(125)위에 질화실리콘(SiNX)를 300nm의 막두께로 퇴적시킨다. 또한, 질화실리콘(SiNX)를 퇴적할 때에도 반응로내는 마찬가지로 1Torr로 유지한다.
그 후, 유리기판(100)을 반응로내에서 반출하여 질화실리콘(SiNX)위에 포토레지스트를 도포한다. 그리고, 유리기판(100)의 내면에서 노광광을 비추어 게이트배선(Yj)에 자기정합된 상태에서 포토레지스트를 노광하고, 또 현상한다. 계속해서, 이 포토레지스트를 마스크로서 이용하여 질화실리콘을 패터닝함으로써 제 6d 도에 나타낸 채널 보호막(141)을 얻는다.
다음에, a-Si : H박막(125) 및 채널보호막(141)위에 CVD장치에 의해 n+a-Si : H박막을 퇴적한 후, 제 6e 도에 도시한 바와 같이, a-Si : H박막(125) 및 n+a-Si : H박막을 섬형상으로 패터닝하여 반도체박막(131), 섬형상의 n+a-Si : H박막(145)을 형성한다. 이 후, 스퍼터링에 의해 유리기판(100)위에 ITO를 퇴적하고, 소정 형상으로 패터닝하여 대략 장방형상의 화소전극(181)을 형성했다.
계속해서, 스퍼터링에 의해 유리기판(100)상에 알루미늄(Al)을 부착시키고 원하는 형상으로 패터닝하여 제 6f 도에 도시한 바와 같이, 소스전극(161a), 드레인전극(161b)을 형성한다.
또한, 이 소스 및 드레인 전극(161a, 161b)을 마스크로서, 채널보호막(141)위에 섬형상 n+a-Si : H박막(145)을 패터닝하여 제 2 도에 나타낸 저저항반도체층(151a, 151b)을 형성하고, 그것에 의해 다수의 TFT(171)가 배열된 액티브매트릭스형 액정표시장치용 어레이기판(10)을 작성했다.
상기와 같이 구성된 본 실시예에 따른 액정표시장치에 의하면, 어레이기판(10)의 게이트배선(Yj)은 알루미늄으로 형성된 제 1 도전층(111)을 가지고 있기 때문에 배선저항을 충분히 작게 할 수 있다. 또한, 게이트배선(Yj)에 있어서, 알루미늄으로 이루어진 제 1 도전층(111)은 제 3 도전층(113)을 통하여 제 2 도전층(115)으로 충분히 피복되어 있기 때문에 제 1 도전층(111)에 작은 돋아남 모양과 둥글게 부푸는 모양이 생기는 것도 충분히 방지된다. 따라서, 제조 수율의 저하를 방지할 수 있다.
또한, 제 1 도전층(111)의 양측 테두리부는 경사각(θ1)이 10°~ 40°로 형성되어 있기 때문에 채널영역(C)내에 있어서, 반도체박막(131)의 게이트절연막(121)측의 경계면을 실질적인 굴곡점을 갖지않은 평활한 경계면으로 할 수 있다. 그 결과, 높은 이동도, 낮은 한계값 전압(Vth)이라고 하는 우수한 소자특성을 구비한 TFT(171)를 얻을 수 있다.
또한, 상기한 실시예의 TFT(171)에 의하면, 채널보호막(141)은 게이트 배선(Yj)에 대해 자기정합된 상태로 반도체박막(131)위에 형성되어 있기 때문에 채널영역(C)도 게이트 배선(Yj)에 대해 자기정합되어 구성되어 있다. 따라서, 게이트·소스간 용량(Cgs)과 게이트·드레인간 용량(Cgd)등의 기생용량을 경감할 수 있다.
또한, 본 발명은 상기한 실시예에 한정되는 것이 아니라 본 발명의 범위내에서 여러가지 변형가능하다.
예를들면, 제 8 도에 도시한 변형예에 의하면, TFT(171)는 상기 실시예에 있어서 채널 보호막이 생략된 구조를 가지고 있다. 다른 구성은 상기한 실시예와 동일하며, 동일한 부분에는 동일한 참조부호를 붙여 그 상세한 설명을 생략한다.
이와같은 구성은 TFT에 의하면, 상기한 실시예의 TFT에 비해 게이트·소스간 용량(Cgs)과 게이트·드레인간 용량(Cgd)등의 기생용량은 증대하지만 제조단계가 적어 싼가격으로 제조할 수 있는 잇점을 가지고 있음과 동시에 그외의 상기 실시예와 같은 효과를 얻을 수 있다.
또한, 제 9 도에 나타낸 TFT(171)에 의하면, 저저항 반도체층은 개별적으로 퇴적된 구조가 아니라 반도체박막(131)의 일부에 의해서 구성되어 있다. 즉, 게이트배선(Yj)에 자기정합된 채널보호막(141)을 마스크로서 반도체박막(131)에 불순물 이온을 도핑함으로써 반도체박막(131)내에 채널영역(131a), 소스영역(131b) 및 드레인영역(131c)이 형성되어 있다. 다른 구성은 상기한 실시예와 동일하며, 동일한 부분에는 동일한 참조부호를 붙여 그 상세한 설명을 생략한다.
상기 구성의 TFT(171)에 의하면, 역시 게이트배선(Yj)에 대해 채널영역이 간접적으로 자기정합되어 구성되기 때문에 게이트·소스간 용량(Cgs)과 게이트·드레인간 용량(Cgd)등의 기생용량이 경감될 뿐만 아니라 상기한 실시예의 TFT에 비해 저저항 반도체박막의 퇴적공정을 불필요하게 하여 제조비용의 경감을 도모할 수 있다. 그외에 상기 실시예와 같은 효과를 얻을 수 있다.
또한, 상기한 실시예 및 변형예에 있어서 반도체 박막으로서 a-Si : H외에 P-Si을 이용해도 좋고, 또한 미세한 결정실리콘 등도 좋다는 것은 말할 필요도 없다.

Claims (23)

  1. 기판상에 형성된 제 1 도전층 및 상기 제 1 도전층을 피복한 제 2 도전층을 포함한 게이트배선; 상기 기판상에 형성되어 상기 게이트배선을 피복한 게이트 절연막; 상기 게이트배선상에 상기 게이트절연막을 통하여 배치되어 채널 영역을 포함한 비단결정 실리콘박막; 및 상기 비단결정 실리콘박막에 전기적으로 접속된 소스전극 및 드게인전극을 구비하고, 상기 제 1 도전층은 상기 기판 표면에 대해 경사지게 뻗어나는 양 측 테두리를 갖고, 각 측 테두리부의 경사각은 10 ~ 30°의 범위내이고, 상기 비단결성 실리콘박막은 상기 채널영역에서, 상기 게이트절연막측에 위치하고있음과 동시에 굴곡점을 갖지 않고 연속된 경계면을 구비한 것을 특징으로 하는 박막트랜지스터.
  2. 제1항에 있어서, 상기 게이트배선의 상기 제 2 도전층은 상기 기판 표면에 대해 경사지고, 또 상기 제 1 도전층의 양 측 테두리부를 따라서 뻗어나는 양 측 테두리부를 갖고, 각 측 테두리부의 경사각은 20 ~ 45°의 범위내로 설정되는 것을 특징으로 하는 박막트랜지스터.
  3. 제1항에 있어서, 상기 제 1 도전층은 Al, Cu 또는 α-Ta에서 선택된 적어도 1종류를 주체로 한 금속 또는 합금으로 형성되는 것을 특징으로 하는 박막 트랜지스터.
  4. 제1항에 있어서, 상기 제 2 도전층은 Ta, W 또는 Mo에서 선택된 적어도 1종류를 주체로 한 금속 또는 합금으로 형성된 것을 특징으로 하는 박막 트랜지스터.
  5. 제1항에 있어서, 상기 채널 영역은 상기 게이트배선에 자기 정합하여 형성되어 있는 것을 특징으로 하는 박막 트랜지스터.
  6. 제1항에 있어서, 상기 제 1 도전층은 평면적으로 채널 영역과 겹쳐 뻗어나는 윤곽선을 갖고 있는 것을 특징으로 하는 박막 트랜지스터.
  7. 서로 소정의 틈을 두고 대향한 어레이기판 및 대향기판; 및 상기 어레이기판과 대향기판 사이에 밀봉된 액정층을 구비하고, 상기 어레이기판은, 유리기판; 상기 유리기판의 1 주면 위에 서로 평행하게 형성된 복수의 게이트배선; 상기 유리기판의 1 주면 위에 서로 평행하게, 또 상기 게이트배선과 거의 직교하여 설치된 복수의 신호선; 상기 게이트배선과 신호선에 의해 둘러싸인 각 영역내에 설치된 화소전극; 및 상기 게이트배선과 신호선의 교차부에 설치되어 대응하는 화소전극에 접속된 박막트랜지스트를 갖고, 상기 박막트랜지스터는, 상기 게이트배선의 일부에 의해 구성됨과 동시에 상기 유리기판상에 형성된 제 1 도전층 및 상기 제 1 도전층을 피복한 제 2 도전층을 포함한 게이트전극; 상기 유리기판상에 형성되어 상기 게이트전극을 피복한 게이트절연막; 상기 게이트전극상에 상기 게이트절연막을 통하여 배치되어, 채널 영역을 포함하는 비단결정 실리콘박막; 및 상기 비단결정 실리콘박막에 전기적으로 접속된 소스전극 및 드레인전극을 구비하고, 상기 제 1 도전층은 상기 기판 표면에 대해 경사지게 뻗어나는 양 측 테두리부를 갖고, 각 측테두리부의 경사각은 10 ~ 30°범위내이고, 상기 비단결정 실리콘박막은 상기 채널영역에서 상기 게이트 절연막 측에 위치함과 동시에 굴곡점을 갖지 않고 연속된 경계면을 구비하고 있는 것을 특징으로 하는 액정표시장치.
  8. 제7항에 있어서, 상기 게이트전극의 상기 제 2 도전층은 상기 기판표면에 대해 경사지게, 또 상기 제 1 도전층 양 측 테두리부를 따라서 뻗어나는 양 측 테두리부를 갖고, 각 측 테두리부의 경사각은 20 ~ 45°의 범위내로 설정되는 것을 특징으로 하는 액정표시장치.
  9. 절연기판상에 알루미늄을 함유한 제 1 도전막을 퇴적하는 공정; 상기 제 1 도전막상에 제 2 도전막을 퇴적하는 공정; 물 및 산을 함유한 에칭액을 이용하여 상기 제 1 및 제 2 도전막을 패터닝하여 제 1 및 제 2 도전층을 제작하는 패터닝공정; 상기 제 1 및 제 2 도전층상에 절연막을 퇴적하는 공정; 및 상기 절연막상에 채널영역을 구성하는 비단결정 실리콘막을 퇴적하는 공정을 구비하고, 상기 패터닝 공정은 상기 에칭액의 농도 제어에 의해 상기 제 1 도전층에, 상기 절연기판 표면에 대해 경사지게 뻗어나고, 그 경사각이 40°보다도 작은 범위로 조정된 양측 테두리부를 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  10. 제9항에 있어서, 상기 비단결정 실리콘막은 상기 채널영역에서 상기 절연막측에 위치하고, 굴곡점을 갖지 않고 연속된 경계면을 구비하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  11. 제9항에 있어서, 상기 제 1 도전층의 상기 양 측 테두리부의 경사각은 10 ~ 30°의 범위내로 조정되는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  12. 제9항에 있어서, 상기 에칭액은 인산, 질산, 초산에서 선택된 적어도 한종류를 함유하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  13. 제12항에 있어서, 상기 에칭액은 인산, 질산 및 초산을 함유하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  14. 제12항에 있어서, 상기 에칭액의 농도의 조정은 상기 물의 농도의 관리에 기초한 것을 특징으로 하는 박막트랜지스터의 제조방법.
  15. 제9항에 있어서, 상기 에칭액의 농도의 조정은 상기 물의 농도의 관리에 기초한 것을 특징으로 하는 박막트랜지스터의 제조방법.
  16. 제9항에 있어서, 상기 제 1 도전층의 막두께는 100 ~ 300nm의 범위내인 것을 특징으로 하는 박막트랜지스터의 제조방법.
  17. 제9항에 있어서, 상기 제 2 도전층의 막두께는 30nm이상인 것을 특징으로 하는 박막트랜지스터의 제조방법.
  18. 제17항에 있어서, 상기 제 2 도전층은 Ta, W, Mo에서 선택된 적어도 한 종류를 함유하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  19. 제9항에 있어서, 상기 제 1 및 제 2 도전막은 스퍼터링에 의해 퇴적되는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  20. 제9항에 있어서, 상기 비단결정 실리콘막에 전기적으로 접속되는 소스 및 드레인 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  21. 제9항에 있어서, 상기 반도체층은 a-Si, p-Si, 미세결정실리콘에서 선택된 1종류인 것을 특징으로 하는 박막트랜지스터의 제조방법.
  22. 제9항에 있어서, 상기 제 1 도전층은 알루미늄인 것을 특징으로 하는 박막트랜지스터의 제조방법.
  23. 제9항에 있어서, 상기 제 1 도전층은 알루미늄 합금인 것을 특징으로 하는 박막트랜지스터의 제조방법.
KR1019960034546A 1995-08-23 1996-08-21 박막트랜지스터와 그 제조방법 및 이를 이용한 액정표시장치 KR100238510B1 (ko)

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JP21435795A JPH0964366A (ja) 1995-08-23 1995-08-23 薄膜トランジスタ
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