KR100237029B1 - 반도체 소자의 텅스텐 플러그 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 텅스턴 플러그 형성방법에 관한 것으로, 텅스텐막 식각공정시 단차가 큰 부분의 장벽금속층상에 잔류되는 텅스텐 잔유물을 산화시켜 제거하므로써 소자의 수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 텅스텐 플러그 형성방법에 관한 것이다.
Description
제1(a)도 내지 제1(c)도는 종래 반도체 소자의 텅스텐 플러그 형성방법을 설명하기 위한 소자의 단면도.
제2(a)도 내지 제2(e)도는 본 발명에 따른 반도체 소자의 텅스텐 플러그 형성방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1,11 : 실리콘기판 2,12 : 필드산화막
3,13 : 도전층 패턴 4,14 : 절연막
5,15 : 장벽금속층 6,16 : 콘택홀
7,17 : 텅스텐 플러그 7A,17A : 텅스텐잔유물
18 : 텅스텐 산화막
본 발명은 반도체 소자의 텅스텐 플러그 형성방법에 관한 것으로, 특히 텅스텐막 식각공정시 단차가 큰 부분의 장벽금속층 상에 잔류되는 텅스텐 잔유물을 제거하므로써 소자의 신뢰성이 향상될 수 있도록 한 반도체 소자의 텅스텐 플러그 형성방법에 관한 것이다.
일반적으로 반도체 소자가 고집적화됨에 따라 금속층도 다층 구조로 형성된다. 이러한 다층 구조의 금속층간의 접속을 용이하게 하기 위하여 층간절연막에 콘택홀을 형성하고, 상기 콘택홀내에 금속을 증착하여 플러그(Plug)를 형성한다. 상기 금속으로는 텅스텐(W)이 사용되는데, 상기 텅스텐은 고융점의 내열금속으로써 실리콘(Si)과의 열적 안정성이 우수하며, 전기적 비저항 값이 비교적 낮다는 장점을 가진다. 그러면 종래 반도체 소자의 텅스텐 플러그 형성방법을 제1(a)도 내지 제1(c)도를 통해 설명하기로 한다.
제1(a)도 내지 제1(c)도는 종래 반도체 소자의 텅스텐 플러그 형성방법을 설명하기 위한 소자의 단면도이다.
제1(a)도는 필드산화막(2)이 형성된 실리콘기판(1)상의 상기 필드산화막(2) 상부에 도전층패턴(3)을 형성한 후 전체 상부면에 절연막(4)을 형성한 상태의 단면도이다.
제1(b)도는 도전층간의 접속을 위하여 상기 도전층패턴(3)이 노출되도록 상기 절연막(4)을 식각하여 콘택홀(6)을 형성한 후 전체 상부면에 장벽금속층(5)을 형성한 상태의 단면도이다.
제1(c)도는 상기 콘택홀(6)이 매립되도록 전체 상부면에 텅스텐막을 형성한 후 상기 장벽금속층(5)이 노출되는 시점까지 상기 텅스텐막을 전면식각하여 상기 콘택홀(6)내에 텅스텐 플러그(7)를 형성한 상태의 단면도이다. 그런데 이때 단차가 큰 부분의 상기 장벽금속층(5)상에는 텅스텐 잔유물(7A)이 잔류되고, 이로인해 불량이 발생되기 때문에 소자의 수율 및 신뢰성이 저하되는 문제점이 있다.
따라서 본 발명은 텅스텐막 식각공정시 단차가 큰 부분의 상기 장벽금속층상에 잔류되는 텅스텐 잔유물을 제거하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 텅스텐 플러그 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 반도체 소자의 텅스텐 플러그 형성 방법에 있어서, 필드상화막이 형성된 실리콘기판상의 상기 필드산화막 상부에 도전층패턴을 형성한 후 전체구조 상에 절연막을 형성하는 단계와, 제 1 식각 공정으로 상기 절연막을 식각하여 상기 도전층패턴 상부가 노출되는 콘택홀을 형성하고, 상기 콘택홀을 포함하는 전체구조 상에 장벽금속층을 형성하는 단계와, 콘택홀이 매립되도록 전체구조 상에 텅스텐막을 증착한 후 제 2 식각공정으로 상기 장벽금속층이 노출되는 시점까지 상기 텅스텐막을 전면식각하여 상기 콘택홀내에 텅스텐 플러그를 형성하는 단계와, 상기 단계로부터 상기 텅스텐 플러그의 표면 및 상기 장벽 금속층 상에 남아 있는 텅스텐 잔유물을 산화시켜 텅스텐 산화물로 변화시키는 단계와, 텅스텐 플러그가 형성된 상기 실리콘기판의 표면을 세정시킨 후 건조시키는 단계와, 상기 텅스텐 산화물을 제 3 식각공정으로 제거하는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제2(a)도는 필드산화막(12)이 형성된 실리콘기판(11)상의 상기 필드산화막(12) 상부에 도전층패턴(13)을 형성한 후 전체 상부면에 절연막(14)을 형성한 상태의 단면도이다.
제2(b)도는 상기 도전층패턴(13)이 노출되도록 상기 절연막(14)을 제 1 식각공정으로 식각하여 도전층간의 접속을 위한 콘택홀(16)을 형성하고, 전체 상부면에 장벽금속층(15)을 형성한 상태의 단면도이다. 상기 장벽금속층(15)은 티타늄 및 티타늄 나이트라이드(Ti 및 TiN)를 순차적으로 증착하여 형성하며, 상기 티나늄(Ti)은 200 내지 500Å의 두께로 증착하고, 상기 티타늄 나이트라이드(TiN)는 500 내지 900Å의 두께로 증착한다.
제2(c)도는 SiH4, WF6가스를 이용하여 상기 콘택홀(16)이 매립되도록 전체 상부면에 텅스텐막을 5000 내지 9000Å의 두께로 형성한 후 제 2 식각공정으로 상기 장벽금속층(15)이 노출되는 시점까지 상기 텅스텐막을 전면식각하여 상기 콘택홀(16)내에 텅스텐 플러그(17)를 형성한 상태의 단면도인데, 이때 단차가 큰 부분의 상기 장벽금속층(15)상에 텅스텐 잔유물(17A)이 잔류된다.
제2(d)도는 대기중에 노출된 상기 텅스텐 플러그(17)의 표면 및 상기 텅스텐 잔유물(17A)을 산화시키고 세정공정을 실시하므로써 상기 텅스텐 플러그(17)의 표면 및 텅스텐 잔유물(17A)이 텅스텐 산화물(18)로 변화된 상태의 단면도로서, 상기 산화공정은 상기 실리콘기판(11)을 과산화수소수(H2O2)에 10 내지 30분간 디핑(Dipping)하는 것으로 이루어지며, 이때 상기 과산화수소수(H2O2)를 50 내지 100℃로 가열하여 사용하면 상기 텅스텐막의 산화속도를 증가시킬 수 있다. 또한 상기 세정공정은 초순수를 이용하여 10 내지 30분간 실시한 후 건조시킨다.
제2(e)도는 상기 텅스텐 산화물(18)을 제 3 식각공정으로 제거한 상태의 단면도로서, 상기 제 3 식각공정은 10내지 100SCCM의 NF3가스, 0 내지 200SCCM의 Ar가스 분위기 및 50 내지 500mTorr의 압력 상태에서 이루어지며, 이때 상기 사용되는 전력 및 자장은 각각 200 내지 700와트(W) 및 0 내지 100가우스(Gauss)이다.
상술한 바와 같이 본 발명에 의하면 텅스텐막 식각공정시 단차가 큰 부분의 장벽금속층 상에 잔류되는 텅스텐 잔유물을 완전히 제거하므로써 소자의 신뢰성이 향상될 수 있는 탁월한 효과가 있다.
Claims (11)
- 반도체 소자의 텅스텐 플러그 형성방법에 있어서, 필드산화막이 형성된 실리콘기판상의 상기 필드산화막 상부에 도전층패턴을 형성한 후 전체구조 상에 절연막을 형성하는 단계와, 제 1 식각 공정으로 상기 절연막을 식각하여 상기 도전층패턴 상부가 노출되는 콘택홀을 형성하고, 상기 콘택 홀을 포함하는 전체구조 상에 장벽금속층을 형성하는 단계와, 콘택홀이 매립되도록 전체구조 상에 텅스텐막을 증착한 후 제 2 식각공정으로 상기 장벽금속층이 노출되는 시점까지 상기 텅스텐막을 전면식각하여 상기 콘택홀내에 텅스턴 플러그를 형성하는 단계와, 상기 단계로부터 상기 텅스텐 플러그의 표면 및 상기 장벽금속층 상에 남아 있는 텅스텐 잔유물을 산화시켜 텅스텐 산화물로 변화시키는 단계와, 텅스텐 플러그가 형성된 상기 실리콘기판의 표면을 세정시킨 후 건조시키는 단계와, 상기 텅스텐 산화물을 제 3 식각공정으로 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 텅스텐 플러그 형성방법.
- 제1항에 있어서, 상기 장벽금속층은 티타늄 및 티타늄 나이트라이드(Ti 및 TiN)를 순차적으로 증착하여 형성되는 것을 특징으로 하는 반도체 소자의 텅스텐 플러그 형성방법.
- 제2항에 있어서, 상기 티타늄은 200 내지 500Å의 두께로 증착되고, 상기 티타늄 나이트라이드는 500 내지 900Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 텅스텐 플러그 형성방법.
- 제1항에 있어서, 상기 텅스텐 막은 SiH4, WF6가스를 사용하여 증착하는 것을 특징으로 하는 반도체 소자의 텅스텐 플러그 형성방법.
- 제1항 또는 제4항에 있어서, 상기 텅스텐막의 두께는 5000 내지 9000Å인 것을 특징으로 하는 반도체 소자의 텅스텐 플러그 형성방법.
- 제1항에 있어서, 상기 산화공정은 과산화수소수에 10 내지 30분간 디핑하는 것으로 이루어지는 것을 특징으로 하는 반도체 소자의 텅스텐 플러그 형성방법.
- 제6항에 있어서, 상기 과산화수소수의 온도는 50 내지 100℃인 것을 특징으로 하는 반도체 소자의 텅스텐 플러그 형성방법.
- 상기 세정공정은 초순수를 이용하여 10 내지 30분간 실시하는 것을 특징으로 하는 반도체 소자의 텅스텐 플러그 형성방법.
- 제1항에 있어서, 상기 제 3식각공정은 50 내지 500mTorr의 압력조건, NF3및 Ar가스 분위기하에서 0 내지 100가우스의 자장 및 200 내지 700 와트의 전력이 공급되도록 한 상태에서 실시하는 것을 특징으로 하는 반도체 소자의 텅스텐 플러그 형성방법.
- 제9항에 있어서, 상기 NF3가스의 량은 10 내지 100SCCM인 것을 특징으로 하는 반도체 소자의 텅스텐 플러그 형성방법.
- 제9항에 있어서, 상기 Ar가스의 량은 0 내지 200SCCM인 것을 특징으로 하는 반도체 소자의 텅스텐 플러그 형성방법.
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0669155A (ja) * | 1992-08-20 | 1994-03-11 | Matsushita Electron Corp | コンタクトプラグ形成方法 |
JPH06275725A (ja) * | 1993-03-19 | 1994-09-30 | Fujitsu Ltd | 半導体装置の製造方法 |
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