KR100230816B1

KR100230816B1 - 반도체 소자 격리방법

Info

Publication number: KR100230816B1
Application number: KR1019970009087A
Authority: KR
Inventors: 김영관; 이준성
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1997-03-18
Filing date: 1997-03-18
Publication date: 1999-11-15
Also published as: JP2914951B2; KR19980073666A; JPH10270543A; US6060399A

Abstract

본 발명은 반도체 소자 격리방법중 특히 트렌치 격리 방법에 관한 것으로, 반도체 기판(1)상에 제1절연막(2)과 제2절연막(3)을 차례로 적층하는 단계와, 상기 반도체 기판(1)의 표면을 부분적으로 노출시키는 단계와, 상기 반도체 기판의 노출된 표면과 제2절연막위에 제3절연막(4)을 형성하는 단계와, 상기 제3절연막에 대해 이방성 식각을 실시하여 상기 제1절연막(2)과 제2절연막(3)의 측벽면에 제3절연막으로 된 사이드월 스페이서(4')를 형성하는 단계와, 상기 제2절연막(3)과 사이드월 스페이서(4')를 마스크로하여 상기 반도체 기판(1)을 소정의 깊이까지 식각하여 트렌치(5)를 단계와, 상기 사이드월 스페이서(4')를 제거하는 단계와, 상기 트렌치(5)에 고밀도 프라즈마 화학기상증착 산화물(High Density Plasma Chemical Vapor Deposition ; HDP CVD oxide)(6)을 채우는 단계와, 상기 제1절연막(2)과 제2절연막(3)을 제거하는 단계를 순차 실시하는 반도체 소자 격리구조를 제공한다.

Description

반도체 소자 격리 방법

본 발명은 반도체 소자의 격리방법에 관한 것으로 특히 반도체 기판내에 트렌치를 형성하여 반도체 소자간을 격리시키는 방법에 있어서, 트렌치의 상부 모서리(corner)를 둥글게 형성하여 전계(electric field)의 집중을 막는데 적당하도록 한 트렌치 격리(trench isolation) 방법에 관한 것이다.

종래의 반도체 소자 격리기술은 LOCOS(Local Oxidation on Silicon)가 주종을 이루어 왔다. 그러나 반도체 소자의 크기가 점차 축소되어 감에 따라, 채널폭을 잠식하지 않기 때문에 소자의 크기를 축소할 수 있으며, 래치업(latchup)을 방지할 수 있기 때문에 반도체 소자의 특성을 향상시킬 수 있으며, 또한 평탄성이 뛰어나다는 장점때문에 트렌치 격리(trench isolation) 방법이 주목을 받고 있다.

종래의 트렌치 격리구조는 도1에 도시한 바와 같이 반도체 기판(1)상에 트렌치(5)가 형성되어 있고, 상기 트렌치의 상부 모서리는 라운드(round)되어 있지 않으며, 상기 트렌치 내부를 화학기상증착(Chemical Vapor Deposition ; CVD)으로 형성한 티이오에스(TEOS)산화물(6)이 채우고 있다. 상기 TEOS산화물(6)은 그 상부 표면이 더블 험프(double-hump) 구조를 하고 있다.

상기와 같은 트렌치 구조의 격리방법은 먼저, 도2(A)와 같이 반도체 기판(1)상에 산화막(2)과 질화막(3)을 차례로 적층하고, 도2(B)와 같이 질화막(3)과 산화막(2)를 부분적으로 식각하여 반도체 기판(1)의 표면을 부분적으로 노출시킨 다음, 도2(C)와 같이 상기 노출된 반도체 기판(1)의 표면에서부터 상기 반도체 기판(1)의 소정 깊이까지 식각하여 트렌치(5)를 형성하고, 도2(D)와 같이 상기 트렌치내에 산화물(6)을 질화막부근까지 채우고, 상기 질화막(3)과 산화막(2)를 제거함으로써 얻어질 수 있다.

그러나 종래의 트렌치 격리 구조는 트렌치(5)의 상부 모서리 부분이 라운드되어 있지 않아서 모서리 부분에 전계(electric field)를 집중시켜 소자의 특성을 악화시키고, 트렌치 내부에 채운 산화물(6)이 트렌치(5)의 상부 모서리와 접하는 부분에서 움푹패이는 더블 험프(double hump)현상이 발생하기 때문에, 상기 트렌치(5)위에 게이트전극용 폴리실리콘(미도시)을 증착한 후 패터닝하는 과정에서 상기 트렌치(5) 상부의 더블 험프구조의 움푹패인 부분에 폴리실리콘이 채워짐으로써 정확하게 게이트전극(미도시)이 형성되지 못하고 브릿지(bridge)가 형성되어 디바이스가 동작하지 않게 되는 문제점이 있었다.

따라서 상기와 같은 문제점을 해결하기 위해 최근에는 트렌치의 모서리를 라운딩하기 위한 방법들이 논의되고 있으며 다음과 같은 트렌치 격리 방법이 1996 Symposium on VLSI Technology Digest of Technical Papers p.156-157에 소개되었다.

즉 에피 저항이 5-15Ω/㎝이고 두께가 3.5 내지 6um인 p형 실리콘 기판에 일반적인 확산방법에 의하여 트윈 웰(twin well)을 형성하고, 상기 반도체 기판위에 패드 산화막을 100-150Å두께로 형성하고, 상기 패드산화막위에 질화막을 1500-2000Å의 두께로 형성한 다음, 상기 질화막위에 일반적인 포토리소그라피 기술을 이용하여 액티브 영역과 비액티브영역을 정의하고, 상기 비액티브영역에 대해 0.5um깊이의 얕은 트렌치 식각(shallow trench etching)을 한다. 이어서, 상기 반도체 기판을 대해 5%의 HCl로 900℃에서 열산화하여 트렌치내에 200Å두께의 열산화막을 형성한다. 상기 열산화막 형성에 의해 트렌치의 모서리 부분이 라운드 된다. 다음으로 상기 트렌치내부의 열산화막위에 9000Å두께의 고밀도 플라즈마 화학기상증착 산화막(High Density Plasma Chemical Vapor Deposition ; HDP CVD oxide)을 증착한 후 상기 반도체 기판 전면에 대해 화학기계적 연마(Chemical Mechanical Polishing; CMP)를 실시하여 질화막부분까지 제거한다. 이어서 패드산화막을 제거한 후, 게이트산화막을 형성한 후, 게이트를 형성하고, 게이트를 마스크로하여 소스 및 드레인 형성을 위한 불순물 주입을 한다. 그러나 종래와 같은 셜로우 트렌치 아이솔레이션방법은 트렌치의 모서리를 라운딩(rounding)할 때, HCl 분위기에서 산화하는 공정을 실시해야 하는데, 상기와 같은 HCl가스는 환경유해 물질로 규정이 되어있는 문제점이 있었다.

따라서 본 발명의 목적은 상기와 같은 환경유해 규제물질인 HCl개스분위기에서의 산화공정을 실시하지 않고, 트렌치의 모서리를 라운딩하는 트렌치 격리 방법을 제공하는 것이다.

따라서 상기와 같은 목적을 달성하기 위해 반도체 기판(1)상에 제1절연막(2)과 제2절연막(3)을 차례로 적층하는 단계와, 상기 반도체 기판의 표면을 부분적으로 노출시키는 단계와, 상기 반도체 기판의 노출된 표면과 제2절연막위에 제3절연막(4)을 형성하는 단계와, 상기 반도체 기판 전면에 대해 이방성 식각을 실시하여 상기 제1절연막(2)과 제2절연막(3)의 측벽면에 제3절연막으로 된 사이드월 스페이서(4')를 형성하는 단계와, 상기 제2절연막(3)과 사이드월 스페이서(4')를 마스크로하여 상기 반도체 기판(1)을 소정의 깊이까지 식각하여 트렌치(5)를 단계와, 상기 사이드월 스페이서(4')를 제거하는 단계와, 상기 트렌치(5)에 HDP CVD 산화물(6)을 채우는 단계와, 상기 제1절연막(2)과 제2절연막(3)을 제거하는 단계를 순차 실시하는 반도체 소자 격리방법을 제공한다.

도1은 종래 트렌치 격리 구조의 단면도

도2(a)-(d)는 종래 트렌치 격리 구조의 제조 순서도

도3은 본발명의 트렌치 격리 구조의 단면도

도4(a)-(i)는 본발명의 트렌치 격리 구조의 제조 순서도.

***** 도면의 주요부분에 대한 부호설명 *****

1: 반도체 기판2: 패드 산화막

3: 질화막4: 절연막

4': 사이드월 스페이서 5: 트렌치

6: HDP산화막 7: 게이트산화막

8: 게이트전극

이하 본발명의 트렌치 격리방법에 대해 도면을 참조하여 작세히 설명한다. 먼저 본발명의 트렌치 격리 구조는 도3와 같이 반도체 기판내에 그 상부 모서리가 라운드 된 트렌치가 형성되어 있고, 상기 트렌치를 고밀도 프라즈마 화학기상증착(High Density Plasma Chemical Vapor Deposition ; HDP CVD)에 의해 형성된 산화물이 채우고 있으며 그 상부표면에는 더블 험프구조가 형성되지 않은 평탄한 모양을 하고 있다.

상기와 같은 본 발명의 트렌치 격리는 다음과 같은 방법에 의해 형성된다.

우선, 도4(A)에 도시한 바와 같이 반도체 기판(1)전면에 패드산화막(2)과 질화막(3)을 차례로 적층하고, 일반적인 포토리소그라피 공정을 실시하여 액티브 영역과 비액티브 영역을 정의한다. 다음으로 도4(B)와 같이 상기 비액티브 영역상의 패드산화막(2)과 질화막(3)을 식각하여 상기 반도체 기판(1)의 표면이 노출되도록 한다. 도4(C)와 같이 상기 반도체 기판(1)의 노출된 표면과 상기 반도체 기판(1)을 덮고 있는 질화막(3)위에 상기 질화막(3)과 식각 속도가 현저히 다른 물질을 증착하여 절연층(4) 즉 예를들면 실리콘산화막을 형성한 다음, 도4(D)와 같이 상기 반도체 기판 전면에 대해 이방성 에칭을 실시함으로써 상기 패드산화막(2)과 질화막(3) 식각 측벽에 사이드 월 스페이서(side wall spacer)(4')를 형성한다. 상기 반도체 기판(1)상의 질화막(3) 및 사이드월 스페이서(4')를 마스크로하여 상기 반도체 기판(1)을 식각함으로써 도4(E)와 같이 상기 반도체 기판내에 트렌치(5)를 형성한다. 이어서 상기 사이드월 스페이서(4')를 제거하여 도4(F)와 같은 형상을 만든다. 다음으로 도4(G)와 같이 상기 반도체 기판(1)상에 HDP산화막을 형성하여 질화막부위까지 HDP CVD산화믈(6)로 트렌치(5) 내부를 채운다. 이때, 반도체 기판상에 형성된 트렌치(5)의 상부 모서리는 HDP CVD산화막을 형성한 결과 자연적으로 라운드 된다. 그 이유는 HDP CVD를 할 때, 증착과 스퍼터링이 동시에 진행되면서 증착이 되기 때문에 트렌치(5)의 모서리 부위가 스퍼터링현상에 의해 식각되었기 때문이다. 또한 상기 HDP CVD 산화물로 내부를 채우기 전에 트렌치 내부에 버퍼 산화막(미도시)을 형성할 수 도 있다. 다음으로 상기 반도체 기판(1) 전면에 대해 화학기계적 연마(Chemical Mechanical Polishing ; CMP)를 실시하거나, 또는 상기 반도체 기판에 대해 상기 패드산화막(2)이 노출될때까지 에치백을 한 후, 패드산화막이 제거될 때까지 CMP공정을하여 상기 반도체 기판(1)의 표면을 평탄화 한다. 다음으로 도4(H)와 같이 상기 질화막(3)과 패드산화막(2)을 제거하고, 도4(I)와 같이 상기 반도체 기판(1)상에 게이트 산화막(7)을 형성한 다음 게이트(8)를 형성하고, 게이트(8)를 마스크로하여 소스(9) 및 드레인(10)을 형성함으로써 트렌치 격리구조를 가진 반도체 소자의 제조를 완료한다.

이상에서 설명한 바와 같이 본 발명에 따른 메모리 소자 격리방법을 이용함을써 종래 LOCOS와 같은 버즈비크가 발생하지 않으므로 반도체 소자 격리 영역이 축소되므로 고집적화에 대응할 수 있으며, CMOS 디바이스의 단점인 래치업(latchup)발생을 방지할 수 있어 소자의 동작 특성을 향상시키며, 환경유해 규제물질인 HCl개스를 사용하지 않고 전계의 집중을 방지할 수 있는 트렌치를 형성할 수 있는 효과가 있다.

Claims

반도체 기판상에 제1절연막과 제2절연막을 차례로 적층하는 단계와,

상기 제1절연막과 제2절연막을 부분적으로 식각하여 상기 반도체 기판의 표면을 노출하는 단계와,

상기 제1절연막과 제2절연막의 식각 측벽면에 사이드월 스페이서를 형성하는 단계와,

상기 제2절연막과 사이드월 스페이서를 마스크로하여 상기 반도체 기판을 소정의 깊이까지 식각하여 트렌치를 형성하는 단계와,

상기 사이드월 스페이서를 제거하는 단계와,

상기 트렌치에 고밀도 프라즈마 화학기상증착법에 의해 절연물로 채우고, 상기 트렌치의 모서리가 라운드를 갖도록 하는 단계와,

상기 제1절연막과 제2절연막을 제거하는 단계를 포함하는 반도체 소자 격리 방법.
제1항에 있어서, 상기 트렌치에 고밀도 프라즈마 산화막을 채우기 전에 얇은 버퍼산화막을 형성하는 단계를 실시하는 것을 특징으로 하는 반도체 소자 격리방법.
제1항에 있어서, 상기 제1절연막은 산화막이며 제2절연막은 질화막인 것을 특징으로 하는 반도체 소자 격리방법.
제1항에 있어서, 상기 제2절연막과 상기 사이드월 스페이서는 식각 선택비가 큰 것을 특징으로 하는 반도체 소자 격리 방법.
제1항에 있어서, 상기 트렌치에 상기 고밀도 프라즈마 산화막을 형성 한 후, 반도체 기판의 평탄화 단계를 포함하는 반도체 소자 격리방법.
제5항에 있어서, 상기 평탄화 단계는 에치백으로 하는 것을 특징으로 하는 반도체 소자 격리 방법.
제5항에 있어서, 상기 평탄화 단계는 화학기계연마(Chemical Mechanical Polishing ; CMP)로 하는 것을 특징으로 하는 반도체 소자 격리 방법.
반도체 기판상에 제1절연막과 제2절연막을 차례로 적층하는 단계와,

상기 제1절연막과 제2절연막을 부분적으로 식각하여 상기 반도체 기판의 표면을 노출하는 단계와,

상기 제1절연막과 제2절연막의 식각 측벽면에 사이드월 스페이서를 형성하는 단계와,

상기 제2절연막과 사이드월 스페이서를 마스크로하여 상기 반도체 기판을 소정의 깊이까지 식각하여 트렌치를 형성하는 단계와,

상기 사이드월 스페이서를 제거하는 단계와,

상기 트렌치에 증착과 식각이 동시에 진행되는 공정에 의해 절연물을 채우고, 상기 트렌치의 모서리가 라운드를 갖도록 하는 단계와,

상기 제1절연막과 제2절연막을 제거하는 단계를 포함하는 반도체 소자 격리 방법.
제8항에 있어서, 상기 트렌치에 고밀도 프라즈마 산화막을 채우기 전에 얇은 버퍼산화막을 형성하는 단계를 실시하는 것을 특징으로 하는 반도체 소자 격리방법.
제8항에 있어서, 상기 제1절연막은 산화막이며 제2절연막은 질화막인 것을 특징으로 하는 반도체 소자 격리방법.
제8항에 있어서, 상기 제2절연막과 상기 사이드월 스페이서는 식각 선택비가 큰 것을 특징으로 하는 반도체 소자 격리 방법.
제8항에 있어서, 상기 트렌치에 상기 고밀도 프라즈마 산화막을 형성 한 후, 반도체 기판의 평탄화 단계를 포함하는 반도체 소자 격리방법.
제12항에 있어서, 상기 평탄화 단계는 에치백으로 하는 것을 특징으로 하는 반도체 소자 격리 방법.
제12항에 있어서, 상기 평탄화 단계는 화학기계연마(Chemical Mechanical Polishing ; CMP)로 하는 것을 특징으로 하는 반도체 소자 격리 방법.