KR20040002241A - 반도체소자의 소자분리막 형성방법 - Google Patents

반도체소자의 소자분리막 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로,
소자분리영역과 활성영역 경계부에 턱짐 (moat) 현상이 유발되어 소자의 특성 및 신뢰성이 저하는 현상을 방지하기 위하여, 소자분리영역에 형성되는 트렌치와 활성영역의 경계부에 돌출된 구조의 절연막을 형성함으로써 턱짐 현상을 방지하여 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 소자분리막 형성방법{A method for forming a field oxide of semiconductor device}
본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로, 특히 절연막 증착공정으로 손상된 활성영역과 소자분리영역의 경계부를 돌출된 형태로 형성하고 후속공정을 실시함으로써 턱짐 (moat) 현상이 유발되지 않도록 하여 소자의 전기적 특성 및 동작 특성을 향상시킬 수 있는 기술에 관한 것이다.
고집적화라는 관점에서 소자의 집적도를 높이기 위해서는 각각의 소자 디맨젼 (dimension) 을 축소하는 것과, 소자간에 존재하는 분리영역 (isolation region) 의 폭과 면적을 축소하는 것이 필요하며, 이 축소정도가 셀의 크기를 좌우한다는 점에서 소자분리기술이 메모리 셀 사이즈 (memory cell size) 를 결정하는 기술이라고 할 수 있다.
소자분리절연막을 제조하는 종래기술로는 절연물 분리방식의 로코스 (LOCOS : LOCal Oxidation of Silicon, 이하에서 LOCOS 라 함) 방법, 실리콘 기판 상부에 산화막, 다결정실리콘층, 질화막 순으로 적층한 구조의 피.비.엘. (Poly - Buffed LOCOS, 이하에서 PBL 이라 함) 방법, 기판에 홈을 형성한 후에 절연물질로 매립하는 트렌치 (trench) 방법 등이 있다.
그러나, 상기 LOCOS 방법으로 소자분리산화막을 미세화할 때 공정상 또는 전기적인 문제가 발생한다. 그 중의 하나는, 소자분리절연막만으로는 전기적으로 소자를 완전히 분리할 수 없다는 것이다.
그리고, 상기 PBL 을 사용하는 경우, 필드산화시에 산소의 측면 확산에 의하여 버즈빅이 발생한다. 즉, 활성영역이 작아져 활성영역을 효과적으로 활용하지 못하며, 필드산화막의 두께가 두껍기 때문에 단차가 형성되어 후속 공정에 어려움을준다. 그리고, 기판 상부의 다결정실리콘층으로 인하여 필드산화시 기판 내부로 형성되는 소자분리절연막이 타기법에 비하여 상대적으로 작기 때문에 타기법에 비해 신뢰성을 약화시킬 수 있다.
이상에서 설명한 LOCOS 방법과 PBL 방법은 반도체기판 상부로 볼록한 소자분리절연막을 형성하여 단차를 갖게 됨으로써 후속 공정을 어렵게 하는 단점이 있다.
이러한 단점을 해결하기 위하여, 반도체기판을 식각하여 트렌치를 형성하고 상기 트렌치를 매립한 다음, CMP 방법을 이용하여 상부면을 평탄화시키고 후속공정을 평탄화시킴으로써 후속 공정을 용이하게 실시할 수 있도록 하였다.
도시되지 않았으나, 종래기술에 따른 반도체소자의 소자분리막 형성방법을 설명하면 다음과 같다.
먼저, 반도체기판 상부에 패드산화막을 형성하고, 상기 패드산화막 상부에 질화막을 형성한다.
그리고, 소자분리마스크를 이용한 식각공정으로 상기 질화막과 패드산화막 및 일정두께의 반도체기판을 식각하여 상기 반도체기판에 트렌치를 형성한다.
그 다음에, 상기 트렌치를 매립하는 산화막을 형성하고, 상기 산화막을 화학기계연마 (chemical mechanical polishing, 이하에서 CMP 라 함) 하여 상부면을 평탄하게 형성한다.
그리고, 상기 질화막을 제거한다. 이때, 상기 질화막은 인산용액을 이용한 습식방법으로 제거한다.
그 다음에, 상기 패드산화막을 제거하는 습식 세정 공정을 실시하고, 상기패드산화막이 제거된 반도체기판 상부에 게이트산화막을 형성하기 위하여 습식 세정 공정을 실시한다.
이때, 상기 산화막과 반도체기판의 경계부에 위치한 상기 산화막이 상기 트렌치 안쪽으로 식각되는 턱짐 현상이 발생하여 후속 공정을 어렵게 할 뿐 만 아니라 반도체기판의 누설전류를 유발시켜 반도체소자의 특성 및 신뢰성을 저하시키고 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 트렌치형 소자분리막 형성공정에 사용되는 패드산화막 상의 질화막 제거공정시 턱짐 (moat) 현상이 유발되는 부분을 절연막으로 매립하고 후속 공정으로 소자분리막을 형성하여 소자의 특성 및 신뢰성을 향상시키는 반도체소자의 소자분리막 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 본 발명의 제1실시예에 따른 반도체소자의 소자분리막 형성방법을 도시한 단면도.
도 2a 내지 도 2e는 본 발명의 제2실시예에 따른 반도체소자의 소자분리막 형성방법을 도시한 단면도.
도 3a 내지 도 3d는 본 발명의 제3실시예에 따른 반도체소자의 소자분리막 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
31,51,71 : 반도체기판33,53,73 : 패드산화막
35,55,75 : 제1질화막37,57,77 : 트렌치
39,59,79 : 산화막41,61,81 : 제2질화막
43,63,83 : 매립 산화막45,65 : 절연막
47,67,85 : 게이트산화막49,69,87 : 게이트전극
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 소자분리막 형성방법은,
반도체기판 상부에 패드산화막과 제1질화막의 적층구조를 형성하는 공정과,
상기 적층구조 및 소정두께의 반도체기판을 식각하여 트렌치를 형성하는 공정과,
상기 트렌치 표면에 산화막을 형성하고 전체표면상부에 제2질화막을 일정두께 형성하는 공정과,
상기 트렌치를 매립하는 매립 산화막을 전체표면상부에 형성하고 평탄화식각하여 상기 제1질화막을 노출시키는 공정과,
상기 제1질화막을 인산용액으로 제거하되, 트렌치 측벽 일부까지 상기 제2질화막이 소정깊이 식각되는 공정과,
상기 제2질화막의 식각된 부분을 매립하는 절연막을 상기 매립 산화막의 측벽이나 전체표면상부에 형성하는 공정과,
후속 공정으로 상기 패드산화막을 제거하고 세정하여 소자분리막을 형성하는 공정을 포함하되,
상기 절연막은 산화막이나 질화막을 형성하는 것을 제1특징으로 한다.
또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 소자분리막 형성방법은,
반도체기판 상부에 패드산화막과 제1질화막의 적층구조를 형성하는 공정과,
상기 적층구조 및 소정두께의 반도체기판을 식각하여 트렌치를 형성하는 공정과,
상기 제1질화막을 소정두께 측면 식각하는 공정과,
상기 트렌치 표면에 산화막을 형성하고 전체표면상부에 제2질화막을 일정두께 형성하는 공정과,
상기 트렌치를 매립하는 매립 산화막을 전체표면상부에 형성하고 평탄화식각하여 상기 제1질화막을 노출시키는 공정과,
상기 제1질화막 및 패드산화막을 습식방법으로 제거하고 세정하여 소자분리막을 형성하는 공정을 포함하되,
상기 측면 식각공정은 에치백공정을 이용하여 실시하는 것을 제2특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1a 내지 도 1e는 본 발명의 제1실시예에 따른 반도체소자의 소자분리막 형성방법을 도시한 단면도이다.
도 1a를 참조하면, 실리콘으로 형성된 반도체기판(31) 상에 패드산화막(33) 및 제1질화막(35)을 적층하여 형성한다.
그리고, 소자분리마스크(도시안됨)를 이용한 사진식각공정으로 상기 제1질화막(35), 패드산화막(33) 및 소정두께의 반도체기판(31)을 식각하여 트렌치(37)를 형성한다.
도 1b를 참조하면, 상기 반도체기판(31) 표면에 산화막(39)을 일정두께 형성한다.
상기 산화막(39)을 포함한 전체표면상부에 제2질화막(41)을 형성한다.
그리고, 상기 트렌치(37)를 매립하는 매립 산화막(43)을 형성하고 상기 제1질화막(35)을 노출시키는 평탄화식각공정을 실시한다.
도 1c를 참조하면, 상기 노출된 제1질화막(35)을 인산용액으로 제거한다.
이때, 상기 제2질화막(41)이 ⓐ 와 같이 소정깊이 식각된다.
그 다음 상기 ⓐ 부분을 매립하는 절연막(45)을 전체표면상부에 일정두께 형성한다.
이때, 상기 절연막(45)은 산화막이나 질화막으로 형성한 것이다.
도 1d를 참조하면, 습식식각용액을 이용하여 상기 패드산화막(33)을 제거하고 후속 세정공정을 실시함으로써 ⓑ 와 같이 턱짐 (moat) 현상이 없는 소자분리막을 형성한다.
도 1e를 참조하면, 후속공정으로 반도체기판(31) 상에 게이트산화막(47)과 게이트전극(49)을 형성한다.
도 2a 내지 도 2e는 본 발명의 제2실시예에 따른 반도체소자의 소자분리막 형성방법을 도시한 단면도이다.
도 2a를 참조하면, 실리콘으로 형성된 반도체기판(51) 상에 패드산화막(53) 및 제1질화막(55)을 적층하여 형성한다.
그리고, 소자분리마스크(도시안됨)를 이용한 사진식각공정으로 상기 제1질화막(55), 패드산화막(53) 및 소정두께의 반도체기판(51)을 식각하여 트렌치(57)를 형성한다.
도 2b를 참조하면, 상기 반도체기판(51) 표면에 산화막(59)을 일정두께 형성한다.
상기 산화막(59)을 포함한 전체표면상부에 제2질화막(61)을 형성한다.
그리고, 상기 트렌치(57)를 매립하는 매립 산화막(63)을 형성하고 상기 제1질화막(55)을 노출시키는 평탄화식각공정을 실시한다.
도 2c를 참조하면, 상기 노출된 제1질화막(55)을 인산용액으로 제거한다.
이때, 상기 제2질화막(61)이 ⓒ 와 같이 소정깊이 식각된다.
그 다음 상기 ⓒ 부분을 매립하는 절연막(65)을 전체표면상부에 일정두께 형성하고 이를 이방성식각하여 상기 매립 산화막(63) 측벽에 절연막(65) 스페이서를 형성한다.
이때, 상기 절연막(45) 스페이서는 산화막이나 질화막을 전체표면상부에 일정두께 형성하고 이를 이방성식각하여 형성한 것이다.
도 2d를 참조하면, 습식식각용액을 이용하여 상기 패드산화막(53)을 제거하고 후속 세정공정을 실시함으로써 ⓓ 와 같이 턱짐 (moat) 현상이 없는 소자분리막을 형성한다.
도 2e를 참조하면, 후속공정으로 반도체기판(51) 상에 게이트산화막(67)과 게이트전극(69)을 형성한다.
도 3a 내지 도 3d는 본 발명의 제3실시예에 따른 반도체소자의 소자분리막 형성방법을 도시한 단면도이다.
도 3a를 참조하면, 실리콘으로 형성된 반도체기판(71) 상에 패드산화막(73) 및 제1질화막(75)을 적층하여 형성한다.
그리고, 소자분리마스크(도시안됨)를 이용한 사진식각공정으로 상기 제1질화막(75), 패드산화막(73) 및 소정두께의 반도체기판(71)을 식각하여 트렌치(77)를 형성한다.
그 다음, 상기 제1질화막(75)을 에치백 공정으로 소정 두께 측면 식각한다.
도 3b를 참조하면, 상기 반도체기판(71) 표면에 산화막(79)을 일정두께 형성한다.
상기 산화막(79)을 포함한 전체표면상부에 제2질화막(81)을 형성한다.
그리고, 상기 트렌치(77)를 매립하는 매립 산화막(83)을 형성하고 상기 제1질화막(75)을 노출시키는 평탄화식각공정을 실시한다.
이때, 상기 산화막(79)과 제1질화막(75) 사이에 ⓔ 만큼의 변위가 확보되어 후속 공정에서 제1질화막(75)을 제거하는 습식식각공정을 실시할 때 턱짐 (moat) 현상이 유발되지 않도록 한다.
도 3c를 참조하면, 상기 노출된 제1질화막(75)을 인산용액으로 제거한다.
이때, 상기 제2질화막(81)이 ⓕ 와 같이 턱짐 (moat) 이 없도록 형성된다.
도 3d를 참조하면, 전체표면상부에 게이트산화막(85)과 게이트전극(87)을 형성한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 소자분리막 형성방법은, 소자분리영역에 형성되는 트렌치와 활성영역의 경계부에 돌출된 구조의 절연막을 형성하여 소자의 특성 및 신뢰성을 향상시키고 그에 따른 소자의 고집적화를 가능하게 하는 효과를 제공한다.

Claims (4)

  1. 반도체기판 상부에 패드산화막과 제1질화막의 적층구조를 형성하는 공정과,
    상기 적층구조 및 소정두께의 반도체기판을 식각하여 트렌치를 형성하는 공정과,
    상기 트렌치 표면에 산화막을 형성하고 전체표면상부에 제2질화막을 일정두께 형성하는 공정과,
    상기 트렌치를 매립하는 매립 산화막을 전체표면상부에 형성하고 평탄화식각하여 상기 제1질화막을 노출시키는 공정과,
    상기 제1질화막을 인산용액으로 제거하되, 트렌치 측벽 일부까지 상기 제2질화막이 소정깊이 식각되는 공정과,
    상기 제2질화막의 식각된 부분을 매립하는 절연막을 상기 매립 산화막의 측벽이나 전체표면상부에 형성하는 공정과,
    후속 공정으로 상기 패드산화막을 제거하고 세정하여 소자분리막을 형성하는 공정을 포함하는 반도체소자의 소자분리막 형성방법.
  2. 제 1 항에 있어서,
    상기 절연막은 산화막이나 질화막을 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  3. 반도체기판 상부에 패드산화막과 제1질화막의 적층구조를 형성하는 공정과,
    상기 적층구조 및 소정두께의 반도체기판을 식각하여 트렌치를 형성하는 공정과,
    상기 제1질화막을 소정두께 측면 식각하는 공정과,
    상기 트렌치 표면에 산화막을 형성하고 전체표면상부에 제2질화막을 일정두께 형성하는 공정과,
    상기 트렌치를 매립하는 매립 산화막을 전체표면상부에 형성하고 평탄화식각하여 상기 제1질화막을 노출시키는 공정과,
    상기 제1질화막 및 패드산화막을 습식방법으로 제거하고 세정하여 소자분리막을 형성하는 공정을 포함하는 반도체소자의 소자분리막 형성방법.
  4. 제 3 항에 있어서,
    상기 측면 식각공정은 에치백공정을 이용하여 실시하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
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KR101100704B1 (ko) * 2004-12-16 2011-12-30 매그나칩 반도체 유한회사 반도체 소자의 제조 방법
WO2022109024A1 (en) * 2020-11-20 2022-05-27 Applied Materials, Inc. Deep trench integration processes and devices

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