KR100230425B1 - 보이드를 갖는 트렌치 소자분리막 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 49
- 239000011800 void material Substances 0.000 title claims description 13
- 238000002955 isolation Methods 0.000 title abstract description 29
- 125000006850 spacer group Chemical group 0.000 claims abstract description 48
- 239000004065 semiconductor Substances 0.000 claims abstract description 44
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 238000005530 etching Methods 0.000 claims description 21
- 150000004767 nitrides Chemical class 0.000 claims description 21
- 230000001590 oxidative effect Effects 0.000 claims description 5
- 239000000463 material Substances 0.000 abstract 1
- 238000001039 wet etching Methods 0.000 abstract 1
- 230000007547 defect Effects 0.000 description 6
- 239000013078 crystal Substances 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000003139 buffering effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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Abstract
본 발명은 보이드를 갖는 소자분리막을 형성하는 방법에 관한 것으로, 반도체기판 상에 반도체기판의 소정영역을 노출시키는 제1 절연막 패턴을 형성하고, 반도체기판의 소정영역을 식각하여 트렌치 영역을 형성한다. 이어서, 트렌치 영역의 측벽 및 바닥에 열산화막을 형성한다. 그리고, 트렌치 영역의 측벽에 형성된 열산화막 표면에 열산화막에 대하여 습식 식각 선택비를 갖는 물질막으로 스페이서를 형성한다. 다음에, 열산화막을 등방성 식각하여 스페이서의 하부 및 트렌치 영역의 하부측벽 사이에 보이드를 형성한다. 이어서, 스페이서에 의해 둘러싸인 영역을 채우는 제2 절연막 패턴을 형성한다. 계속해서. 제1 절연막 패턴을 제거한다.
Description
본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로, 특히 보이드를 갖는 트렌치 소자분리막 형성방법에 관한 것이다.
반도체소자의 집적도가 증가할수록 소자분리막은 점점 더 중요해지고 있다. 소자분리막의 특성은 크게 물리적인 특성과 전기적인 특성으로 구별된다. 소자분리막의 물리적인 특성은 반도체소자의 집적도와 직접적으로 관련이 있으며, 전기적인 특성은 반도체소자의 신뢰성과 직접적으로 관련이 있다. 따라서, 최근에 고집적 반도체소자에 적합한 소자분리 방법으로 트렌치 소자분리 방법이 널리 채택되고 있다.
종래의 트렌치 소자분리 방법은 반도체기판의 소정영역을 식각하여 트렌치 영역을 형성하는 단계와, 상기 트렌치 영역 내에 절연물질로 이루어진 소자분리막을 형성하는 단계를 포함한다. 그러나, 후속 열공정을 실시하면, 상기 소자분리막과 접촉하는 반도체기판의 표면에 디펙트가 생성된다. 이러한 디펙트는 소자분리막 및 반도체기판의 열팽창계수의 차이에 기인한 스트레스에 의하여 생성된다. 특히, 이러한 스트레스는 트렌치 영역의 하부 코너부분에 집중되며, 반도체소자의 접합 누설전류를 증가시킨다. 이에 따라, 반도체소자의 오동작이 유발되거나 전력소모가 증가된다.
상술한 트렌치 소자분리 방법의 문제점을 해결하기 위하여 트렌치 영역의 하부 코너부분을 둥글게 형성하는 방법이 나다하라(S. Nadahara) 등에 의하여 제안된 바 있다(S. NADAHARA et al, SSDM, 1987, pp327-330).
본 발명의 목적은 소자분리 영역에 가해지는 스트레스를 보다 효과적으로 감소시킬 수 있는 트렌치 소자분리막 형성방법을 제공하는 데 있다.
도 1 내지 도 4는 본 발명의 일 실시예에 따른 소자분리막 형성방법을 설명하기 위한 단면도들이다.
도 5 내지 도 7은 본 발명의 다른 실시예에 따른 소자분리막 형성방법을 설명하기 위한 단면도들이다.
도 8 내지 도 11은 본 발명의 또 다른 실시예에 따른 소자분리막 형성방법을 설명하기 위한 단면도들이다.
상기 목적을 달성하기 위한 본 발명의 일 태양에 의하면, 본 발명은 먼저, 반도체기판 상에 상기 반도체기판의 소정영역을 노출시키는 제1 절연막 패턴을 형성한다. 여기서, 상기 제1 절연막 패턴은 차례로 적층된 패드산화막 패턴 및 패드질화막 패턴으로 구성된다. 다음에, 상기 노출된 반도체기판을 식각하여 트렌치 영역을 형성하고, 상기 트렌치 영역이 형성된 결과물을 열산화시키어 트렌치 영역의 측벽 및 바닥에 열산화막을 형성한다. 상기 열산화막은 트렌치 영역을 형성할 때 반도체기판에 가해진 식각손상을 치유하기 위하여 형성한다. 계속해서, 상기 열산화막이 형성된 결과물 전면에 절연막, 예컨대 질화막을 형성한다. 그리고, 절연막을 이방성 식각하여 상기 트렌치 영역의 측벽에 형성된 열산화막 표면 및 상기 제1 절연막 패턴의 측벽에 스페이서를 형성한다. 이때, 상기 트렌치 영역의 바닥에 형성된 열산화막은 노출된다. 이어서, 상기 스페이서가 형성된 결과물을 열산화시키어 상기 트렌치 영역의 바닥에 상기 열산화막의 두께보다 두꺼운 희생 산화막을 형성한다. 상기 희생 산화막을 형성하면, 트렌치 영역의 하부 코너부분이 둥글게 형성된다. 여기서, 상기 희생 산화막을 형성하는 공정은 필요에 따라 생략할 수도 있다. 다음에, 상기 희생 산화막이 형성된 결과물을 산화막 식각용액, 예컨대 불산용액 또는 완충 산화막 식각용액(BOE 용액;Buffered oxide etchant)에 담구어 상기 희생산화막을 제거함은 물론, 트렌치 영역의 하부 측벽에 형성된 열산화막을 식각한다. 이와 같이 희생 산화막 및 열산화막을 등방성 식각하면, 스페이서의 하부 및 트렌치 영역의 하부측벽 사이에 보이드가 형성된다. 이어서, 상기 스페이서에 의해 둘러싸인 영역에 제2 절연막 패턴을 형성한다. 이때, 상기 제2 절연막 패턴은 언도우프트 산화막(USG)으로 형성하는 것이 바람직하다. 이와 같이 제2 절연막 패턴을 형성하면, 상기 보이드는 그대로 잔존한다. 상기 보이드는 후속 열공정을 실시할 때, 제2 절연막 패턴에 가해지는 스트레스와 반도체기판에 가해지는 스트레스를 서로 완충시키는 역할을 한다. 계속해서, 상기 제1 절연막 패턴을 제거하여 서로 이웃한 트렌치 영역 사이의 반도체기판, 즉 활성영역을 노출시킨다.
상기 목적을 달성하기 위한 본 발명의 다른 태양에 따르면, 본 발명은 먼저, 반도체기판 상에 상기 반도체기판의 소정영역을 노출시키는 제1 절연막 패턴을 형성한다. 여기서, 상기 제1 절연막 패턴은 차례로 적층된 패드산화막 패턴 및 패드질화막 패턴으로 구성된다. 다음에, 상기 노출된 반도체기판을 식각하여 트렌치 영역을 형성한다. 계속해서, 상기 트렌치 영역이 형성된 결과물을 열산화시키어 상기 트렌치 영역의 측벽 및 바닥에 열산화막을 형성한다. 상기 열산화막을 형성하는 이유는 트렌치 영역을 형성하기 위한 식각공정시 반도체기판에 가해진 식각손상을 치유하기 위함이다. 이어서, 상기 열산화막이 형성된 결과물 전면에 절연막, 예컨대 질화막을 형성하고, 이를 이방성 식각하여 상기 트렌치 영역의 측벽에 형성된 열산화막의 표면에 스페이서를 형성한다. 이때, 상기 이방성 식각공정을 과도하게 실시하여 상기 제1 절연막 패턴 측벽은 물론 상기 트렌치 영역의 측벽에 형성된 열산화막의 상부를 노출시키는 스페이서를 형성한다. 다음에, 상기 스페이서가 형성된 결과물을 산화막 식각용액에 담구어 상기 노출된 열산화막의 상부 및 트렌치 영역의 바닥에 형성된 열산화막을 제거함은 물론, 상기 스페이서의 상부 및 트렌치 영역의 상부측벽 사이와 상기 스페이서의 하부 및 트렌치 영역의 하부측벽 사이에 보이드를 형성한다. 이어서, 제1 절연막 패턴 및 스페이서에 의해 둘러싸인 영역을 채우는 제2 절연막 패턴을 형성한다. 이때, 상기 보이드 내부는 제2 절연막 패턴에 의해 채워지지 않고 빈 공간으로 잔존한다. 이와 같이 형성된 보이드는 후속열공정을 실시할 때 제2 절연막 패턴에 가해지는 스트레스와 반도체기판에 가해지는 스트레스를 서로 완충시키는 역할을 한다. 계속해서, 상기 제1 절연막 패턴을 제거하여 서로 이웃한 트렌치 영역들 사이의 반도체기판, 즉 활성영역을 노출시킨다.
상술한 본 발명에 의하면, 트렌치 영역 내에 보이드를 갖는 제2 절연막 패턴을 형성함으로써, 후속열공정을 실시할 때 반도체기판에 가해지는 스트레스와 제2 절연막 패턴에 가해지는 스트레스를 서로 완충시킬 수 있다. 따라서, 트렌치 영역을 둘러싸는 반도체기판의 표면에 디스로케이션(dislocation)과 같은 결정결함이 생성되는 것을 억제시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.
도 1 내지 도 4는 본 발명의 일 실시예를 설명하기 위한 단면도들이다.
도 1은 트렌치 영역(T)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체기판(1) 상에 패드산화막 및 패드질화막을 차례로 형성한다. 다음에, 상기 패드질화막 및 패드산화막을 연속적으로 패터닝하여 상기 반도체기판의 소정영역을 노출시키는 패드산화막 패턴(3) 및 패드질화막 패턴(5)을 형성한다. 여기서, 상기 패드산화막 패턴(3) 및 패드질화막 패턴(5)은 제1 절연막 패턴(6)을 구성한다. 이어서, 상기 노출된 반도체기판(1)을 선택적으로 건식 식각하여 트렌치 영역(T)을 형성한다.
도 2는 열산화막(7) 및 스페이서(9)를 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로 설명하면, 상기 트렌치 영역(T)이 형성된 결과물을 열산화시키어 상기 트렌치 영역의 측벽 및 바닥에 열산화막(7)을 형성한다. 다음에, 상기 열산화막(7)이 형성된 결과물 전면에 절연막, 예컨대 질화막을 형성한다. 이어서, 상기 절연막을 이방성 식각하여 상기 제1 절연막 패턴(6)의 측벽 및 상기 트렌치 영역(T)의 측벽에 형성된 열산화막(7)의 표면에 스페이서(9)를 형성한다. 이와 같이 스페이서를 형성하면, 트렌치 영역(T)의 바닥에 형성된 열산화막(7)은 노출된다.
도 3은 본 발명의 특징요소인 보이드(V) 및 제2 절연막 패턴(11)을 형성하는 단계를 설명하기 위한 단면도이다. 상세히 설명하면, 상기 스페이서(9)가 형성된 결과물을 산화막 식각용액, 예컨대 불산용액(HF solution) 또는 완충 산화막 식각용액(BOE; buffered oxide etchant)에 소정의 시간동안 담구어 상기 열산화막(7)을 등방성 식각한다. 이와 같이 열산화막(7)이 등방성 식각되면, 트렌치 영역(T)의 바닥이 노출됨은 물론, 스페이서(9)의 하부 및 트렌치 영역(T)의 하부측벽(lower side wall) 사이에 보이드(V)가 형성된다. 또한 이때, 스페이서(9)의 상부 및 트렌치 영역(T)의 상부측벽 사이에 열산화막 패턴(7a)이 잔존한다. 다음에, 상기 보이드(V)가 형성된 결과물 전면에 스페이서(9)에 의해 둘러싸인 영역을 채우는 제2 절연막을 형성한다. 여기서, 상기 제2 절연막은 CVD 공정에 의한 언도우프트 산화막(USG layer)으로 형성하는 것이 바람직하다. 이와 같이 제2 절연막을 형성하면, 상기 보이드(V) 내부는 제2 절연막에 의해 채워지지 않고 빈 공간으로 잔존한다. 이어서, 상기 제1 절연막 패턴(6)이 노출될 때까지 상기 제2 절연막을 평탄화시키어 스페이서(9)에 의해 둘러싸인 영역을 채우는 제2 절연막 패턴(11)을 형성한다. 여기서, 상기 제2 절연막을 평탄화시키는 방법으로 에치백 공정 또는 CMP 공정이 사용될 수 있다. 상기 보이드(V)는 후속열공정이 실시될 때 제2 절연막 패턴(11)에 가해지는 스트레스와 반도체기판(1)에 가해지는 스트레스를 서로 완충시키는 역할을 한다.
도 4는 소자분리막(11a)을 형성하는 단계를 설명하기 위한 단면도이다. 좀 더 상세히 설명하면, 상기 제2 절연막 패턴(11)이 형성된 결과물을 산화막 식각용액 및 질화막 식각용액에 순차적으로 담구어 상기 패드질화막 패턴(5)을 제거한다. 계속해서, 상기 패드산화막 패턴(3)을 산화막 식각용액으로 제거하여 그 아래의 반도체기판, 즉 활성영역을 노출시킨다. 이와 같이 활성영역을 노출시키면, 상기 제2 절연막 패턴(11)은 산화막 식각용액에 의해 식각된다. 따라서, 도 4에 도시된 바와 같이 활성영역의 표면과 거의 일치하는 높이를 갖는 소자분리막(11a)이 형성된다.
상술한 바와 같이 본 발명의 일 실시예에 의하면, 트렌치 영역의 하부 코너에 보이드가 형성된다. 따라서, 후속 열공정을 실시할 때 소자분리막에 가해지는 스트레스와 반도체기판에 가해지는 스트레스가 완충된다. 결과적으로, 트렌치 영역의 측벽에 결정결함이 생성되는 현상을 억제시킬 수 있다.
도 5 내지 도 7은 본 발명의 다른 실시예를 설명하기 위한 단면도들이다. 여기서, 제1 절연막 패턴(6), 트렌치 영역(T), 열산화막(7), 및 스페이서(9)를 형성하는 단계는 도 1 및 도 2에서 설명한 방법과 동일하다.
도 5는 희생산화막(OX)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로 설명하면, 상기 스페이서(9)가 형성된 결과물을 열산화시키어 상기 트렌치 영역(T)의 바닥에 열산화막(7)보다 두꺼운 희생산화막(OX)을 형성한다. 이와 같이 희생산화막(OX)을 형성하면, 도 5에 도시된 바와 같이 트렌치 영역(T)의 하부코너(C)가 둥글게 형성된다. 트렌치 영역(T)의 하부코너는 후속 열공정을 실시할 때 스트레스가 집중되는 부분이므로, 결정결함이 가장 많이 생성되는 부분이다. 따라서, 상술한 바와 같이 트렌치 영역(T)의 하부코너를 둥글게 형성하면, 스트레스를 보다 더 완화시킬 수 있다.
도 6은 보이드(V) 및 제2 절연막 패턴(11)을 형성하는 단계를 설명하기 위한 단면도이다. 상세히 설명하면, 상기 희생산화막(OX)이 형성된 결과물을 산화막 식각용액에 소정의 시간동안 담구어, 상기 트렌치 영역(T)의 바닥을 노출시킴과 동시에 상기 열산화막(7)을 등방성 식각한다. 이와 같이 열산화막(7)을 등방성 식각하면, 스페이서(9)의 하부와 트렌치 영역(T)의 하부측벽 사이에 보이드(V)가 형성된다. 그리고, 상기 스페이서(9)의 상부와 트렌치 영역(T)의 상부측벽 사이에 열산화막 패턴(7a)이 잔존한다. 다음에, 상기 보이드(V)가 형성된 결과물 전면에 상기 스페이서(9)에 의해 둘러싸인 영역을 채우는 제2 절연막, 예컨대 언도우프트 산화막(USG)을 형성한다. 이어서, 상기 제1 절연막 패턴(6)이 노출될 때까지 상기 제2 절연막을 에치백(etch-back) 공정 또는 화학기계적 연마(CMP) 공정으로 평탄화시키어 스페이서(9)에 의해 둘러싸인 영역을 채우는 제2 절연막 패턴(11)을 형성한다. 이때, 보이드(V)는 제2 절연막 패턴(11)에 의해 채워지지 않고 빈 공간으로 잔존한다. 상기 보이드(V)는 앞에서 설명한 제1 실시예에서와 마찬가지로 후속 열공정을 실시할 때 스트레스를 완충시키는 역할을 한다.
도 7은 소자분리막(11a)를 완성시키는 단계를 설명하기 위한 단면도로서, 도 4에서 설명한 방법과 동일한 방법으로 상기 제1 절연막 패턴(6)을 제거한다. 이에 따라, 상기 제2 절연막 패턴(11)이 식각되어 활성영역의 표면과 거의 일치하는 높이를 갖는 소자분리막(11a)이 형성된다.
상술한 바와 같이 본 발명의 다른 실시예에 의하면, 트렌치 영역의 하부에 보이드가 형성됨은 물론, 트렌치 영역의 하부코너가 둥글게 형성된다. 이에 따라, 후속 열공정을 실시할 때 트렌치 영역의 하부코너에 집중되는 스트레스를 보다 더 완화시킬 수 있다.
도 8 내지 도 11은 본 발명의 또 다른 실시예를 설명하기 위한 단면도들이다.
도 8은 제1 절연막 패턴(56) 및 트렌치 영역(T)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체기판(51) 상에 패드산화막 및 패드질화막을 차례로 형성한다. 이어서, 상기 패드질화막 및 패드산화막을 연속적으로 패터닝하여 상기 반도체기판(51)의 소정영역을 노출시키는 패드산화막 패턴(53) 및 패드질화막 패턴(55)을 형성한다. 여기서, 상기 패드산화막 패턴(53) 및 패드질화막 패턴(55)은 제1 절연막 패턴(56)을 구성한다. 다음에, 상기 제1 절연막 패턴(56)에 의해 노출된 반도체기판(51)의 소정영역을 건식 식각하여 트렌치 영역(T)을 형성한다.
도 9는 열산화막(57) 및 스페이서(59)를 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로 설명하면, 상기 트렌치 영역(T)이 형성된 결과물을 열산화시키어 상기 트렌치 영역(T)의 측벽 및 바닥에 열산화막(57)을 형성한다. 여기서, 상기 열산화막(57)을 형성하는 목적은 트렌치 영역(T)을 형성할 때 반도체기판(51)에 가해진 식각손상을 치유하기 위함이다. 이어서, 상기 열산화막(57)이 형성된 결과물 전면에 절연막, 예컨대 질화막을 형성하고, 이 절연막을 이방성 식각하여 상기 열산화막(57)의 하부측벽을 덮는 스페이서(59)를 형성한다. 이때, 상기 스페이서(59)를 형성하기 위한 이방성 식각공정은 과도식각을 실시하여 상기 제1 절연막 패턴(56)의 측벽은 물론, 상기 열산화막의 상부측벽을 노출시켜야 한다.
도 10은 보이드(V) 및 제2 절연막 패턴(61)을 형성하는 단계를 설명하기 위한 단면도이다. 상세히 설명하면, 상기 스페이서(59)가 형성된 결과물을 산화막 식각용액, 예컨대 불산용액(HF solution) 또는 완충 산화막 식각용액(BOE; buffered oxide etchant)에 소정의 시간동안 담구어 상기 열산화막(57)을 등방성 식각한다. 이와 같이 열산화막(57)을 등방성 식각하면, 트렌치 영역(T)의 바닥이 노출됨은 물론, 스페이서(59)의 상부와 트렌치 영역(T)의 상부측벽 사이 및 스페이서(59)의 하부와 트렌치 영역(T)의 하부측벽 사이에 보이드(V)가 형성된다. 이때, 스페이서(59)의 중앙부 및 트렌치 영역(T)의 중앙측벽 사이에 열산화막 패턴(57a)이 형성된다. 그리고, 패드산화막 패턴(53)도 등방성 식각되어 패드질화막 패턴(55) 가장자리 아래에도 보이드(V), 즉 언더컷 영역이 형성될 수 있다. 다음에, 상기 보이드(V)가 형성된 결과물 전면에 제2 절연막, 예컨대 언도우프트 산화막(USG)을 형성한다. 이때, 상기 보이드(V) 내부는 제2 절연막에 의해 채워지지 않고 빈 공간으로 잔존한다. 이어서, 상기 제1 절연막 패턴(56)이 노출될 때까지 제2 절연막을 에치백 공정 또는 화학기계적연마(CMP) 공정으로 평탄화시키어 상기 제1 절연막 패턴(56) 및 스페이서(59)에 의해 둘러싸인 영역을 채우는 제2 절연막 패턴(61)을 형성한다.
도 11은 소자분리막(61a)을 완성하는 단계를 설명하기 위한 단면도로서, 도 4에서 설명한 방법과 동일한 방법으로 상기 제1 절연막 패턴(56)을 제거한다. 이에 따라, 상기 제2 절연막 패턴(61)이 식각되어 활성영역의 표면과 거의 일치하는 높이를 갖는 소자분리막(61a)이 형성된다.
상술한 바와 같이 본 발명의 또 다른 실시예에 따른 소자분리막 형성방법에 의하면, 트렌치 영역의 하부 및 상부에 보이드가 형성된다. 따라서, 후속 열공정을 실시할 때 소자분리막에 가해지는 스트레스 및 반도체기판에 가해지는 스트레스를 서로 완충시킬 수 있다.
본 발명은 상기 실시예들에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.
본 발명에 의하면, 트렌치 영역 내에 스트레스를 완충시킬 수 있는 보이드를 갖는 소자분리막이 형성된다. 따라서, 트렌치 영역의 측벽 및 바닥에 결정결함이 생성되는 현상을 억제시킬 수 있다.
Claims (15)
- 반도체기판 상에 상기 반도체기판의 소정영역을 노출시키는 제1 절연막 패턴을 형성하는 단계;상기 노출된 반도체기판을 식각하여 트렌치 영역을 형성하는 단계;상기 트렌치 영역의 측벽 및 바닥에 열산화막을 형성하는 단계;상기 트렌치 영역의 측벽에 형성된 열산화막의 표면 및 상기 절연막 패턴의 측벽에 스페이서를 형성하는 단계;상기 열산화막을 등방성 식각하여 상기 트렌치 영역의 바닥을 노출시킴과 동시에 상기 스페이서의 하부 및 상기 트렌치 영역의 하부측벽 사이에 보이드를 형성하는 단계; 및상기 스페이서에 의해 둘러싸인 영역에 제2 절연막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 트렌치 소자분리막 형성방법.
- 제1항에 있어서, 상기 제1 절연막 패턴은 패드산화막 패턴 및 패드질화막 패턴이 차례로 적층된 것을 특징으로 하는 트렌치 소자분리막 형성방법.
- 제1항에 있어서, 상기 스페이서는 질화막으로 형성된 것을 특징으로 하는 트렌치 소자분리막 형성방법.
- 제1항에 있어서, 상기 제2 절연막 패턴을 형성하는 단계는상기 보이드가 형성된 결과물 전면에 상기 스페이서에 의해 둘러싸인 영역을 채우는 제2 절연막을 형성하는 단계; 및상기 제1 절연막 패턴이 노출될 때까지 상기 제2 절연막을 평탄화시킴으로써 상기 스페이서에 의해 둘러싸인 영역에 제2 절연막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 트렌치 소자분리막 형성방법.
- 제4항에 있어서, 상기 제2 절연막은 언도우프트 산화막(USG)인 것을 특징으로 하는 트렌치 소자분리막 형성방법.
- 제4항에 있어서, 상기 제2 절연막을 평탄화시키는 방법은 에치백 공정 또는 CMP 공정을 이용하는 것을 특징으로 하는 트렌치 소자분리막 형성방법.
- 제1항에 있어서, 상기 스페이서를 형성하는 단계 이후에상기 스페이서가 형성된 결과물을 열산화시키어 상기 트렌치 영역의 바닥에 상기 열산화막의 두께보다 두꺼운 희생 산화막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 트렌치 소자분리막 형성방법.
- 제1항에 있어서, 상기 제2 절연막 패턴을 형성하는 단계 이후에상기 제1 절연막 패턴을 제거하는 단계를 더 구비하는 것을 특징으로 하는 트렌치 소자분리막 형성방법.
- 반도체기판 상에 상기 반도체기판의 소정영역을 노출시키는 제1 절연막 패턴을 형성하는 단계;상기 노출된 반도체기판을 식각하여 트렌치 영역을 형성하는 단계;상기 트렌치 영역의 측벽 및 바닥에 열산화막을 형성하는 단계;상기 트렌치 영역의 측벽에 형성된 열산화막의 하부 표면 상에 스페이서를 형성하는 단계;상기 열산화막을 등방성 식각하여 상기 스페이서의 상부와 상기 트렌치 영역의 상부측벽 사이 및 상기 스페이서의 하부와 상기 트렌치 영역의 하부측벽 사이에 보이드를 형성하는 단계; 및상기 제1 절연막 패턴 및 상기 스페이서에 의해 둘러싸인 영역에 제2 절연막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 트렌치 소자분리막 형성방법.
- 제9항에 있어서, 상기 제1 절연막 패턴은 패드산화막 패턴 및 패드질화막 패턴이 차례로 적층된 것을 특징으로 하는 트렌치 소자분리막 형성방법.
- 제9항에 있어서, 상기 스페이서는 질화막으로 형성된 것을 특징으로 하는 트렌치 소자분리막 형성방법.
- 제9항에 있어서, 상기 제2 절연막 패턴을 형성하는 단계는상기 보이드가 형성된 결과물 전면에 상기 제1 절연막 패턴 및 상기 스페이서에 의해 둘러싸인 영역을 채우는 제2 절연막을 형성하는 단계; 및상기 제1 절연막 패턴이 노출될 때까지 상기 제2 절연막을 평탄화시킴으로써 상기 제1 절연막 패턴 및 상기 스페이서에 의해 둘러싸인 영역에 제2 절연막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 트렌치 소자분리막 형성방법.
- 제12항에 있어서, 상기 제2 절연막은 언도우프트 산화막(USG)인 것을 특징으로 하는 트렌치 소자분리막 형성방법.
- 제12항에 있어서, 상기 제2 절연막을 평탄화시키는 방법은 에치백 공정 또는 CMP 공정을 이용하는 것을 특징으로 하는 트렌치 소자분리막 형성방법.
- 제9항에 있어서, 상기 제2 절연막 패턴을 형성하는 단계 이후에상기 제1 절연막 패턴을 제거하는 단계를 더 구비하는 것을 특징으로 하는 트렌치 소자분리막 형성방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970026099A KR100230425B1 (ko) | 1997-06-20 | 1997-06-20 | 보이드를 갖는 트렌치 소자분리막 형성방법 |
| US08/998,641 US5903040A (en) | 1997-06-20 | 1997-12-29 | Trench isolated integrated circuits including voids |
| JP04990398A JP3612206B2 (ja) | 1997-06-20 | 1998-03-02 | ボイドを有するトレンチ素子分離膜形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970026099A KR100230425B1 (ko) | 1997-06-20 | 1997-06-20 | 보이드를 갖는 트렌치 소자분리막 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990002483A KR19990002483A (ko) | 1999-01-15 |
| KR100230425B1 true KR100230425B1 (ko) | 1999-11-15 |
Family
ID=19510428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970026099A KR100230425B1 (ko) | 1997-06-20 | 1997-06-20 | 보이드를 갖는 트렌치 소자분리막 형성방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5903040A (ko) |
| JP (1) | JP3612206B2 (ko) |
| KR (1) | KR100230425B1 (ko) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11274287A (ja) * | 1998-03-24 | 1999-10-08 | Sharp Corp | 素子分離領域の形成方法 |
| KR100505608B1 (ko) * | 1998-06-24 | 2005-09-26 | 삼성전자주식회사 | 반도체장치의 트렌치 소자분리 구조 및 그 제조방법 |
| KR100315441B1 (ko) * | 1999-03-25 | 2001-11-28 | 황인길 | 반도체 소자 분리를 위한 얕은 트렌치 제조 방법 |
| KR100389923B1 (ko) * | 2001-01-16 | 2003-07-04 | 삼성전자주식회사 | 트렌치 소자 분리구조를 가지는 반도체 소자 및 트렌치소자 분리 방법 |
| DE10130934A1 (de) * | 2001-06-27 | 2003-01-16 | Infineon Technologies Ag | Grabenkondensator und entsprechendes Herstellungsverfahren |
| KR100829368B1 (ko) * | 2002-12-05 | 2008-05-13 | 동부일렉트로닉스 주식회사 | 반도체 소자의 트렌치 및 트렌치 형성 방법 |
| KR100481920B1 (ko) * | 2002-12-27 | 2005-04-14 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
| JP2007134559A (ja) * | 2005-11-11 | 2007-05-31 | Sharp Corp | 半導体装置およびその製造方法 |
| US8501632B2 (en) * | 2005-12-20 | 2013-08-06 | Infineon Technologies Ag | Methods of fabricating isolation regions of semiconductor devices and structures thereof |
| US8936995B2 (en) | 2006-03-01 | 2015-01-20 | Infineon Technologies Ag | Methods of fabricating isolation regions of semiconductor devices and structures thereof |
| WO2008153663A1 (en) * | 2007-05-16 | 2008-12-18 | The Board Of Trustees Of The University Of Illinois | Arrays of microcavity plasma devices and electrodes with reduced mechanical stress |
| KR100835478B1 (ko) * | 2007-06-29 | 2008-06-04 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성 방법 |
| WO2010004619A1 (ja) * | 2008-07-08 | 2010-01-14 | 東京エレクトロン株式会社 | 半導体素子の素子分離方法 |
| JP2012160567A (ja) | 2011-01-31 | 2012-08-23 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4356211A (en) * | 1980-12-19 | 1982-10-26 | International Business Machines Corporation | Forming air-dielectric isolation regions in a monocrystalline silicon substrate by differential oxidation of polysilicon |
| JPH01315161A (ja) * | 1988-06-15 | 1989-12-20 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5387538A (en) * | 1992-09-08 | 1995-02-07 | Texas Instruments, Incorporated | Method of fabrication of integrated circuit isolation structure |
| US5447884A (en) * | 1994-06-29 | 1995-09-05 | International Business Machines Corporation | Shallow trench isolation with thin nitride liner |
| US5691230A (en) * | 1996-09-04 | 1997-11-25 | Micron Technology, Inc. | Technique for producing small islands of silicon on insulator |
-
1997
- 1997-06-20 KR KR1019970026099A patent/KR100230425B1/ko not_active IP Right Cessation
- 1997-12-29 US US08/998,641 patent/US5903040A/en not_active Expired - Lifetime
-
1998
- 1998-03-02 JP JP04990398A patent/JP3612206B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990002483A (ko) | 1999-01-15 |
| JPH1116998A (ja) | 1999-01-22 |
| JP3612206B2 (ja) | 2005-01-19 |
| US5903040A (en) | 1999-05-11 |
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Legal Events
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|---|---|---|---|
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| E701 | Decision to grant or registration of patent right | ||
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