KR100230365B1 - 반도체 장치의 층간 절연막 형성 방법 - Google Patents

반도체 장치의 층간 절연막 형성 방법 Download PDF

Info

Publication number
KR100230365B1
KR100230365B1 KR1019960025932A KR19960025932A KR100230365B1 KR 100230365 B1 KR100230365 B1 KR 100230365B1 KR 1019960025932 A KR1019960025932 A KR 1019960025932A KR 19960025932 A KR19960025932 A KR 19960025932A KR 100230365 B1 KR100230365 B1 KR 100230365B1
Authority
KR
South Korea
Prior art keywords
forming
interlayer insulating
insulating film
capping layer
semiconductor substrate
Prior art date
Application number
KR1019960025932A
Other languages
English (en)
Other versions
KR980005381A (ko
Inventor
강성훈
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019960025932A priority Critical patent/KR100230365B1/ko
Publication of KR980005381A publication Critical patent/KR980005381A/ko
Application granted granted Critical
Publication of KR100230365B1 publication Critical patent/KR100230365B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

본 발명은 보이드 형성없이 반도체 기판상에 형성된 패턴사이의 갭을 충진시킬 수 있는 층간 절연막의 형성 방법에 관하여 기재하고 있다. 이는, 소정 크기의 갭을 구비한 패턴이 형성된 반도체 기판상에 산화막으로 이루어진 캡핑층을 형성하는 단계와 상기 캡핑층의 전면에 모폴러지 특성이 양호한 절연 물질을 증착시키는 단계로 이루어진다. 따라서, 본 발명에 따르면, O3-TEOS USG와 같이 모폴러지 특성이 양호한 절연 물질을 상기 캡핑층상에 형성시킴으로서 상기 패턴사이의 갭은 보이드 형성없이 충진될 수 있다.

Description

반도체 장치의 층간 절연막 형성 방법
제1도는 종래의 실시예에 따라서 층간 절연박이 형성된 반도체 기판을 도시한 단면도.
제2도 및 제3도는 본 발명에 따라서 반도체 기판상에 층간 절연박이 형성되는 것을 순차적으로 도시한 단면도.
제4도는 본 발명의 다른 실시예에 따라서 층간 절연막이 형성된 반도체 기판을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
210 : 반도체 기판 220 : 패턴층
221 : 갭핑층 230 : 층간 절연막
본 발명은 반도체 장치의 층간 절연막을 형성하기 위한 방법에 관한 것으로, 특히 반도체 기판상의 패턴사이의 갭을 보이드 형성없이 충진시킬 수 있을 뿐만 아니라 평탄화 기능을 구비한 반도체 장치의 층간 절연막 형성 방법에 관한 것이다.
일반적으로, 반도체 장치의 집적도가 증가됨에 따라서 소정 형상의 패턴이 형성되어 있는 반도체 기판의 평탄도를 향상시키기 위한 층간 절연막이 요구되고 있는 실정이며 이러한 요구를 만족시키기 위하여 스핀온 글라스 (SOG) 보론-인이 함유된 실리콘 글라스(BPSG), O3-TEOS USG등이 사용되고 있거나 또는 패턴층상에 절연 물질을 적충시킴으로서 형성된 절연층을 화학기계 연마 공정 (CMP) 또는 이온 밀링 공정 등과 같은 평탄화 공정에 의하여 평탄화시킨다.
이때, 상기 스핀 온 글라스는 도포 공정이 단순하고 좋은 평탄도를 구비하고 있으며 또한 저온 공정이 가능하다는 장점을 구비하고 있는 반면에 탄소 성분을 구비하고 있으므로 약 600℃ 이상의 온도하에서 탄소의 확산 및 크랙 발생 등과 같은 공정상의 문제점을 안고 있다는 단점이 있다.
또한 상기 보론-인이 함유된 실리콘 글라스는 고온하에서 리플로우 특성이 양호하다는 장점을 구비하고 있으나 후속 열처리 공정의 열처리 온도하에서 다시 리플로우됨으로서 하지막의 패턴이 시프트되어서 이를 조절하거나 또는 붕소(B)또는 인(P)의 농도를 다시 조절하여야 한다는 문제점이 야기된다.
또한, 습기나 균열, 수축에 강해서 일반적으로 사용하는 고농도 O3-TEOS USG막의 경우는 하부막 의존성이 강해 이 의존성을 제거하기 위해 증착전에 플라즈마 처리를 해야하는 공정상 단점이 있다. 한편, 제1도에 도시되어 있는 바와 같이 반도체 장치의 집적도가 증가됨에 따라 디자인 룰이 감소하는 추세에서 실리콘 기판(110)상에 형성된 패턴(120)사이에 갭을 충진시키기 위하여 플라즈마 처리를 한 후, 고농도 O3-TEOS USG와 같은 절연 물질을 상기 실리콘 기판상에 도포시킴으로서 층간 절연막(130)을 형성하는 경우에 상기 갭이 완전히 충진되지 못하고 보이드 또는 심(seam)(131)이 형성되며 그 결과 후속 공정에서 상기 보이드 또는 심(131)을 통하여 채널이 형성됨으로서 셀과 셀간의 누설 전류가 발생되어서 반도체 장치의 성능 및 신뢰도를 저하시킨다는 문제점이 야기된다.
본 발명은 상기와 같은 종래의 문제점을 해소시키기 위하여 안출된 것으로 그 목적은 소정 형상의 패턴이 형성된 반도체 기판을 평탄화시킬뿐만 아니라 상기 패턴사이에 형성된 갭을 보이드의 형성없이 완전히 충진시킬 수 있도록 약 3% 이하의 오존을 함유하고 있는 저농도 O3-TEOS USG를 상용하여서 반도체 기판상에 층간 절연막을 형성하는 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명은, 소정크기의 갭을 구비한 패터이 형성된 반도체 기판상에 캡핑층을 형성하는 단계와, 상기 캡핑층의 전면에 모폴러지 특성이 양호한 저농도 O3-TEOS USG를 증착시키는 단계로 이루어진 것을 특징으로 하는 반도체 장치의 층간 절연막 형성 방법에 의해서 달성된다.
본 발명의 다른 실시예에 따르면, 상기 절연 물질을 증착시킨후 플라즈마 TESO 막을 형성하거나 또는 플라즈마 화학 기상 증착을 부가적으로 수행하는특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 일실시예를 상세히 설명하면 다음과 같다.
제2도 및 제3도는 본 발명에 따라서 반도체 기판상에 층간 절연막을 형성하는 것을 순차적으로 도시한 단면도이고, 제4도는 본 발명의 다른 실시예에 따라서 층간 절연막이 형성된 반도체 기판을 도시한 단면도이다.
즉, 본 발명에 따른 반도체 장치의 층간 절연막 형성 방법은 반도체기판(210)상에 소정 크기의 갭을 구비한 패턴이 형성된 패턴층(220)상에 절연 물질로 캡핍층(221)을 형성하는 단계와, 상기 캡핑층(221)의 전면에 모플러지 특성이 양호한 저농도 O3-TEOS USG를 중착시켜서 층간 절연막(230)을 형성시키는 단계로 이루어진다.
먼저, 메탈층을 소정 형상으로 패터닝시킴으로서 형성된 패턴층이 형성되어 있는 단면 도시한 제2도를 참조하면, 실리콘 기판과 같은 반도체 기판(210)상에 금속과 같은 도전성 물질을 스퍼터링 증착 공정 또는 물리 기상 증착 공정에 의하여 소정 두께로 증착시켜서 메탈층을 형성시킨 후 사진 식각 공정에 의하여 형성된 마스크를 사용하는 습식 식각 공정 또는 건식 식각 공정에 의하여상기 메탈층을 소정 크기의 갭을 구비하는 소정 형상으로 패터닝시킴으로서 패턴층(220)을 형성시킨다.
이 후에, 캡핑층 및 층간 절연막이 형성되어 있는 것을 단면 도시란 제2도를 참조하면, 상기 패턴층(220)의 패턴이 형성된 결과물의 전면에 절연 물질을 화학 기상 증착 공정 또는 물리 기상 증착 공정 등에 의하여 소정 두께로 증착시켜서 캡핑층(221)을 형성시키고 또한 상기 캡핑층(221)의 전면에 화학 기상 증착공정 등에 의하여 모폴러지 특성이 양호한 절연 물질을 소정 두께로 증착시켜서 층간 절연막(230)을 형성시킨다.
이때, 상기 층간 절연막(230)을 구성하는 절연 물질은 O3-TEOS USG로 이루어져 있으며 특히 상기 절연 물질은 패턴 형성후 표면 거칠기(roughness)가 작고 패턴 의존성이 약한 절연 물질로 이루어져 있으며 이러한 조건을 만족시키기 위하여 약 3% 이하의 오존 (O3)이 함유되어 있는 저농도 O3-TEOS USG로 이루어진 것이 바람직하고 또한 약 1% 이하의 오존(O3)이 함유되어 있는 저농도 O3-TEOS USG로 이루어진 것이 특히 바람직하다.
한편, 본 발명의 다른 실시예에 따르면, 반도체 장치의 층간 절연막 형성 방법은 반도체 기판(310)상에 소정 크기의 갭을 구비한 패턴이 형성된 패턴층(320)을 형성하는 단계와, 상기 패턴층(320)상에 절연 물질로 캡핑층(321)을 형성하는단계와, 상기 캡핑층(321)의 전면에 모폴러지 특성이 양호한 절연 물질을 증착시켜서 층간 절연막(330)을 형성시키는 단계와 상기 층간 절연막(330)상에 플라즈마 TEOS막(PE-TEOS) 또는 고농도 O3-USG막을 증착시켜서 평탄화막(340)을 형성시키는 단계로 이루어진다.
즉, 제4도에 도시되어 있는 바와 같이 실리콘 기판과 같은 반도체 기판(310)상에 금속과 같은 도전성 물질을 스퍼터링 증착 공정 또는 물리 기상 증착 공정에 의하여 소정 두께로 증착시켜서 메탈층을 형성시킨 사진 식각 공정에 의하여 형성된 마스크를 사용하는 습삭 식각 공정 또는 건식 식각 공정에 의하여 상기 메탈층을 소정 형상으로 패터닝시킴으로서 소정 크기의 갭을 구비하는 소정 형상의 패턴층(320)을 형성시킨다.
이 후에, 상기 패턴층(320)의 패턴이 형성된 결과물의 전연 물질을 화학 기상 증착 공정 등에 의하여 소정 두께로 증착시켜서 캡핑층(321)을 형성시키고 또한 상기 캡핑층(321)의 전면에 화학 기상 증착 공정 등에 의하여 저농도 O3-TEOS USG와 같이 모폴러지 특성이 양호한 절연 물질을 소정 두께로 증착시켜서 층간 절연막(330)을 형성시킨다.
또한, 상기 층간 절연막(330)상에 플라즈마 화학 기상 증착 공정에 의하여 TEOS와 같은 절연 물질을 소정 두께로 증착시키거나 또는 약 5%정도의 오존을 함유하고 있는 고농도 O3-TEOS USG를 화학 기상 증착 공정등에 의하여 소정 두께로 증착시킨 후 화학 기계 연마 공정(CMP)과 같은 평탄화 공정에 의하여 평탄화막(340)을 형성한다.
따라서, 본 발명에 따르면, 소정 형상을 패턴을 구비한 패턴층상에 표면 거칠기가 작고 패턴 의존성이 약한 저농도 O3-TEOS USG를 소정 두께로 증착시킴으로서 상기 패턴사이의 갭에 보이드와 같은 결함이 형성되는 것을 방지시키며 그 결과 반도체 장치의 성능 및 신뢰도를 향상시킬 수 있다.
이상, 상기 내용은 본 발명의 바람직한 일실시예를 첨부 도면을 참조하여 단지 예시한 것으로 본 발명의 당업자는 첨부된 청구 범위에 기재된 본 발명의 사상 및 요지를 변경시킴이 없이 본 발명에 대한 수정 및 변경을 가할 수 있다.

Claims (4)

  1. 소정 크기의 갭을 구비한 패턴이 형성된 반도체 기판상에 캡핑층을 형성하는 단계와, 상기 캡핑층의 전면에 모폴러지 특성이 양호한 0.1 내지 3%의 오존을 함유하고 있는 저농도 O3-TEOSUSG를 증착시키는 단계로 이루어진 것을 특징으로 하는 반도체 장치의 층간 절연막 형성 방법.
  2. 제1항에 있어서, 상기 저농도 O3-TEOSUSG는 0.1내지 1%의 오존을 함유하고 있는 것을 특징으로 하는 반도체 장치의 층간 절연막 형성방법.
  3. 제1항에 있어서, 상기 층간 절연막상에 평탄화막을 형성시키는 단계를 부가적으로 포함하고 있는 것을 특징으로 하는 반도체 장치의 층간 절연막 형성 방법.
  4. 제3항에 있어서, 상기 평탄화막은 플라즈마 TEOS막 또는 고농도 O3-TEOSUSG로 이루어져 있는 것을 특징으로 하는 반도체 장치의 층간 절연막 형성 방법.
KR1019960025932A 1996-06-29 1996-06-29 반도체 장치의 층간 절연막 형성 방법 KR100230365B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960025932A KR100230365B1 (ko) 1996-06-29 1996-06-29 반도체 장치의 층간 절연막 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960025932A KR100230365B1 (ko) 1996-06-29 1996-06-29 반도체 장치의 층간 절연막 형성 방법

Publications (2)

Publication Number Publication Date
KR980005381A KR980005381A (ko) 1998-03-30
KR100230365B1 true KR100230365B1 (ko) 1999-11-15

Family

ID=19464820

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960025932A KR100230365B1 (ko) 1996-06-29 1996-06-29 반도체 장치의 층간 절연막 형성 방법

Country Status (1)

Country Link
KR (1) KR100230365B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950001861A (ko) * 1993-06-16 1995-01-04 쓰지 하루오 반도체 장치의 제조방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950001861A (ko) * 1993-06-16 1995-01-04 쓰지 하루오 반도체 장치의 제조방법

Also Published As

Publication number Publication date
KR980005381A (ko) 1998-03-30

Similar Documents

Publication Publication Date Title
US5916823A (en) Method for making dual damascene contact
US6284644B1 (en) IMD scheme by post-plasma treatment of FSG and TEOS oxide capping layer
US6503818B1 (en) Delamination resistant multi-layer composite dielectric layer employing low dielectric constant dielectric material
US5792705A (en) Optimized planarization process for SOG filled vias
US5861345A (en) In-situ pre-PECVD oxide deposition process for treating SOG
US6972252B1 (en) Method of improving adhesion between two dielectric films
JPH10335458A (ja) 半導体装置及びその製造方法
KR20010003671A (ko) 반도체장치의 다층배선 형성방법
US5930677A (en) Method for reducing microloading in an etchback of spin-on-glass or polymer
KR100230365B1 (ko) 반도체 장치의 층간 절연막 형성 방법
JP2001118928A (ja) 集積回路の製造方法
US6475901B2 (en) Method for manufacturing semiconductor device having a multi-layer interconnection
KR100853789B1 (ko) 반도체 소자 및 그 제조 방법
KR100246805B1 (ko) 반도체 소자의 층간 평탄화 방법
KR100257151B1 (ko) 반도체 소자의 다중 금속 배선의 층간 절연막 형성방법
KR100419878B1 (ko) 반도체소자의제조방법
KR100571674B1 (ko) 반도체 소자의 층간 절연막을 형성하는 방법
KR100997780B1 (ko) 엠아이엠 캐패시터 형성방법
KR970005683B1 (ko) 반도체 소자의 금속배선 형성방법
US6720276B2 (en) Methods of forming spin on glass layers by curing remaining portions thereof
KR19980056091A (ko) 반도체장치의 층간절연막 형성방법
KR100268797B1 (ko) 다층 금속배선 형성방법
KR0172838B1 (ko) 반도체 소자의 평탄화 방법
KR100509434B1 (ko) 포토레지스트 점착성 개선 방법
KR20040043931A (ko) 반도체 소자의 층간 절연막 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070801

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee