KR100228528B1 - Digital delay synchronous circuit for reduction of power - Google Patents

Abstract

개시된 반도체 메모리 장치의 디지탈 지연 동기 회로는 제1동기지연라인내의 다수의 단위 지연기들의 각각의 출력노드와 상기 스위칭부내 다수의 스위치들의 인에이블단자 사이에 각기 접속되는 다수의 위상지연 검출기를 가지며, 상기 제1클럭의 위상과 상기 제1동기지연라인내 다수의 단위 지연기들로부터 각각 출력되는 클럭들중 적어도 하나의 위상이 일치될때 응답하여 해당 스위치의 인에이블단자를 활성화 시키며, 특정한 위상 지연검출기가 검출동작을 행하여 동기된 내부 클럭이 생성된 이후에 그 후단에 설치된 위상 지연검출기들의 내부동작을 차단하기 위한 동작 차단부를 포함하는 지연 위상 비교 검출부를 가짐에 의해 불필요한 전력의 소비를 방지한다.The digital delay synchronization circuit of the disclosed semiconductor memory device has a plurality of phase delay detectors respectively connected between an output node of each of the plurality of unit delays in the first synchronization delay line and an enable terminal of the plurality of switches in the switching unit. When the phase of the first clock and at least one of the clocks output from the plurality of unit delays in the first synchronization delay line coincide with each other, the enable terminal of the corresponding switch is activated. After the detection operation is performed to generate a synchronized internal clock, the delay phase comparison detection unit including an operation blocking unit for blocking the internal operation of phase delay detectors installed at a later stage is prevented, thereby preventing unnecessary power consumption.

Description

동기형 반도체 메모리 장치의 전력소모를 저감하기 위한 디지탈 지연 동기회로Digital delay synchronization circuit for reducing power consumption of synchronous semiconductor memory devices

본 발명은 외부로부터 공급되는 시스템 클럭에 응답하여 구동되는 동기형 반도체 메모리 장치에 관한 것으로, 특히 동기형 반도체 메모리 장치의 전력소모를 줄일 수 있는 디지탈 지연 동기회로(Digital Locked Loop)에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a synchronous semiconductor memory device which is driven in response to a system clock supplied from the outside, and more particularly, to a digital locked loop that can reduce power consumption of a synchronous semiconductor memory device.

통상적으로, 동기 반도체 메모리 장치는 고속의 동작을 수행하기 위해 외부로부터 공급되는 시스템 클럭 CLK을 수신하여 칩 내부에서 필요로 하는 클럭 PCLK_M을 생성하는 버퍼를 채용하고 있다. 이러한 버퍼의 채용에 의해, 상기 버퍼의 출력을 수신하게 되는 칩내의 각 디바이스는 결국 상기 시스템 클럭에 맞추어 동작되는 양상이다. 그러나, 상기와 같은 버퍼는 단순히 외부로부터 공급되는 시스템 클럭 CLK를 지연하여 칩의 내부에서 필요로 하는 클럭 PCLK_M을 발생하는 것이므로, 외부 시스템 클럭 CLK과 상기 클럭 PCLK_M간의 위상차가 필연적으로 발생된다. 이러한 위상차로 인하여, 외부 시스템 클럭 CLK의 인가시 칩 내부의 동작은 항상 상기 위상차 만큼 늦게 동작하게 된다. 따라서, 외부로부터 공급되는 시스템 클럭 CLK과 동일한 위상을 가지기 위한 클럭 PCLK, 즉 외부로부터 공급되는 시스템 클럭 CLK에 완전히 동기되어 상기 시스템 클럭 CLK와 위상차가 "0"인 클럭 PCLK을 생성하기 위한 연구가 본 분야에서 꾸준히 진행되어 왔다.In general, a synchronous semiconductor memory device employs a buffer that receives a system clock CLK supplied from the outside to generate a high speed operation and generates a clock PCLK_M required by the chip. By employing such a buffer, each device in the chip that receives the output of the buffer eventually operates in accordance with the system clock. However, since such a buffer simply delays the system clock CLK supplied from the outside to generate the clock PCLK_M required inside the chip, a phase difference between the external system clock CLK and the clock PCLK_M inevitably occurs. Due to this phase difference, the operation inside the chip always operates as late as the phase difference when the external system clock CLK is applied. Accordingly, studies have been made to generate a clock PCLK having the same phase as the system clock CLK supplied from the outside, that is, a clock PCLK having a phase difference of "0" from the system clock CLK supplied completely in synchronization with the system clock CLK supplied from the outside. There has been a steady progress in the field.

상기한 위상지연을 없애기 위한 종래의 초기 방법들로서는 위상 동기 루프(Phase locked loop:PLL)와 지연 동기 루프(Delay locked loop:DLL)등을 사용하여 외부 시스템 클럭 CLK과 내부 클럭 PCLK간의 스큐(Skew)를 최소화 하는 방법이 개시되어 있다. 그러나, 상기와 같은 PLL, DLL등을 이용하는 초기기술의 클럭 동기 방법은 록킹타임(위상일치에 걸리는 시간)이 길어 고속의 SDRAM에 적합치 않고, 디바이스가 동작하지 않는 스텐-바이(stand-by)시 스텐-바이 전류를 증가시키는 단점이 있었다. 또한, 특정 주파수에서는 PLL이나 DLL을 사용하지 않을 경우보다 더 느린 내부 클럭 PCLK이 발생될 수 있는 단점이 존재해 왔다.Conventional early methods for eliminating the phase delay include skew between an external system clock CLK and an internal clock PCLK using a phase locked loop (PLL) and a delay locked loop (DLL). Is disclosed. However, the clock synchronization method of the early technology using the above-described PLL, DLL, etc. has a long locking time (time required for phase matching), which is not suitable for high-speed SDRAM, and is a stand-by when the device is not operated. There was a disadvantage of increasing the stent-by current. In addition, there has been a drawback that a slower internal clock PCLK can occur at certain frequencies than without a PLL or DLL.

그러한 클럭 동기에 대한 꾸준한 연구의 결과로서, 도 1과 같이, 최근에 외부로부터 공급되는 시스템 클럭에 보다 정확히 동기하여 내부 클럭을 발생시키도록 구성된 동기 지연라인(Synchrous Delay Line: SDL)을 이용한 디지탈 지연 동기회로가 마침내 본 분야에서 개시되었다.As a result of a steady study of such clock synchronization, as shown in FIG. 1, a digital delay using a Synchrous Delay Line (SDL) configured to generate an internal clock more accurately in synchronization with a system clock supplied from the outside recently. Synchronization circuits are finally disclosed in the field.

상기 도 1은 일반적인 동기 지연라인을 이용한 디지탈 지연 동기회로의 블록도이다. 도면중, 참조부호 BDC는 외부 시스템 클럭 CLK을 소정 지연하여 제1클럭 PCLK_M으로서 버퍼링 출력하는 지연버퍼이다. 상기 지연버퍼 BDC로부터 출력되는 제1클럭 PCLK_M은 메인 지연기 MDC의 입력노드와 다수의 위상 지연검출기 DDC1∼DDCn의 입력노드 및 제2동기지연라인의 입력노드에 접속된다. 상기 메인 지연기 MDC의 출력노드에는 동일한 지연 길이를 갖는 다수의 단위 지연기들 FUD1∼FUDn들이 제1동기지연라인으로서 직렬 접속되며, 상기 제1동기지연라인내의 다수의 단위 지연기들 FUD1∼FUDn들은 입력되는 제2클럭 D1를 각각 지연한 클럭들 D2∼Dn들을 각각 출력한다. 그리고, 상기 제2동기지연라인은 상기 단위 지연기 FUDi(여기서 i는 자연수)들과 각각 동일한 지연 길이를 갖는 다수의 단위 지연기들 BUD1∼BUDn들이 직렬 접속되어 구성된다. 이때, 상기 제2동기지연라인을 이루는 단위 지연기들 BUD1∼BUDn들의 입력노드와 출력노드 및 내부 클럭 PCLK이 출력되는 노드의 사이에는 인에이블신호 Fi의 활성화에 응답 하여 상기 제1클럭 PCLK_M 혹은 소정 단위 길이로 지연된 클럭 Di'중 적어도 하나를 선택하여 상기 내부 클럭 PCLK의 출력노드에 공급하는 스위치들 SWC1∼SWCn 접속되어 있다. 상기 스위치들 SWC1∼SWCn들은 상기 제1클럭 PCLK_M과 상기 제1동기지연라인상에 위치된 단위 지연기들 FUD1∼FUDn로 부터 각각 출력되는 지연 클럭 Di을 두개의 입력단자로 각각 입력하여 위상을 비교하는 다수의 위상 검출기 DDC1∼DDCn의 출력 신호의 활성화에 의해 개별적으로 인에이블된다. 이때, 상기 다수의 위상 검출기 DDC1∼DDCn들 각각은 두개의 입력단자로 입력되는 클럭 PCLK_M과 Di의 위상이 일치되었을때 상기 지연된 클럭 Di를 래치하고, 상기 제1클럭 PCLK_M이 "로우"인 동안 인에이블 Fi를 활성화시킨다.1 is a block diagram of a digital delay synchronization circuit using a general synchronization delay line. In the figure, reference numeral BDC denotes a delay buffer which buffers and outputs the external system clock CLK as the first clock PCLK_M. The first clock PCLK_M output from the delay buffer BDC is connected to the input node of the main delay unit MDC, the input node of the plurality of phase delay detectors DDC1 to DDCn, and the input node of the second synchronization delay line. A plurality of unit delayers FUD1 to FUDn having the same delay length are connected in series to the output node of the main delay unit MDC as a first synchronization delay line, and a plurality of unit delayers FUD1 to FUDn in the first synchronization delay line. Output clocks D2 to Dn which respectively delay the input second clock D1. The second synchronization delay line includes a plurality of unit delayers BUD1 to BUDn having the same delay length as the unit delayers FUDi (where i is a natural number). In this case, the first clock PCLK_M or the predetermined clock is responded to the activation of the enable signal Fi between an input node of the unit delayers BUD1 to BUDn constituting the second synchronization delay line, an output node, and a node to which the internal clock PCLK is output. Switches SWC1 to SWCn for selecting at least one of the clock Di 'delayed by the unit length and supplying the output node of the internal clock PCLK are connected. The switches SWC1 to SWCn respectively input delay clocks Di output from the unit delayers FUD1 to FUDn located on the first clock PCLK_M and the first synchronization delay line, respectively, to compare phases. Are individually enabled by activation of the output signals of the plurality of phase detectors DDC1 to DDCn. At this time, each of the plurality of phase detectors DDC1 to DDCn latches the delayed clock Di when the phases of the clock PCLK_M and Di input to the two input terminals coincide with each other, while the first clock PCLK_M is "low". Enable Able Fi.

도 2는 도 1에 따른 동작을 개략적으로 설명하기 위한 동작 타이밍도이다. 우선 도 1의 동작예를 도 2의 동작 타이밍도를 참조하여 설명하면 하기와 같다. 지금, 도 2에 도시되어진 바와 같은 외부 시스템 클럭 CLK가 입력되면, 지연버퍼 BDC는 도 2와 같은 형태의 클럭 펄스로 지연 및 레벨변환된 제1클럭 PCLK_M을 발생한다. 상기와 같이 지연 버퍼링된 제1클럭 PCLK_M는 상기 지연버퍼 BDC의 지연에 상응하는 지연 길이를 갖는 메인 지연기 MDC에 의해 지연되어 제2클럭 D1으로서 출력된다. 또한, 상기 지연버퍼 BDC로부터 출력되는 제1클럭 PCLK_M은 다수의 위상 지연검출기 DDCi(여기서 i는 1,2,3..,등의 자연수)의 제1입력노드로 공급됨과 동시에 제2동기지연라인의 단위 지연기 BUD1에 입력된다. 상기 제2클럭 D1은 상기 메인 지연기 MDC의 출력노드에 직렬 접속된 제1동기지연라인의 단위 지연기 FUDi에 의해 소정의 단위 길이로 순차 지연되어 도 2과 같은 지연 클럭 D2, D3, D4,,,D14로서 발생된다. 여기서, 상기 다수의 단위 지연기 FUDi들의 각각의 지연 길이는 서로 동일하다. 상기 메인 지연기 MDC로부터 출력되는 제2클럭 D1 및 도 2과 같이 순차 지연된 클럭 D2, D3,,Dn들은 다수의 위상 지연검출기 DDC1∼DDCn들의 제2입력노드로 공급된다. 상기 위상 지연검출기 DDC1는 상기 지연버퍼 BDC에 의해 지연 출력되는 제1클럭 PCLK_M과 상기 메인 지연기 MDC로부터 출력되는 제2클럭 D1의 위상을 비교하며, 또다른 DDC2∼DCCn들 각각은 상기 지연버퍼 BDC에 의해 지연 출력되는 제1클럭 PCLK_M과 상기 제1동기지연라인상의 단위 지연기 FUDi의 각각의 출력노드로부터 출력되는 지연클럭 D2∼Dn들의 위상을 각각 비교한다. 상기와 같이 제1클럭 PCLK_M을 공통으로 입력하고 상기 제2입력노드로 입력되는 지연된 클럭 Di를 각각 입력하는 다수의 위상 지연검출기 DDCi들은 상기 두 클럭의 위상이 서로 일치할 때 지연된 클럭 Di와 같은 주기를 갖는 인에블신호 Fi를 활성화 시킨다. 예를들어, 도 2과 같이 상기 제1클럭 PCLK_M과 단위 지연기 FUD12로부터 출력되는 지연된 클럭 D12의 위상이 같은 동상 이라면, 위상 지연검출기 DDC12는 상기 지연된 클럭 D12를 래치하고 이를 상기 제1클럭 PCLK_M의 레벨이 "로우"인 기간에 인에이블신호를 출력한다. 즉, 출력신호 F12를 도 2의 파형 F12 와 같이 활성화 시킨다. 따라서, 상기 위상 지연검출기 DDC12의 출력노드에 제어단자가 접속된 스위치 SWC12가 턴온되어 단위 지연기들 BUD1∼BUD12에 의해 순차적으로 지연된 클럭 D12'를 내부 클럭 PCLK의 출력노드로 접속한다. 다시 설명하면, 상기 위상 지연검출기 DDC12의 인에이블 신호 F12에 의해, 내부 클럭 PCLK은 상기 제1클럭 PCLK_M을 단위 지연기들 BUD1∼BUD12에 거치게 한 출력 D12'으로서 출력된다. 이 경우에 상기 내부클럭 PCLK은 메인 지연기 MDC에 의한 지연이 없게 된다.FIG. 2 is an operation timing diagram for schematically describing an operation according to FIG. 1. First, the operation example of FIG. 1 will be described with reference to the operation timing diagram of FIG. 2. Now, when the external system clock CLK as shown in FIG. 2 is input, the delay buffer BDC generates the first clock PCLK_M delayed and level-converted into a clock pulse of the form shown in FIG. The delay-buffered first clock PCLK_M is delayed by the main delay unit MDC having a delay length corresponding to the delay of the delay buffer BDC and output as the second clock D1. In addition, the first clock PCLK_M output from the delay buffer BDC is supplied to a first input node of a plurality of phase delay detectors DDCi (where i is a natural number such as 1,2,3 .., etc.) and a second synchronization delay line. The unit delay of BUD1 is input. The second clock D1 is sequentially delayed by a predetermined unit length by the unit delay unit FUDi of the first synchronization delay line connected in series with the output node of the main delay unit MDC, and thus the delay clocks D2, D3, D4, , D14 is generated. Here, the delay lengths of the plurality of unit delay units FUDi are equal to each other. The second clocks D1 outputted from the main delay unit MDC and the clocks D2, D3, and Dn sequentially delayed as shown in FIG. 2 are supplied to second input nodes of the plurality of phase delay detectors DDC1 to DDCn. The phase delay detector DDC1 compares the phase of the first clock PCLK_M delayed by the delay buffer BDC and the second clock D1 output from the main delay MDC, and each of the other DDC2 to DCNs is the delay buffer BDC. Phases of the delay clocks D2 to Dn outputted from the respective output nodes of the unit delay unit FUDi on the first synchronization delay line. As described above, the plurality of phase delay detectors DDCi, which commonly input the first clock PCLK_M and input the delayed clock Di input to the second input node, have the same period as the delayed clock Di when the phases of the two clocks coincide with each other. Activate the enable signal Fi with. For example, if the phase of the delayed clock D12 outputted from the first clock PCLK_M and the unit delayer FUD12 is the same in phase as shown in FIG. 2, the phase delay detector DDC12 latches the delayed clock D12, and the delayed clock D12 of the first clock PCLK_M The enable signal is output in the period where the level is "low". That is, the output signal F12 is activated as in the waveform F12 of FIG. Accordingly, the switch SWC12 having a control terminal connected to the output node of the phase delay detector DDC12 is turned on to connect the clock D12 'sequentially delayed by the unit delayers BUD1 to BUD12 to the output node of the internal clock PCLK. In other words, by the enable signal F12 of the phase delay detector DDC12, the internal clock PCLK is output as an output D12 'which causes the first clock PCLK_M to pass through the unit delayers BUD1 to BUD12. In this case, the internal clock PCLK is free of delay by the main delay unit MDC.

상기와 같은 동작에 의해 선택되어 출력되는 내부 클럭 PCLK은 외부 시스템 클럭 CLK의 두 주기 이후부터는 지연차 없이 외부 클럭 CLK과 동일 위상으로 계속 출력된다. 따라서, 상기 도 1과 같이 동기 지연라인을 갖는 디지탈 지연 동기회로는 외부 클럭 CLK과 내부 클럭 PCLK의 위상이 같아지는데 걸리는 시간이 빠르므로 초기의 PLL이나 DLL의 단점을 개선함을 알 수 있다.The internal clock PCLK selected and output by the above operation continues to be output in the same phase as the external clock CLK without delay after two cycles of the external system clock CLK. Accordingly, it can be seen that the digital delay synchronization circuit having the synchronization delay line as shown in FIG. 1 improves the shortcomings of the initial PLL or DLL since the time taken for the phase of the external clock CLK and the internal clock PCLK to be in phase is fast.

상기한 동기 지연라인을 가지는 종래의 디지탈 지연 동기회로의 더욱 상세한 구성을, 후술될 본 발명의 철저한 이해를 위해, 이하에서 설명하기로 한다. 도 3은 도 1의 대표적 실시예에 따른 종래의 디지탈 지연 동기회로의 상세 회로도로서, 도 1에 도시된 바로서 제1,2동기지연라인을 이루는 다수의 단위 지연기들 FUD1∼FUDn, BUD1∼BUDn의 세부구성과, 다수의 스위치들 SWC1∼SWCn 및 다수의 위상 지연검출기 DDC2∼DCCn들의 상세한 구성의 관계 및 이들 상호간의 연결관계가 상세히 도시되어 있다. 도 3에서는 도 1의 지연버퍼 BDC가 생략되어 있으며, 메인 지연기 MDC로부터 출력되는 제2클럭 D1을 수신하는 위상 지연검출기 DDC1도 생략되어 있다. 상기 위상 검출기 DDC1대신에, 동기지연라인의 맨끝까지 동기가 맞지 않을 경우를 위해 위상 검출기 DDCn의 캐리출력을 받아 상기 제1클럭 PCLK_M을 내부클럭 PCLK으로서 바이패스시키는 바이패스부 BP가 추가설치된다. 상기 바이패스부에 의해 지연라인의 지연 시간보다 외부 시스템클럭 CLK의 주기가 더 크게 된 상태로 입력되면, 상기 제1클럭 PCLK_M이 스위치 SWC1의 동작에 의해 바로 내부 클럭 PCLK으로 바이패스되는 것이다. 또한, 2개의 인버터가 직렬연결된 내부지연기 ID는 상기 내부클럭 PCLK의 레벨과 출력시점을 보다 정확히 하기 위해 최종 출력단에 설치된다. 도 3에서, 위상 지연검출기 DDC2-n은 각 내부구성이 동일하며, 하나의 구성은 피모오스와 엔모오스 트랜지스터가 서로 결합된 전송스위치 S1,S2와, 래치구성을 이루는 인버터 I1,I2,I3,I4와, 반전을 위한 인버터 I5,I6와, 낸드 게이트 N1,N2로 이루어진다.A more detailed configuration of the conventional digital delay synchronizing circuit having the above synchronizing delay line will be described below for a thorough understanding of the present invention to be described later. FIG. 3 is a detailed circuit diagram of a conventional digital delay synchronization circuit according to the exemplary embodiment of FIG. 1, and includes a plurality of unit delayers FUD1 to FUDn and BUD1 to constituting first and second synchronization delay lines as shown in FIG. 1. The relationship between the detailed configuration of the BUDn, the detailed configuration of the plurality of switches SWC1 to SWCn and the plurality of phase delay detectors DDC2 to DCN, and the connection relationship between them are shown in detail. In FIG. 3, the delay buffer BDC of FIG. 1 is omitted, and the phase delay detector DDC1 that receives the second clock D1 output from the main delay unit MDC is also omitted. In place of the phase detector DDC1, a bypass unit BP for receiving a carry output of the phase detector DDCn and bypassing the first clock PCLK_M as the internal clock PCLK is installed in the case where the synchronization is not synchronized to the end of the synchronization delay line. If the cycle of the external system clock CLK is greater than the delay time of the delay line by the bypass unit, the first clock PCLK_M is bypassed directly to the internal clock PCLK by the operation of the switch SWC1. In addition, an internal delay unit ID in which two inverters are connected in series is installed at a final output stage in order to more accurately level and output a time point of the internal clock PCLK. In FIG. 3, the phase delay detectors DDC2-n have the same internal configuration, and one configuration includes transfer switches S1 and S2 in which PMOS and enMOS transistors are coupled to each other, and inverters I1, I2, I3, which constitute a latch configuration. I4, inverters I5 and I6 for inversion, and NAND gates N1 and N2.

도 4에는 도 3에 도시된 회로의 동작을 설명하기 위한 동작 타이밍 관계가 도시되어 있다.FIG. 4 shows an operation timing relationship for explaining the operation of the circuit shown in FIG.

지금, 전술한 바와 같은 외부 클럭 CLK이 회로에 입력되면, 지연버퍼 BDC에 의해 지연 버퍼링된 도 4와 같은 제1클럭 PCLK_M이 도 3의 입력노드 N1에 나타난다. 도 3에서, 메인 지연기 MDC는 4개의 인버터 딜레이만큼 상기 제1클럭 PCLK_M을 메인 지연하여 도 4에 도시된 바와 같이 제2클럭 D1을 출력한다. 이때, 상기 제1클럭 PCLK_M는 제2동기지연라인내의 직렬 접속된 다수의 단위 지연기 BUD1∼BUDn들에 의해 순차 지연되어 각각의 출력노드로부터는 지연된 클럭 D1'∼Dn'들이 각각 도 4에 보여지는 대응파형들과 같이 출력된다. 상기 지연된 클럭 D1'∼Dn'은 메인 지연기 MDC의 지연 길이 보다 앞선 출력이며, 이들은 각각의 출력노드와 내부 클럭 PCLK_M의 노드 사이에 접속된 스위치 SWC1∼SWCn들이 인에이블신호에 의해 온 스위칭되지 않는 한 패싱되지 못하므로 내부 클럭 PCLK으로서 출력되지 않는다.Now, when the external clock CLK as described above is input to the circuit, the first clock PCLK_M as shown in FIG. 4 delay buffered by the delay buffer BDC appears in the input node N1 of FIG. In FIG. 3, the main delay unit MDC delays the first clock PCLK_M by four inverter delays, and outputs a second clock D1 as shown in FIG. 4. At this time, the first clock PCLK_M is sequentially delayed by a plurality of unit delays BUD1 to BUDn connected in series in the second synchronization delay line, and delayed clocks D1 'to Dn' from each output node are shown in FIG. 4. Loss is output along with corresponding waveforms. The delayed clocks D1 'to Dn' are outputs earlier than the delay length of the main delay MDC, and these switch SWC1 to SWCn connected between the respective output node and the node of the internal clock PCLK_M are not switched on by the enable signal. Since it is not passed one pass, it is not output as the internal clock PCLK.

상기 메인 지연기 MDC로부터 출력되는 제2클럭 D1은 제1동기지연라인내에서 두개의 인버터가 직렬 접속되어 구성된 다수의 단위 지연기 FUD1∼FUDn에 의해 순차지연되어 도 4와 같은 지연된 클럭 D2∼D14으로서 각기 나타난다. 상기와 같이 다수의 단위 지연기 FUD1∼FUDn의 출력노드로부터 각각 출력되는 클럭 D2∼Dn들은 다수의 위상 지연검출기들 DCC2∼DDCn들의 전송스위치 S1에 공급된다. 여기서, 상기 다수의 위상 지연검출기 DCC2∼DCCn들내의 전송 스위치 S1는 통상의 트랜스미션 게이트와 마찬가지로 하나의 엔모오스 트랜지스터와 하나의 피모오스 트랜지스터의 결합으로 구성되며, 상기 엔모오스 트랜지스터의 게이트는 상기 제1클럭 PCLK_M에 접속되고 피모오스 트랜지스터의 게이트는 상기 제1클럭 PCLK_M을 반전하는 인버터 INT의 출력노드에 접속되어 있다. 또한, 상기 다수의 위상 지연검출기 DCC2∼DCCn들내의 전송 스위치 S1의 출력노드는 입력되는 신호를 래치하여 반전 출력하도록 구성된 반전래치부 I1,I2,I5의 입력노드에 접속되어 있다. 따라서, 상기 제1클럭 PCLK_M이 논리 "하이"의 상태를 가질때 상기 다수의 위상 지연검출기 DCC2∼DCCn들내의 반전래치부의 출력노드에는 상기 단위 지연기들 FUD1∼FUDn들로부터 출력되는 지연 클럭 D2∼Dn들이 각각 래치되고 그 래치된 신호는 전송스위치 S2의 턴온시 출력된다.The second clock D1 outputted from the main delay unit MDC is sequentially delayed by a plurality of unit delayers FUD1 to FUDn configured by two inverters connected in series in the first synchronization delay line, and thus delayed clocks D2 to D14 shown in FIG. 4. As appearing as As described above, the clocks D2 to Dn respectively output from the output nodes of the plurality of unit delays FUD1 to FUDn are supplied to the transfer switches S1 of the plurality of phase delay detectors DCC2 to DDCn. Here, the transfer switch S1 in the plurality of phase delay detectors DCC2 to DCNs is composed of a combination of one NMOS transistor and one PMOS transistor as in a normal transmission gate, and the gate of the NMOS transistor is the first transistor. It is connected to the clock PCLK_M and the gate of the PMOS transistor is connected to the output node of the inverter INT which inverts the first clock PCLK_M. In addition, the output node of the transfer switch S1 in the plurality of phase delay detectors DCC2 to DCN is connected to the input nodes of the inverting latches I1, I2, I5 configured to latch and invert the input signal. Therefore, when the first clock PCLK_M has a logic " high " state, the delayed clock signals D2 to Dn outputted from the unit delayers FUD1 to FUDn are output to the output nodes of the inverted latches in the plurality of phase delay detectors DCC2 to DCNs. Are respectively latched and the latched signal is output when the transfer switch S2 is turned on.

상기 반전래치부의 출력노드에는 상기 제1클럭 PCLK_M의 레벨이 "로우"일때 응답하여 스위칭되는 상기 전송스위치 S2가 접속되어 있다. 그리고, 상기 전송스위치 S2의 출력노드에는 입력되는 지연클럭 신호를 래치하여 출력하는 래치부 I3,I4 가 접속되며, 상기 래치부의 출력노드 Li는 두 개의 낸드 게이트 N1,N2 및 인버터 I6로 구성된 캐리발생부의 일측입력에 각기 접속되어 있다. 이때, 상기 캐리 발생부는 캐리 입력단자 Ti와 상기 출력노드 Li의 논리가 각각 "하이", "로우"일 때에만 각각의 출력노드 Fi로 출력되는 인에이블 신호를 활성화 시킴과 동시에 캐리 출력단자 Ti+1을 디스에이블 시킨다. 예를들어, 도 3의 노드 T3가 "하이"이고 노드 L3가 로우이면 낸드 게이트 N2의 출력은 로우가 된다. 즉, F3가 로우이므로 스위치 SWC3가 턴온되고, 캐리출력단자 T4는 로우가 되어 디스에이블 상태로 된다. 만약, 상기한 논리가 입력되지 않으면 출력노드 Fi가 하이로서 디스에이블 되고 캐리 출력단자가 하이로서 인에이블 된다. 여기서, F3으로서 출력되는 인에이블 신호가 활성화된 경우라면 지연클럭 D3과 상기 제1클럭 PCLK_M간에는 위상 지연차가 없이 동기된 경우이다. 도 4에서는 도 3의 회로에서 제1동기지연라인의 지연클럭 D12가 상기 제1클럭 PCLK_M과 일치한 경우이며, 이에 따라 래치부의 출력단 L12 이후부터는 로우논리가 출력되고, T13부터 디스에이블 되며, F12가 인에이블 되어 결국 제2동기지연라인의 지연된 클럭 D12'가 대응 스위치를 통과하여 내부 클럭 PCLK으로서 내부지연기 ID를 통해 출력됨을 알 수 있다.The transfer switch S2 that is switched in response to the level of the first clock PCLK_M is connected to the output node of the inverted latch unit. In addition, a latch unit I3, I4 for latching and outputting an input delay clock signal is connected to an output node of the transfer switch S2, and the output node Li of the latch unit is formed of two NAND gates N1, N2 and an inverter I6. Each is connected to the negative one-side input. At this time, the carry generation unit activates the enable signal output to each output node Fi only when the logic of the carry input terminal Ti and the output node Li is "high" and "low", respectively, and at the same time, the carry output terminal Ti + Disable 1 For example, if node T3 in FIG. 3 is "high" and node L3 is low, the output of NAND gate N2 is low. That is, since F3 is low, the switch SWC3 is turned on and the carry output terminal T4 is turned low to be in a disabled state. If the above logic is not input, the output node Fi is disabled as high and the carry output terminal is enabled as high. In this case, when the enable signal output as F3 is activated, the delay clock D3 and the first clock PCLK_M are synchronized without a phase delay difference. In FIG. 4, in the circuit of FIG. 3, the delay clock D12 of the first synchronization delay line coincides with the first clock PCLK_M. Accordingly, low logic is output after the output terminal L12 of the latch unit, and is disabled from T13. It can be seen that the delayed clock D12 ′ of the second synchronization delay line is enabled and is output through the internal delay ID as the internal clock PCLK through the corresponding switch.

그런데, 상기한 종래의 회로는 시스템 클럭에 보다 정확히 동기하여 내부 클럭을 발생시킬 수 있지만 회로의 내부에 구성된 동기지연라인들과 다수의 위상 지연검출기들에서 전력의 소모가 많게 되는 문제점이 있다. 즉, 도 3에서 보여지는 바와 같이 특정한 위상 지연검출기가 검출동작을 행하여 동기된 내부 클럭이 생성된 이후에도 여전히 그 후단에 설치된 위상 지연검출기들은 동작이 된다. 즉, 위상 지연 검출기내의 인버터 I1,I2,I5로 구성된 반전래치부는 전송스위치 S1을 통해 제공되는 지연 클럭에 의해 트랜지션되어 래치동작를 수행하고 이를 반전하는 동작을 수행하므로 전력을 소비하게 되는 것이다. 이에 따라 인버터 I3,I4로 이루어진 래치부도 동작되어 전력을 소비한다. 이는 도 4의 파형 L12이하의 파형 L13, L14,... Ln이 모두 로우레벨로 천이하는 것에서 명백히 보여진다. 단위 딜레이의 지연량을 보다 적게하여 정확한 내부클럭을 얻는 동기디램에서는 상기한 위상 지연검출기를 많이 구비하게 되는데 상기 검출기내의 상기한 부분에서의 불필요한 전력소비는 바람직하지 못한 문제점을 유발한다.However, the above-described conventional circuit can generate an internal clock more accurately in synchronization with the system clock, but there is a problem in that power consumption is increased in the synchronization delay lines and the plurality of phase delay detectors configured inside the circuit. That is, as shown in FIG. 3, even after a specific phase delay detector performs a detection operation to generate a synchronized internal clock, phase delay detectors installed at a later stage thereof still operate. That is, the inverted latch unit composed of inverters I1, I2, and I5 in the phase delay detector is transitioned by a delay clock provided through the transfer switch S1 to perform a latch operation and to invert it, thereby consuming power. Accordingly, the latch unit consisting of inverters I3 and I4 is also operated to consume power. This is clearly seen in the case where the waveforms L13, L14, ... Ln below the waveform L12 in Fig. 4 all transition to the low level. In the synchronous DRAM that obtains an accurate internal clock by reducing the delay amount of the unit delay, many phase delay detectors are provided. Unnecessary power consumption in the above described portion of the detector causes an undesirable problem.

따라서, 본 발명의 목적은 상기한 바와 같은 문제점을 해결할 수 있는 디지털 지연 동기회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a digital delay synchronization circuit that can solve the above problems.

본 발명의 다른 목적은 외부 시스템 클럭에 정확히 동기된 내부클럭을 발생함은 물론 동기형 반도체 메모리 장치의 불필요한 전력소모를 줄일 수 있는 디지탈 지연 동기회로를 제공함에 있다.Another object of the present invention is to provide a digital delay synchronization circuit capable of generating an internal clock accurately synchronized to an external system clock and reducing unnecessary power consumption of a synchronous semiconductor memory device.

본 발명의 또 다른 목적은 개선된 동기 지연라인을 이용한 디지탈 지연 동기 회로를 제공함에 있다.It is another object of the present invention to provide a digital delay synchronization circuit using an improved synchronization delay line.

본 발명의 또 다른 목적은 동기 지연라인을 이용한 디지탈 지연 동기 회로에서 특정한 위상 지연검출기가 검출동작을 행하여 동기된 내부 클럭이 생성된 이후에 그 후단에 설치된 위상 지연검출기들의 내부동작을 차단할 수 있는 위상 지연검출기를 제공함에 있다.It is still another object of the present invention to provide a phase that can block internal operation of phase delay detectors installed at a later stage after a specific phase delay detector performs a detection operation in a digital delay synchronization circuit using a synchronization delay line to generate a synchronized internal clock. It provides a delay detector.

도 1은 일반적인 동기 지연라인을 이용한 디지탈 지연 동기회로의 블럭도.1 is a block diagram of a digital delay synchronization circuit using a general synchronization delay line.

도 2는 도 1에 따른 동작을 개략적으로 설명하기 위한 동작 타이밍도.2 is an operation timing diagram for schematically explaining the operation according to FIG. 1;

도 3은 종래기술의 대표적인 디지탈 지연 동기회로도.3 is a representative digital delay synchronization circuit diagram of the prior art.

도 4는 도 3에 따른 동작을 설명하기 위한 동작 타이밍도.4 is an operation timing diagram for explaining the operation according to FIG.

도 5는 본 발명의 구체적인 실시예에 따른 디지탈 지연 동기회로도.5 is a digital delay synchronization circuit according to a specific embodiment of the present invention.

도 6은 도 5에 따른 회로의 동작을 설명하기 위한 동작 타이밍도.6 is an operation timing diagram for explaining the operation of the circuit according to FIG. 5;

상기한 목적을 달성하기 위하여, 인가되는 제1클럭을 소정시간 동안 지연하여 제2클럭으로 출력하는 메인 지연기와, 상기 제1 및 제2클럭을 미리 설정된 단위 시간동안 각기 지연하여 출력하기 위해 직렬로 연결된 다수의 단위 지연기들을 각기 가지는 제1,2동기지연라인을 구비하여, 상기 제1클럭에 위상동기된 내부 클럭을 출력하는 반도체 메모리 장치의 디지탈 지연 동기회로는, 상기 제2동기지연라인내의 단위 지연기들 각각의 출력 노드와 상기 내부 클럭의 출력노드사이에 각각 접속된 다수의 스위치를 가지며 각각의 제어단자로 인가되는 인에이블신호의 논리상태에 응답하여 해당 단위 지연 길이 만큼 지연된 제1클럭을 상기 내부 클럭으로서 출력하는 스위칭부와; 상기 제1동기지연라인내의 다수의 단위 지연기들의 각각의 출력노드와 상기 스위칭부내 다수의 스위치들의 제어단자 사이에 각기 접속되는 다수의 위상지연 검출기를 가지며, 상기 제1클럭의 위상과 상기 제1동기지연라인내 다수의 단위 지연기들로부터 각각 출력되는 클럭들중 적어도 하나의 클럭의 위상이 일치될때 상기 스위칭부내의 대응되는 스위치를 활성화시키는 상기 인에이블신호를 상기 제어단자에 인가하며, 상기 다수의 위상 지연검출기중 적어도 하나가 검출동작을 행하여 상기 내부 클럭이 출력된 이후에 그 후단에 설치된 위상 지연검출기들의 내부동작을 전력의 소모가 없도록 하기 위해 차단하는 동작 차단부를 포함하는 지연 위상 비교 검출부를 가짐을 특징으로 한다.In order to achieve the above object, a main delay for delaying the applied first clock for a predetermined time to output to the second clock, and in series for outputting the first and second clocks respectively for a predetermined unit time. A digital delay synchronization circuit of a semiconductor memory device having first and second synchronization delay lines each having a plurality of connected unit delays, and outputting an internal clock phase-locked to the first clock may include a second delay delay line. A first clock having a plurality of switches respectively connected between an output node of each of the unit delays and an output node of the internal clock, and delayed by a corresponding unit delay length in response to a logic state of an enable signal applied to each control terminal; A switching unit for outputting a signal as the internal clock; A plurality of phase delay detectors respectively connected between an output node of each of the plurality of unit delays in the first synchronization delay line and a control terminal of the plurality of switches in the switching unit, the phase of the first clock and the first clock; Applying the enable signal to the control terminal to activate the corresponding switch in the switching unit when the phases of at least one of the clocks respectively output from the plurality of unit delays in the synchronization delay line are matched, At least one of the phase delay detector has a delay phase comparison detector including an operation blocker to block the internal operation of the phase delay detectors installed at a later stage after the internal clock is output so that the internal clock is outputted without power consumption. It is characterized by.

이하 본 발명에 따른 바람직한 실시예가 첨부된 도면을 참조하여 상세히 설명되어질 것이다. 첨부된 도면들내에서 서로 동일한 기능을 수행하는 구성소자는 다른 도면내에 있더라도 이해의 편의를 위해서 동일 내지 유사한 참조부호 또는 명칭으로 라벨링된다. 다음의 설명에서는 본 발명의 보다 철저한 이해를 제공하기 위해 특정한 상세들이 예를들어 한정되고 자세하게 설명된다. 그러나, 당해 기술분야에 통상의 지식을 가진 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 상기한 설명에 의해서만 실시될 수 있을 것이다. 또한, 본 분야에 너무나 잘 알려진 모오스 트랜지스터의 동작 및 낸드 게이트의 출력논리, 그리고 일반적인 회로의 동작은 본 발명의 요지를 흐리지 않게 하기 위해 상세히 설명하지 않는다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. Components that perform the same function in each other in the accompanying drawings are labeled with the same or similar reference numerals or names for convenience of understanding even if in different drawings. In the following description, specific details are set forth by way of example and in detail in order to provide a more thorough understanding of the present invention. However, for those skilled in the art, the present invention may be practiced only by the above description without these details. In addition, the operation of the MOS transistor, the output logic of the NAND gate, and the operation of a general circuit so well known in the art are not described in detail in order not to obscure the subject matter of the present invention.

이하 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 5는 본 발명의 구체적인 실시예에 따른 디지탈 지연 동기회로도이고, 도 6은 도 5에 따른 회로의 동작을 설명하기 위한 동작 타이밍도이다.FIG. 5 is a digital delay synchronization circuit diagram according to a specific embodiment of the present invention, and FIG. 6 is an operation timing diagram for describing an operation of the circuit according to FIG. 5.

도 5를 참조하면, 도 3에 도시된 바로서 제1,2동기지연라인을 이루는 다수의 단위 지연기들 FUD1∼FUDn, BUD1∼BUDn의 세부구성과, 다수의 스위치들 SWC1∼SWCn 및 다수의 위상 지연검출기 DDC2∼DCCn들의 상세한 구성의 관계 및 이들 상호간의 연결관계가 상세히 도시되어 있다. 도 5에서는 도 3과 마찬가지로 도 1의 지연버퍼 BDC 및 메인 지연기 MDC로부터 출력되는 제2클럭 D1을 수신하는 위상 지연검출기 DDC1가 생략되어 있다. 상기 위상 지연검출기 DDC1대신에, 동기지연라인의 맨끝까지 동기가 맞지 않을 경우를 위해 위상 검출기 DDCn의 캐리출력을 받아 상기 제1클럭 PCLK_M을 내부클럭 PCLK으로서 바이패스시키는 바이패스부 BP가 설치된다. 상기 바이패스부 BP에 의해 지연라인의 지연 시간보다 외부 시스템클럭 CLK의 주기가 더 크게 된 상태로 입력되면, 상기 제1클럭 PCLK_M이 스위치 SWC1의 동작에 의해 바로 내부 클럭 PCLK으로 바이패스되는 것이다. 또한, 2개의 인버터가 직렬연결된 내부지연기 ID는 상기 내부클럭 PCLK의 레벨과 출력시점을 보다 정확히 하기 위해 최종 출력단에 설치된다. 도 5에서, 지연 위상 비교 검출부를 이루는 위상 지연검출기 DDC2-n은 각 내부구성이 서로 동일하나 도 3의 위상 지연검출기 DDC2-n의 내부구성과는 상이하다. 위상 지연검출기의 각 구성은 피모오스와 엔모오스 트랜지스터가 서로 결합된 전송스위치 S1,S2와, 래치구성을 이루는 인버터 I1,I2,I3,I4와, 반전을 위한 인버터 I6와, 낸드 게이트 N1,N2와, 특정한 위상 지연검출기가 검출동작을 행하여 동기된 내부 클럭이 생성된 이후에 그 후단에 설치된 위상 지연검출기들의 내부동작을 차단하기 위한 동작차단부 PS2로 이루어진다. 도 5에서 상기 동작차단부 PS2,PS3,PS4는 결국 위상 지연검출기의 내부동작을 차단하여 파워를 세이빙하기 위한 역할을 하며, 이는 두입력에 대하여 낸드 응답을 생성하는 낸드 게이트로 구성된다. 상기 낸드 게이트의 일측입력은 상기 전송스위치 S1의 출력에 연결되고, 타측입력은 각기 위치하고 있는 전단의 위상 지연검출기의 캐리 출력단자 Ti+1에 연결된다. 예를들어, 상기 낸드 게이트가 도 5의 동작차단부 PS3에 사용된 경우라면 2번째에 위치하는 검출기 DDC2의 캐리 출력단자 T3의 출력을 자신의 타측입력으로 수신하는 것이다. 또한, 상기 낸드 게이트의 출력은 인버터 I1,I2로 구성된 제1래치의 입력으로서 제공된다. 따라서, 전단의 위상 지연검출기에서 두 신호의 위상이 서로 동기된 경우에 그의 캐리 출력단자 Ti+1에는 논리 로우가 출력되는 바, 상기 낸드 게이트의 출력은 일측입력의 논리상태에 상관없이 논리 하이가 되어 상기 제1래치의 입력은 하이상태로 고정된다. 입력이 논리 하이로 고정된 상기 제1래치는 고유한 래치동작을 수행하지 못하고 결국 디스에이블되어 소속된 위상 지연검출기의 동작을 차단시킨다. 그럼에 의해 위상이 동기된 블록의 후단에 설치된 위상 지연검출기들의 내부동작은 모두 차단되어 전류를 소모하지 않으므로 파워 세이빙이 달성된다.Referring to FIG. 5, the detailed configuration of the plurality of unit delayers FUD1 to FUDn and BUD1 to BUDn forming the first and second synchronization delay lines as shown in FIG. 3, and the plurality of switches SWC1 to SWCn and a plurality of switches. The relationship between the detailed configuration of the phase delay detectors DDC2 to DCNs and the connection relationship between them is shown in detail. In FIG. 5, as in FIG. 3, the phase delay detector DDC1 that receives the second clock D1 output from the delay buffer BDC and the main delay unit MDC of FIG. 1 is omitted. In place of the phase delay detector DDC1, a bypass unit BP is provided which receives the carry output of the phase detector DDCn and bypasses the first clock PCLK_M as the internal clock PCLK in case the synchronization is not synchronized to the end of the synchronization delay line. When the cycle of the external system clock CLK is greater than the delay time of the delay line by the bypass unit BP, the first clock PCLK_M is bypassed directly to the internal clock PCLK by the operation of the switch SWC1. In addition, an internal delay unit ID in which two inverters are connected in series is installed at a final output stage in order to more accurately level and output a time point of the internal clock PCLK. In FIG. 5, the phase delay detectors DDC2-n constituting the delay phase comparison detection unit have the same internal configuration, but are different from the internal configuration of the phase delay detector DDC2-n in FIG. Each of the phase delay detectors includes transfer switches S1 and S2 in which PMOS and ENMOS transistors are coupled to each other, inverters I1, I2, I3 and I4 having a latch configuration, inverters I6 for inversion, and NAND gates N1 and N2. And an operation blocking section PS2 for blocking the internal operation of the phase delay detectors installed at a later stage after the specific phase delay detector performs the detection operation to generate the synchronized internal clock. In FIG. 5, the operation blocking units PS2, PS3, and PS4 eventually serve to save power by blocking the internal operation of the phase delay detector, which is composed of a NAND gate generating a NAND response to two inputs. One input of the NAND gate is connected to the output of the transfer switch S1, and the other input is connected to the carry output terminal Ti + 1 of the phase delay detector of the preceding stage. For example, when the NAND gate is used for the operation blocking unit PS3 of FIG. 5, the output of the carry output terminal T3 of the second detector DDC2 is received as its other input. The output of the NAND gate is also provided as an input of a first latch consisting of inverters I1 and I2. Therefore, when the phases of the two signals are synchronized with each other in the phase delay detector of the front end, a logic low is output to the carry output terminal Ti + 1, and the output of the NAND gate has a logic high regardless of the logic state of one input. Thus, the input of the first latch is fixed to the high state. The first latch whose input is fixed at logic high fails to perform a unique latch operation and is eventually disabled to block the operation of the associated phase delay detector. As a result, power saving is achieved since all internal operations of the phase delay detectors installed at the rear end of the phase-locked block are blocked to consume no current.

도 6에는 도 5에 도시된 회로의 동작을 설명하기 위한 동작 타이밍 관계가 도시되어 있다.FIG. 6 shows an operation timing relationship for explaining the operation of the circuit shown in FIG.

지금, 도 6과 같은 외부 클럭 CLK이 도시되지 아니한 지연버퍼 BDC에 의해 지연 버퍼링되면 도 6의 파형 PCLK_M과 같은 제1클럭 PCLK_M이 도 5의 입력노드 N1에 나타난다. 도 5에서, 메인 지연기 MDC는 4개의 인버터 딜레이만큼 상기 제1클럭 PCLK_M을 메인 지연하여 도 6에 도시된 바와 같이 제2클럭 D1을 출력한다. 이때, 상기 제1클럭 PCLK_M는 제2동기지연라인내의 직렬 접속된 다수의 단위 지연기 BUD1∼BUDn들에 의해 순차 지연되어 각각의 단위 지연기의 출력노드로부터는 지연된 클럭 D1'∼Dn'들이 각각 도 6에 보여지는 대응파형들과 같이 출력된다. 여기서, 하나의 단위 지연기의 지연시간은 약 0.5나노초 정도이다. 상기 지연된 클럭 D1'∼Dn'은 메인 지연기 MDC의 지연 길이 보다 앞선 출력이며, 이들은 각각의 출력노드와 내부 클럭 PCLK_M의 지연노드 사이에 접속된 스위치 SWC1∼SWCn들이 인에이블신호 F1,F2,F3,...Fn에 의해 적어도 하나가 온 스위칭되지 않는 한 패싱되지 못하므로 내부 클럭 PCLK으로서 출력되지는 않는다.Now, if the external clock CLK as shown in FIG. 6 is delay buffered by a delay buffer BDC (not shown), the first clock PCLK_M such as the waveform PCLK_M shown in FIG. 6 appears at the input node N1 of FIG. In FIG. 5, the main delay unit MDC delays the first clock PCLK_M by four inverter delays, and outputs the second clock D1 as shown in FIG. 6. At this time, the first clock PCLK_M is sequentially delayed by the plurality of unit delayers BUD1 to BUDn connected in series in the second synchronization delay line, and the delayed clocks D1 'to Dn' are respectively output from the output node of each unit delay unit. The corresponding waveforms shown in FIG. 6 are output. Here, the delay time of one unit delay is about 0.5 nanoseconds. The delayed clocks D1 'to Dn' are outputs before the delay length of the main delay MDC, and these switch switches SWC1 to SWCn connected between the respective output node and the delay node of the internal clock PCLK_M are enabled signals F1, F2 and F3. Since at least one is not switched on by Fn, it is not output as internal clock PCLK.

한편, 상기 메인 지연기 MDC로부터 출력되는 제2클럭 D1은 제1동기지연라인내에서 두개의 인버터가 직렬 접속되어 구성된 다수의 단위 지연기 FUD1∼FUDn에 의해 순차지연되어 도 6과 같은 지연된 클럭 D2∼D14으로서 각기 나타난다. 상기와 같이 다수의 단위 지연기 FUD1∼FUDn의 출력노드로부터 각각 출력되는 지연클럭 D2∼Dn들은 다수의 위상 지연검출기들 DCC2∼DDCn들의 전송스위치 S1의 입력으로 공급된다. 여기서, 상기 다수의 위상 지연검출기 DCC2∼DCCn들내의 전송 스위치 S1는 통상의 트랜스미션 게이트와 마찬가지로 하나의 엔모오스 트랜지스터와 하나의 피모오스 트랜지스터의 결합으로 각기 구성되며, 상기 엔모오스 트랜지스터의 게이트는 상기 제1클럭 PCLK_M에 접속되고 피모오스 트랜지스터의 게이트는 상기 제1클럭 PCLK_M을 반전하는 인버터 INT의 출력노드에 접속되어 있다. 또한, 상기 다수의 위상 지연검출기 DCC2∼DCCn들내의 전송 스위치 S1의 출력노드는 동작 차단부 PS2,PS3,PS4라고 불리는 낸드 게이트의 일측입력에 접속되고, 상기 낸드 게이트의 출력은 입력되는 신호를 래치하여 전송스위치 S2의 입력에 제공하도록 구성된 제1래치 I1,I2의 입력노드에 접속되어 있다. 따라서, 상기 제1클럭 PCLK_M이 논리 "하이"의 상태를 가질때 상기 전송 스위치 S1이 턴온되어 상기 단위 지연기들로부터 출력되는 지연 클럭 D2∼Dn들이 상기 낸드 게이트의 일측입력에 인가된다. 위상동기가 일치하지 아니한 경우에 상기 낸드게이트의 타측입력에는 논리 하이가 인가되므로 상기 낸드 게이트는 상기 일측입력에 인가되는 상기 지연 클럭 D2∼Dn들의 위상만을 반전한 채 그대로 출력한다. 이 경우에 상기 낸드 게이트는 위상 반전용 전송스위치로서 동작한다. 따라서, 상기 제1래치는 상기 낸드 게이트들로부터 출력되는 반전된 지연 클럭 D2∼Dn들을 전송 스위치 S2가 각기 턴온될 때까지 각각 래치하고 있게 된다. 상기 래치된 신호는 상기 전송스위치 S2의 턴온시 출력된다. 여기서, 상기 전송스위치 S2는 상기 제1래치의 출력노드에 입력이 연결되며, 상기 제1클럭 PCLK_M의 레벨이 "로우"일때 응답하여 턴온상태로 스위칭된다. 도 5의 구성에서는 제1래치의 출력을 반전시키는 도 3의 인버터 I5가 사용되지 않음을 알 수 있는데 이는 상기 낸드 게이트가 이미 반전동작을 수행하였기 때문이다. 따라서, 본 발명에서는 인버터의 구성을 생략하여 소자의 부품수를 줄이는 동시에 파워 세이빙의 고유한 효과를 달성함을 알 수있다. 상기 전송스위치 S2의 출력노드에는 인가되는 지연클럭 신호를 래치하여 출력하는 제2래치 I3,I4의 입력이 접속되며, 상기 제2래치의 출력노드 Li는 두 개의 낸드 게이트 N1,N2 및 인버터 I6로 구성된 캐리발생부의 일측입력에 각기 접속되어 있다. 이때, 상기 캐리 발생부는 캐리 입력단자 Ti와 상기 출력노드 Li의 논리가 각각 "하이", "로우"일 때에만 각각의 출력노드 Fi로 출력되는 인에이블 신호를 활성화 시킴과 동시에 캐리 출력단자 Ti+1을 디스에이블 시킨다. 예를들어, 도 5의 노드 T3가 "하이"이고 노드 L3가 로우이면 낸드 게이트 N2의 출력은 로우가 된다. 즉, F3가 로우이므로 스위치 SWC3가 턴온되고, 캐리출력단자 T4는 로우가 되어 디스에이블 상태로 된다. 만약, 상기한 논리가 입력되지 않으면 출력노드 Fi가 하이로서 디스에이블 되고 캐리 출력단자가 하이로서 인에이블 된다. 여기서, F3으로서 출력되는 인에이블 신호가 활성화된 경우라면 지연클럭 D3과 상기 제1클럭 PCLK_M간에는 위상 지연차가 없이 동기된 경우이다.On the other hand, the second clock D1 outputted from the main delay unit MDC is sequentially delayed by a plurality of unit delayers FUD1 to FUDn configured by two inverters connected in series in the first synchronization delay line. It appears as -D14, respectively. As described above, the delay clocks D2 to Dn respectively output from the output nodes of the plurality of unit delays FUD1 to FUDn are supplied to an input of the transfer switch S1 of the plurality of phase delay detectors DCC2 to DDCn. Here, the transfer switch S1 in the plurality of phase delay detectors DCC2 to DCNs is configured by a combination of one NMOS transistor and one PMOS transistor, similarly to a normal transmission gate, and the gate of the NMOS transistor is the first transistor. It is connected to one clock PCLK_M and the gate of the PMOS transistor is connected to the output node of the inverter INT which inverts the first clock PCLK_M. Further, an output node of the transfer switch S1 in the plurality of phase delay detectors DCC2 to DCNs is connected to one side input of a NAND gate called the operation blocker PS2, PS3, PS4, and the output of the NAND gate latches an input signal. Are connected to the input nodes of the first latches I1 and I2, which are configured to provide to the input of the transfer switch S2. Therefore, when the first clock PCLK_M has a logic " high " state, the transfer switch S1 is turned on and delayed clocks D2 to Dn outputted from the unit delayers are applied to one side input of the NAND gate. When phase synchronization does not coincide, a logic high is applied to the other input of the NAND gate, and the NAND gate outputs the inverted phases of only the delay clocks D2 to Dn applied to the one input. In this case, the NAND gate operates as a transfer switch for phase inversion. Accordingly, the first latches latch the inverted delay clocks D2 to Dn output from the NAND gates until the transfer switch S2 is turned on. The latched signal is output when the transfer switch S2 is turned on. In this case, the transfer switch S2 is connected to an output node of the first latch, and is switched to a turn-on state in response to the level of the first clock PCLK_M being "low". In the configuration of FIG. 5, it can be seen that the inverter I5 of FIG. 3 which inverts the output of the first latch is not used because the NAND gate has already performed the inversion operation. Therefore, in the present invention, it can be seen that the configuration of the inverter is omitted, thereby reducing the number of components of the device and attaining the unique effect of power saving. Inputs of the second latches I3 and I4 which latch and output the applied delay clock signal are connected to the output node of the transfer switch S2, and the output node Li of the second latch is connected to the two NAND gates N1, N2 and the inverter I6. It is connected to the input of one side of the constructed carry generation part, respectively. At this time, the carry generation unit activates the enable signal output to each output node Fi only when the logic of the carry input terminal Ti and the output node Li is "high" and "low", respectively, and at the same time, the carry output terminal Ti + Disable 1 For example, if node T3 in FIG. 5 is "high" and node L3 is low, the output of NAND gate N2 is low. That is, since F3 is low, the switch SWC3 is turned on and the carry output terminal T4 is turned low to be in a disabled state. If the above logic is not input, the output node Fi is disabled as high and the carry output terminal is enabled as high. In this case, when the enable signal output as F3 is activated, the delay clock D3 and the first clock PCLK_M are synchronized without a phase delay difference.

이하에서는 위상의 동기시 파워 세이빙(Saving)을 위한 위상 지연검출기의 차단동작에 대하여 설명한다. 도 6에서는 도 5의 회로에서 제1동기지연라인의 지연클럭 D12가 상기 제1클럭 PCLK_M과 위상이 일치한 경우이며, 이에 따라 제2래치의 출력단 L12는 로우논리가 출력되고, T13부터 로우로서 디스에이블 되며, F12가 인에이블 되어 결국 제2동기지연라인의 지연된 클럭 D12'가 대응 스위치를 통과하여 내부 클럭 PCLK으로서 내부지연기 ID를 통해 출력됨을 알 수 있다. 그런데, 도 6에서, 파형 T13이 로우로서 디스에이블되면 제2래치의 출력단 L13부터 포함하여 그 이후의 파형 L14,15..n이 로우레벨로 천이되지 아니함을 알 수 있다. 바로 이것이 본 발명의 고유한 효과인 파워세이빙을 나타내는 것이므로 도면에서 화살라인 EFF1,EFF2으로 표시하였다. 상기 제1동기지연라인의 지연클럭 D12가 상기 제1클럭 PCLK_M과 위상이 일치한 경우에 도 5내의 제2래치의 출력단 L12이 로우레벨로서 출력되고, 출력단 L13부터 포함하여 그 이후의 파형 L14,15..n이 로우레벨로 천이되지 아니하는 이유는 상기 낸드 게이트로 구성된 동작 차단부의 작용에 의해서이다. 즉 출력단 L12를 가지는 제2래치를 포함하는 위상 지연검출기의 캐리 출력단자 T13에는 위상일치에 따라 논리 로우가 출력되는 바, 출력단 L13를 가지는 제2래치를 포함하는 위상 지연검출기내의 낸드 게이트는 타측입력으로 논리 로우를 수신한다. 따라서, 상기 낸드 게이트의 출력은 일측입력의 논리상태에 상관없이 논리 하이가 되어 이에 접속된 제1래치의 입력은 하이상태로 고정된다. 입력이 논리 하이로 고정된 상기 제1래치의 출력은 로우가 되고 이에 따라 제2래치의 출력 즉 L13이 하이로서 나타나게 한다. 이와 같이 상기 제1,2래치는 클럭신호를 래치하는 동작을 수행하지 못하고 디스에이블상태로 되어 소속된 위상 지연검출기의 동작을 차단시키는 것이다. 그럼에 의해 위상이 동기된 검출기의 후단에 설치된 위상 지연검출기들의 내부동작은 모두 차단되어 전류를 소모하지 않으므로 파워 세이빙동작이 구현된다.Hereinafter, the blocking operation of the phase delay detector for power saving during phase synchronization will be described. In FIG. 6, in the circuit of FIG. 5, the delay clock D12 of the first synchronization delay line is in phase with the first clock PCLK_M. Accordingly, the output terminal L12 of the second latch outputs low logic, and from T13 to low. It can be seen that it is disabled and F12 is enabled so that the delayed clock D12 'of the second synchronization delay line passes through the corresponding switch and is output through the internal delay ID as the internal clock PCLK. However, in FIG. 6, it can be seen that when the waveform T13 is disabled as low, the waveforms L14, 15..n thereafter, including the output terminal L13 of the second latch, do not transition to the low level. That is to say the power saving, which is an inherent effect of the present invention, is indicated by arrow lines EFF1 and EFF2 in the drawings. When the delay clock D12 of the first synchronization delay line is in phase with the first clock PCLK_M, the output terminal L12 of the second latch in FIG. 5 is output as a low level, and the waveforms L14 and subsequent therefrom are included from the output terminal L13. The reason that 15..n does not transition to a low level is due to the action of the operation block composed of the NAND gate. That is, a logic low is output to the carry output terminal T13 of the phase delay detector including the second latch having the output terminal L12 according to the phase match, and the NAND gate in the phase delay detector including the second latch having the output terminal L13 is input to the other side. Receives a logic row. Therefore, the output of the NAND gate becomes logic high regardless of the logic state of one side input, and the input of the first latch connected thereto is fixed to the high state. The output of the first latch, whose input is fixed at a logic high, is low, thereby causing the output of the second latch, i.e., L13, to appear high. As described above, the first and second latches do not perform an operation of latching the clock signal and are in a disabled state to block the operation of the associated phase delay detector. As a result, since all internal operations of the phase delay detectors installed at the rear end of the phase-locked detector are cut off and consume no current, power saving operation is realized.

상술한 바와 같이 본 발명에 의하면 특정한 위상 지연검출기가 검출동작을 행하여 동기된 내부 클럭이 생성된 이후에 그 후단에 설치된 위상 지연검출기들의 내부동작을 차단할 수 있는 위상 지연검출기를 제공하여 외부 시스템 클럭에 정확히 동기된 내부클럭을 발생함은 물론, 불필요한 전력의 낭비를 방지하므로 결국 동기형 반도체 메모리 장치의 전력소모를 줄이는 효과가 있다.As described above, according to the present invention, after a specific phase delay detector performs a detection operation to generate a synchronized internal clock, a phase delay detector which can block internal operation of phase delay detectors installed at a later stage is provided to an external system clock. Not only does it generate an internal clock that is correctly synchronized, but it also prevents unnecessary waste of power, thereby reducing power consumption of the synchronous semiconductor memory device.

Claims (13)

인가되는 제1클럭을 소정시간 동안 지연하여 제2클럭으로 출력하는 메인 지연기와, 상기 제1 및 제2클럭을 미리 설정된 단위 시간동안 각기 지연하여 출력하기 위해 직렬로 연결된 다수의 단위 지연기들을 각기 가지는 제1,2동기지연라인을 구비하여 상기 제1클럭에 위상동기된 내부 클럭을 출력하는 반도체 메모리 장치의 디지탈 지연 동기회로에 있어서,A main delay delaying the applied first clock for a predetermined time to the second clock and a plurality of unit delayers connected in series to delay and output the first clock and the second clock for a predetermined unit time, respectively. A digital delay synchronization circuit of a semiconductor memory device having first and second synchronization delay lines having a phase and outputting an internal clock phase-locked to the first clock, 상기 제2동기지연라인내의 단위 지연기들 각각의 출력 노드와 상기 내부 클럭의 출력노드사이에 각각 접속된 다수의 스위치를 가지며 각각의 제어단자로 인가되는 인에이블신호의 논리상태에 응답하여 해당 단위 지연 길이 만큼 지연된 제1클럭을 상기 내부 클럭으로서 출력하는 스위칭부와,A unit in response to a logic state of an enable signal applied to each control terminal having a plurality of switches connected between an output node of each of the unit delays in the second synchronization delay line and an output node of the internal clock. A switching unit for outputting a first clock delayed by a delay length as the internal clock; 상기 제1동기지연라인내의 다수의 단위 지연기들의 각각의 출력노드와 상기 스위칭부내 다수의 스위치들의 제어단자 사이에 각기 접속되는 다수의 위상지연 검출기를 가지며, 상기 제1클럭의 위상과 상기 제1동기지연라인내 다수의 단위 지연기들로부터 각각 출력되는 클럭들중 적어도 하나의 클럭의 위상이 일치될때 상기 스위칭부내의 대응되는 스위치를 활성화시키는 상기 인에이블신호를 상기 제어단자에 인가하며, 상기 다수의 위상 지연검출기중 적어도 하나가 검출동작을 행하여 상기 내부 클럭이 출력된 이후에 그 후단에 설치된 위상 지연검출기들의 내부동작을 전력의 소모가 없도록 하기 위해 차단하는 동작 차단부를 포함하는 지연 위상 비교 검출부를 가짐을 특징으로 회로.A plurality of phase delay detectors respectively connected between an output node of each of the plurality of unit delays in the first synchronization delay line and a control terminal of the plurality of switches in the switching unit, the phase of the first clock and the first clock; Applying the enable signal to the control terminal to activate the corresponding switch in the switching unit when the phases of at least one of the clocks respectively output from the plurality of unit delays in the synchronization delay line are matched, At least one of the phase delay detector has a delay phase comparison detector including an operation blocker to block the internal operation of the phase delay detectors installed at a later stage after the internal clock is output so that the internal clock is outputted without power consumption. Characterized by a circuit. 제1항에 있어서, 동작 차단부는 상기 위상 지연검출기들에 각기 하나씩 구비되며 상기 내부 클럭이 출력되기 이전에는 상기 제2클럭의 지연된 클럭들의 위상 반전을 위한 전송스위치로서 동작함을 특징으로 하는 회로.The circuit of claim 1, wherein the operation blocking unit is provided in the phase delay detectors one by one and operates as a transfer switch for reversing the delayed clocks of the second clock before the internal clock is output. 제1항 또는 제2항에 있어서, 상기 동작 차단부는 낸드응답을 발생하는 논리소자로 구성됨을 특징으로 하는 회로.The circuit of claim 1 or 2, wherein the operation blocking unit is configured of a logic element that generates a NAND response. 제3항에 있어서, 위상 지연검출기는, 상기 제1클럭의 제1천이상태에 응답하여 상기 제2클럭의 지연된 클럭들 중의 하나를 통과시키는 제1전송스위치와, 전단에 위치된 위상지연 검출기에 의한 위상동기가 성공시 차단되며 위상동기에 실패하여 상기 내부 클럭이 출력되기 이전에 발생되는 상기 낸드응답을 래치하는 제1래치와, 상기 제1래치의 출력을 상기 제1클럭의 제2천이상태에 응답하여 통과시키는 제2전송스위치와, 상기 내부 클럭이 출력되기 이전에만 동작하여 상기 제2전송스위치의 출력을 2차적으로 래치하는 제2래치와, 상기 제2래치의 출력과 캐리 입력을 수신하여 일정한 논리인 경우에만 상기 인에이블 신호를 활성화 시킴과 동시에 캐리 출력단자를 디스에이블 시키는 캐리발생부를 가짐을 특징으로 하는 회로.The phase delay detector of claim 3, wherein the phase delay detector comprises: a first transfer switch configured to pass one of the delayed clocks of the second clock in response to the first transition state of the first clock; The first latch latching the NAND response generated before the internal clock is output due to the failure of the phase synchronization, and the output of the first latch is shifted to the second transition state of the first clock. A second transfer switch configured to pass in response to the second transfer switch, a second latch configured to operate only before the internal clock is output, and secondly latch an output of the second transfer switch, and an output and a carry input of the second latch. And a carry generator for activating the enable signal and disabling the carry output terminal only when the logic is constant. 제4항에 있어서, 상기 캐리 발생부의 일정한 논리는 상기 제2래치의 출력 및 캐리 입력이 각기 논리로우 및 하이임을 특징으로 하는 회로.5. The circuit of claim 4, wherein the constant logic of the carry generator is that the output and carry input of the second latch are logic low and high, respectively. 외부로부터 입력되는 외부클럭을 입력하는 입력노드 및 상기 외부 클럭에 동기된 내부 클럭을 출력하는 내부 클럭 노드를 구비한 디지탈 지연 동기회로에 있어서,A digital delay synchronization circuit having an input node for inputting an external clock input from the outside and an internal clock node for outputting an internal clock synchronized with the external clock, 상기 입력노드로 입력되는 외부클럭을 소정 지연 버퍼링하여 제1클럭으로서 출력하는 지연버퍼와,A delay buffer configured to output an external clock inputted to the input node by a predetermined delay buffer and output as a first clock; 상기 제1클럭을 소정 지연하여 제2클럭으로 출력하는 메인 지연기와,A main delay unit outputting the first clock to the second clock with a predetermined delay; 상기 제2클럭을 미리 설정된 단위 길이로 지연하여 출력하는 다수의 단위 지연기들의 직렬 결합으로 구성된 제1동기지연라인과,A first synchronization delay line comprising a series combination of a plurality of unit delayers for delaying and outputting the second clock to a predetermined unit length; 상기 제1클럭을 미리 설정된 단위 길이로 지연하여 출력하는 다수의 단위 지연기들의 직렬 결합으로 구성된 제2동기지연라인과,A second synchronization delay line composed of a series combination of a plurality of unit delayers for delaying and outputting the first clock to a predetermined unit length; 상기 제2동기지연라인내의 단위 지연기들 각각의 출력 노드와 상기 내부 클럭 노드의 사이에 각각 접속된 다수의 스위치를 가지며 각각의 제어단자로 입력되는 인에이블신호의 활성화에 응답하여 해당 단위 지연 길이 만큼 지연된 제1클럭을 상기 내부 클럭 노드로 출력하는 스위칭부와,A unit delay length in response to the activation of an enable signal input to each control terminal and having a plurality of switches respectively connected between an output node of each of the unit delays in the second synchronization delay line and the internal clock node; A switching unit configured to output the first clock delayed by the internal clock node; 상기 제1동기지연라인내의 다수의 단위 지연기들의 각각의 출력노드와 상기 스위칭부내 다수의 스위치들의 인에이블단자 사이에 각기 접속되는 다수의 위상지연 검출기를 가지며, 상기 제1클럭의 위상과 상기 제1동기지연라인내 다수의 단위 지연기들로부터 각각 출력되는 클럭들중 적어도 하나의 위상이 일치될때 응답하여 해당 스위치의 인에이블단자를 활성화 시키며, 특정한 위상 지연검출기가 검출동작을 행하여 동기된 내부 클럭이 생성된 이후에 그 후단에 설치된 위상 지연검출기들의 내부동작을 차단하기 위한 동작 차단부를 포함하는 지연 위상 비교 검출부를 가짐을 특징으로 회로.A plurality of phase delay detectors respectively connected between an output node of each of the plurality of unit delays in the first synchronization delay line and an enable terminal of the plurality of switches in the switching unit, and the phase of the first clock and the first When the phases of at least one of the clocks output from the plurality of unit delays in one synchronization delay line coincide with each other, the enable terminal of the corresponding switch is activated. A specific phase delay detector performs a detection operation so that the synchronized internal clock And a delay phase comparison detecting section including an operation blocking section for blocking an internal operation of phase delay detectors provided after the generated phase delay detectors. 제6항에 있어서, 상기 지연 위상 비교 검출부는, 상기 제1동기지연라인상에 놓여진 하나의 단위 지연기로부터 출력되는 클럭을 상기 제1클럭의 제1논리에서 래치하고 상기 제2동기지연라인상에서 출력되는 지연 클럭들중 상기 래치된 클럭에 상응하는 하나의 지연 클럭을 상기 제1클럭의 제2논리에서 선택하도록 상기 스위칭 수단내의 다수의 스위치중 하나를 선택하는 인에이블신호를 활성화 시키는 수단를 가지고 상기 제1동기지연라인상의 단위 지연기의 출력노드와 상기 제2동기지연라인상의 단위 지연기의 출력노드에 접속된 스위치의 사이에 접속된 위상 지연검출기들을 다수개 포함하여 구성됨을 특징으로 하는 회로.7. The method of claim 6, wherein the delay phase comparison detector is configured to latch a clock output from one unit delay unit on the first synchronization delay line in a first logic of the first clock and on the second synchronization delay line. Means for activating an enable signal for selecting one of a plurality of switches in the switching means to select one delayed clock corresponding to the latched clock among the outputted delayed clocks in the second logic of the first clock; And a plurality of phase delay detectors connected between the output node of the unit delay unit on the first synchronization delay line and the switch connected to the output node of the unit delay unit on the second synchronization delay line. 제6항에 있어서, 상기 외부 클럭의 주기가 상기 제1동기지연라인상의 지연 시간 보다 더 큰 경우에 응답하여 상기 제1클럭을 상기 내부 클럭 출력노드로 바이패스하는 수단을 더 구비함을 특징으로 하는 회로.7. The apparatus of claim 6, further comprising means for bypassing said first clock to said internal clock output node in response to a period of said external clock being greater than a delay time on said first synchronization delay line. Circuit. 동기형 반도체 메모리 장치용 디지탈 지연 동기회로의 지연 위상 비교 검출기에 있어서, 제1동기지연라인내의 다수의 단위 지연기들의 각각의 출력노드와 스위칭부내 다수의 스위치들의 제어단자 사이에 각기 접속되는 다수의 위상지연 검출기를 가지며, 제1클럭의 위상과 상기 제1동기지연라인내 다수의 단위 지연기들로부터 각각 출력되는 클럭들중 적어도 하나의 클럭의 위상이 일치될때 상기 스위칭부내의 대응되는 스위치를 활성화시키는 인에이블신호를 인가하며, 상기 다수의 위상 지연검출기중 적어도 하나가 검출동작을 행하여 상기 내부 클럭이 출력된 이후에 그 후단에 설치된 위상 지연검출기들의 내부동작을 전력의 소모가 없도록 하기 위해 차단하는 동작 차단부를 포함하는 것을 특징으로 하는 검출기.A delay phase comparison detector of a digital delay synchronization circuit for a synchronous semiconductor memory device, comprising: a plurality of devices each connected between an output node of a plurality of unit delays in a first synchronization delay line and a control terminal of a plurality of switches in a switching unit. And a phase delay detector for activating a corresponding switch in the switching unit when the phase of the first clock and the phase of at least one of the clocks respectively output from the plurality of unit delays in the first synchronization delay line coincide. An enable signal is applied, and at least one of the plurality of phase delay detectors performs a detection operation to block internal operation of phase delay detectors installed at a later stage after the internal clock is output so as to consume no power And a detector comprising a blocking unit. 제9항에 있어서, 동작 차단부는 상기 위상 지연검출기들에 각기 하나씩 구비되며 상기 내부 클럭이 출력되기 이전에는 상기 제2클럭의 지연된 클럭들의 위상 반전을 위한 전송스위치로서 동작함을 특징으로 하는 검출기.10. The detector of claim 9, wherein the operation blocking unit is provided in the phase delay detectors one by one and operates as a transfer switch for reversing the delayed clocks of the second clock before the internal clock is output. 제10항에 있어서, 상기 동작 차단부는 낸드응답을 발생하는 논리소자로 구성됨을 특징으로 하는 검출기.The detector of claim 10, wherein the operation blocking unit is configured of a logic element that generates a NAND response. 제11항에 있어서, 위상 지연검출기는, 상기 제1클럭의 제1천이상태에 응답하여 상기 제2클럭의 지연된 클럭들 중의 하나를 통과시키는 제1전송스위치와, 전단에 위치된 위상지연 검출기에 의한 위상동기가 성공시 차단되며 위상동기에 실패하여 상기 내부 클럭이 출력되기 이전에 발생되는 상기 낸드응답을 래치하는 제1래치와, 상기 제1래치의 출력을 상기 제1클럭의 제2천이상태에 응답하여 통과시키는 제2전송스위치와, 상기 내부 클럭이 출력되기 이전에만 동작하여 상기 제2전송스위치의 출력을 2차적으로 래치하는 제2래치와, 상기 제2래치의 출력과 캐리 입력을 수신하여 일정한 논리인 경우에만 상기 인에이블 신호를 활성화 시킴과 동시에 캐리 출력단자를 디스에이블 시키는 캐리발생부를 가짐을 특징으로 하는 검출기.12. The phase delay detector of claim 11, wherein the phase delay detector comprises: a first transfer switch passing one of the delayed clocks of the second clock in response to the first transition state of the first clock; The first latch latching the NAND response generated before the internal clock is output due to the failure of the phase synchronization, and the output of the first latch is shifted to the second transition state of the first clock. A second transfer switch configured to pass in response to the second transfer switch, a second latch configured to operate only before the internal clock is output, and secondly latch an output of the second transfer switch, and an output and a carry input of the second latch. And a carry generator for activating the enable signal and disabling the carry output terminal only when the logic is constant. 제12항에 있어서, 상기 캐리발생부는 두 개의 낸드 게이트 및 하나의 인버터로 구성됨을 특징으로 하는 검출기.The detector of claim 12, wherein the carry generator comprises two NAND gates and one inverter.