KR100297604B1 - Internal Clock Generation Circuit and Its Generation Method Suitable for Synchronous Semiconductor Memory Devices - Google Patents
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Abstract
외부클럭에 위상동기된 내부클럭을 얻은 후에 전력소모를 줄이는 것이 가능한 내부클럭 발생회로가 개시된다. 동기형 반도체 메모리 장치에 적합한 상기 내부클럭 발생회로는, 상기 외부클럭을 받아 듀티조절 및 레벨변환하고 이를 제1클럭으로서 출력하는 클럭버퍼, 및 상기 제1클럭을 상기 클럭버퍼의 타임지연량에 상응하는 타임지연량으로 지연하여 제2클럭으로서 출력하는 메인 지연기와, 종속접속된 다수의 딜레이 세트들을 가지며 상기 제1클럭 및 제2클럭을 설정된 단위타임 지연량만큼 연속적으로 각기 시프팅하고 상기 제1클럭의 위상을 상기 시프팅된 제2클럭들의 위상으로써 각기 서로 비교한 비교신호들을 생성하고 상기 외부클럭에 동기된 내부클럭을 출력하기 위한 다수의 출력노드를 가지는 딜레이 세트 그룹과, 상기 비교신호들의 논리상태에 응답하여 제1동작모드에서는 상기 제1클럭을 상기 메인 지연기에 그대로 제공하며 제2동작모드 이후에서는 상기 제1클럭을 스페셜 지연 후 제공함에 의해 전원절약을 위한 딜레이 도약동작이 수행되게 하는 모니터링부를 포함하는 지연동기회로를 구비한다.An internal clock generation circuit capable of reducing power consumption after obtaining an internal clock phase locked to an external clock is disclosed. The internal clock generation circuit suitable for a synchronous semiconductor memory device includes a clock buffer which receives the external clock, adjusts and level-shifts the output, and outputs the first clock as a first clock, and a time delay amount corresponding to the time delay of the clock buffer. A main delay delaying the amount of time delay and outputting it as a second clock, and having a plurality of delay sets connected to each other and continuously shifting the first clock and the second clock by a set unit time delay amount, respectively; A delay set group having a plurality of output nodes for generating comparison signals, each of which is compared with each other as a phase of the shifted second clocks, and outputting an internal clock synchronized with the external clock, and a logic state of the comparison signals In response to the first operation mode, the first clock is provided to the main delay unit as it is, and after the second operation mode, Since the first clock is provided after the special delay has a delay synchronization circuit including a monitoring unit for performing a delay hopping operation for power saving.
Description
본 발명은 동기형 다이나믹 랜덤 억세스 메모리(Synchronous DRAM)등과 같은 반도체 메모리 장치에 적합한 내부클럭 발생회로에 관한 것으로, 특히 동기지연라인(Synchronous Delay Line)을 이용한 지연동기회로(Delay Locked Loop)를 갖는 내부클럭 발생회로에 관한 것이다.The present invention relates to an internal clock generation circuit suitable for a semiconductor memory device such as a synchronous dynamic random access memory (Synchronous DRAM), in particular an internal having a delay locked circuit (Delay Locked Loop) using a synchronous delay line (Synchronous Delay Line) It relates to a clock generation circuit.
역사적으로 디램들은 프로세서등의 제어디바이스에 의해 비동기적으로 콘트롤 되어 왔다. 이것은 프로세서가 디램 입력단자들강에 어드레스들을 내려놓고 로우 및 칼럼어드레스 스트로브신호 핀들을 이용하여 그들을 스트로브하는 것을 의미한다. 상기 어드레스들은 요구되는 최소 시간동안 홀딩된다. 이 시간동안에 디램은 메모리내에 어드레스된 위치들을 억세스하고 소정시간(억세스 타임)후에 프로세서로부터의 새 데이터를 메모리내에 라이트하거나, 메모리에 저장된 데이터를 리드할 프로세서를 위해 자신의 출력단으로 제공한다. 따라서 프로세서는 디램이 프리차아지, 어드레스들의 디코딩, 데이터의 센싱, 및 출력버퍼를 통한 데이터의 출력 등과 같은 다양한 내부동작을 수행하는 동안 대기하여야 한다. 프로세서의 이러한 대기상태는 전체 시스템의 동작속도를 저속으로 만들어 버리는 요인이 된다. 그러한 대기시간으로부터 프로세서를 자유롭게 하여 프로세서가 다른 타스크를 수행하게 해주고 데이터의 입출력 동작을 보다 고속으로 수행하기 위한 동기형(Synchronous Type) 디램이 근래에 본 분야에서 개발되었다. 그러한 동기형 디램은 예를들면 최윤호 외 다수에 의해 논문지 IEEE JOURNAL OF SOLID -STATE CIRCUITS,VOL. 29, NO. 4의 제529-533면에 1994년 4월에 발행된 제목 “16-Mb Synchronous DRAM with 125-Mbyte/s DATA Rate”하에 나타나 있다.Historically, DRAMs have been controlled asynchronously by control devices such as processors. This means that the processor places the addresses on the DRAM input terminals and strobes them using the row and column address strobe signal pins. The addresses are held for the minimum time required. During this time, the DRAM accesses the addresses addressed in the memory and, after a predetermined time (access time), writes new data from the processor into the memory or provides it to its output for the processor to read the data stored in the memory. Therefore, the processor must wait while the DRAM performs various internal operations such as precharge, decoding addresses, sensing data, and outputting data through the output buffer. This wait state of the processor causes the entire system to slow down. Synchronous type DRAMs have been recently developed in the art to free the processor from such latency to allow the processor to perform other tasks and to perform data input / output operations at higher speeds. Such synchronous DRAMs are described, for example, in the journal IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 29, NO. 4, pages 529-533, under the title “16-Mb Synchronous DRAM with 125-Mbyte / s DATA Rate” issued in April 1994.
제1도는 상기 논문지에 게재된 SDRAM을 간략화하여 보인 것이다. 제1도와 같이, SDRAM 칩 20내의 타이밍 발생부 20-6내에는 프로세서 또는 콘트롤러 10에서 라인 12를 거쳐 인가되는 시스템 클럭 CLK을 수신하여 내부클럭 PCLK을 발생하는 내부클럭 발생회로 30가 설치된다. 초기의 상기 내부클럭 발생회로 30는 인가되는 시스템 클럭 CLK을 수신하여 내부의 회로에 맞는 레벨로만 단순히 변환하는 클럭버퍼의 구조가 통상적이다. 상기한 클럭버퍼의 채용에 의해, 칩내의 각 디바이스는 결국 상기 시스템 클럭에 응답하여 동작되는 양상이다. 그러나, 상기의 클럭버퍼는 단순히 외부로부터 공급되는 시스템클럭인 외부클럭을 버퍼링하여 칩의 내부에서 필요로 하는 내부클럭을 발생하는 역할만 하므로, 외부클럭과 내부클럭간에는 버퍼의 지연현상에 기인하여 위상 차가 필연적으로 발생된다. 이러한 위상 차로 인하여, 클럭들간의 타임스큐가 발생되면 외부클럭의 인가시 칩 내부의 I/O버퍼 20-7의 동작은 타임 스큐을 가지고서 수행된다. 따라서, 특히 I/O버퍼 20-7의 바람직한 동작을 위하여 외부로부터 공급되는 외부클럭과 동일한 위상을 가지는 내부클럭, 즉 외부클럭에 완전히 동기되어 타임스큐가 발생하지 않는 위상차 “0”의 독출용 내부클럭을 생성하기 위한 연구가 본 분야에서 꾸준하고 다양하게 진행되어져 왔다.Figure 1 shows a simplified view of the SDRAM published in the journal. As shown in FIG. 1, an internal clock generation circuit 30 is installed in the timing generator 20-6 in the SDRAM chip 20 to receive the system clock CLK applied through the line 12 from the processor or controller 10 to generate the internal clock PCLK. Initially, the internal clock generation circuit 30 typically has a structure of a clock buffer that receives an applied system clock CLK and simply converts it to a level suitable for an internal circuit. By employing the clock buffer described above, each device in the chip eventually operates in response to the system clock. However, since the clock buffer simply serves to buffer the external clock, which is a system clock supplied from the outside, to generate the internal clock required inside the chip, the phase between the external clock and the internal clock due to the delay of the buffer. A difference inevitably occurs. Due to this phase difference, when time skew occurs between clocks, the operation of the I / O buffer 20-7 inside the chip is performed with time skew when the external clock is applied. Therefore, especially for the preferable operation of I / O buffer 20-7, the internal clock having the same phase as the external clock supplied from the outside, that is, the internal readout of the phase difference "0" in which time skew does not occur in full synchronization with the external clock. Research for generating a clock has been steadily and variously progressed in this field.
외부클럭에 동기된 내부클럭을 얻기 위하여 시도된 종래의 초기 방법들로서는, 위상동기회로(Phase locked loop:PLL)나 초기 지연동기회로(Delay locked loop:DLL)등을 제1도에서 보여지는 칩 20의 내부클럭 발생회로 30내에 설치하여 클럭들간의 타임 스큐(Skew)를 최소화 하는 것이었다. 그러나, 상기와 같은 PLL, 초기 DLL등을 이용하는 초기의 위상동기 방법은 록킹타임(위상일치에 걸리는 시간)이 길어 고속의 프로세서 10에 연결되는 SDRAM 20등에는 적합치 않으며, 아울러 칩 20내의 메모리 셀 어레이 20-4가 억세스되지 않는 상태, 즉 스탠-바이(stand-by)시 대기전류를 증가시키는 단점이 있었다. 또한, 특정 주파수에서는 PLL이나 DLL을 사용하지 않을 경우보다 더 느린 내부 클럭이 발생될 수 있는 단점이 또한 존재해 왔다.Conventional early methods attempted to obtain an internal clock synchronized with an external clock include a phase locked loop (PLL) or an initial delay locked circuit (DLL), as shown in FIG. It was installed in the internal clock generation circuit 30 of 20 to minimize the time skew between clocks. However, the initial phase synchronization method using the above-described PLL, initial DLL, and the like is not suitable for SDRAM 20 or the like connected to the high-speed processor 10 due to the long locking time (time taken for phase matching), and the memory cell array in the chip 20. There is a disadvantage in that 20-4 is not accessed, i.e., a standby current is increased during a stand-by. In addition, there has also been a drawback that a slower internal clock may be generated at certain frequencies than without a PLL or DLL.
제1도의 내부클럭 발생회로 30내에 채용될 수 있는 상기한 동기회로들의 단점들을 보완하여 보다 성능이 좋은 위상동기 방법을 얻고자 하는 시도에 대한 연구와 노력의 결과로서, 최근에 지연동기회로를 동기지연라인(Synchrous Delay Line: SDL)을 이용하여 구성한 디지털 타입의 지연동기회로가 마침내 본 분야에서 개시되었다. 그러한 지연동기회로(Delay Locked Loop)를 갖는 내부클럭 발생회로는, 본원 출원인에 의해 1996년 12월 18일자로 대한민국 특허청에 출원된 출원번호 96-67415호 또는 96-67416호에 개시되어 있다.As a result of researches and efforts to obtain a better phase synchronization method by compensating the disadvantages of the above-described synchronization circuits that can be employed in the internal clock generation circuit 30 of FIG. A digital type delay synchronization circuit constructed using a Synchrous Delay Line (SDL) has finally been disclosed in the art. An internal clock generation circuit having such a delay locked loop is disclosed in Korean Patent Application No. 96-67415 or 96-67416 filed on December 18, 1996 by the applicant of the present application.
그런데, 상기한 바와 같은 선행기술들에서 보여지는 바로서, 클럭버퍼와 디지털 타입의 지연동기회로로 이루어진 내부클럭 발생회로는 전형적인 종래의 회로에 비해 시스템 클럭에 보다 정확하고 빠르게 동기된 내부클럭을 발생시킬 수 있지만 회로의 내부에 구성된 동기지연라인들과 다수의 위상 지연검출기들에서 전력의 소모가 많은 문제점이 있다. 즉, 특정한 위상검출기에 의해 위상비교 동작이 행하여져 내부클럭이 생성된 이후에도 여전히 그 후단에 설치된 제1,2동기지연라인들내의 단위지연기들 및 위상 검출기들은 지연 및 비교동작을 각기 수행하는 것이다. 더욱 상세하게는 상기 후단에 설치된 제1,2단위지연기들은 각기 단위지연동작을 계속하며, 상기 후단에 설치된 위상검출기들내의 제1,2래치들은 래치동작를 각기 계속하므로 불필요한 전력을 소비하게 되는 것이다. 이 경우에 소모되는 전력의 량은 상기 제1,2단위지연기들 및 위상검출기들의 설치갯수 즉 탭(tap)수의 다소에 따라 증감된다. 상기 단위지연기들의 단위타임 지연량이 상기한 설명에서와 같이 각기 동일한 경우에 상기 단위지연기들의 탭의 갯수는 고주파수에서는 적고 상대적으로 저주파수에서는 상대적으로 많게 된다. 또한, 외부클럭에 보다 정확히 동기된 내부클럭을 얻기 위해서는 탭수를 더 많게 하여야 하는데 이에 따라 전력의 소비는 더 증가된다.However, as shown in the above-described prior arts, the internal clock generation circuit consisting of a clock buffer and a delay type synchronization circuit of digital type generates an internal clock which is more accurately and quickly synchronized with the system clock than a typical conventional circuit. However, there is a problem in that power consumption is high in the synchronization delay lines and the plurality of phase delay detectors configured in the circuit. That is, even after the phase comparison operation is performed by a specific phase detector and the internal clock is generated, the unit delays and the phase detectors in the first and second synchronization delay lines installed in the rear stage still perform delay and comparison operations, respectively. In more detail, the first and second unit delay units installed in the rear stage continue unit delay operations, and the first and second latches in the phase detectors installed in the rear stage continue to latch operation, thus consuming unnecessary power. . In this case, the amount of power consumed is increased or decreased depending on the number of installations of the first and second unit delayers and the phase detectors, that is, the number of taps. When the unit time delay amounts of the unit delay units are the same as described above, the number of taps of the unit delay units is small at high frequencies and relatively high at low frequencies. In addition, in order to obtain an internal clock more accurately synchronized with the external clock, the number of taps must be increased, thereby increasing power consumption.
단위지연기의 단위타임 지연량을 보다 적게하여 정확한 내부클럭을 얻는 동기형 디램등에서는 상기한 단위지연기 및 위상검출기를 약 수십개 정도로 많이 구비하게 될 수 있다. 따라서, 지연동기회로내에서 불필요하게 소비되는 전력 량은 그에 대체로 비례적으로 증가되어 결국 칩 전체의 전력소비를 가중시키는 요인이 된다.In the synchronous DRAM which obtains an accurate internal clock by reducing the unit time delay of the unit delay unit, a plurality of unit delay units and phase detectors may be provided. Therefore, the amount of power consumed unnecessarily in the delay synchronization circuit is generally increased proportionally, which in turn increases the power consumption of the entire chip.
따라서, 외부클럭에 보다 정확히 동기된 내부클럭을 얻으면서도 전력의 소비를 최소화할 수 있는 기술 및 설정된 클럭주파수에 대하여 최소의 탭수를 가지게 할 수 있는 기술이 강력히 요망된다.Therefore, there is a strong demand for a technique capable of minimizing power consumption while obtaining an internal clock more accurately synchronized with an external clock, and a technique capable of having a minimum number of taps for a set clock frequency.
본 발명의 목적은 상기한 바와 같은 문제점을 해결할 수 있는 동기형 반도체 메모리 장치에 적합한 내부클럭 발생회로를 제공함에 있다.An object of the present invention is to provide an internal clock generation circuit suitable for a synchronous semiconductor memory device that can solve the above problems.
본 발명의 다른 목적은 외부클럭에 보다 정확하고 빠르게 동기된 내부클럭을 발생함은 물론 동기형 반도체 메모리 장치에서의 전력소비를 감소시키기 위한 내부클럭 발생회로를 제공함에 있다.Another object of the present invention is to provide an internal clock generation circuit for generating an internal clock more accurately and quickly synchronized to an external clock as well as reducing power consumption in a synchronous semiconductor memory device.
본 발명의 또 다른 목적은 전력의 소비를 최소화하고 설정된 클럭주파수에 대하여 최소의 탭수를 가지게 할 수 있는 반도체 메모리 장치용 내부 클럭발생회로를 제공함에 있다.It is still another object of the present invention to provide an internal clock generation circuit for a semiconductor memory device capable of minimizing power consumption and having a minimum number of taps for a set clock frequency.
본 발명의 또 다른 목적은 외부클럭에 위상동기된 내부클럭을 얻은 후에도 전력소모를 더 줄일 수 있는 내부클럭 발생회로를 제공함에 있다.Another object of the present invention is to provide an internal clock generation circuit that can further reduce power consumption even after obtaining an internal clock phase-locked to the external clock.
본 발명의 또 다른 목적은 동기지연라인을 가지는 지연동기회로에서 외부클럭에 동기된 내부클럭이 특정한 단위지연기를 통해 생성된 이후에 그 후단에 설치된 단위지연기들 및 위상검출기들의 동작을 차단할 수 있는 파워세이빙 기능을 갖는 지연동기회로를 제공함에 있다.It is another object of the present invention to block the operation of the unit delay units and the phase detectors installed after the internal clock synchronized with the external clock in the delay synchronization circuit having the synchronization delay line after being generated through a specific unit delay unit. The present invention provides a delay synchronization circuit having a power saving function.
본 발명의 또 다른 목적은 외부클럭에 위상동기된 내부클럭이 제2동기지연라인의 소정번째 위치된 단위지연기에서 일단 출력된 직후부터, 클럭버퍼의 출력을 시프팅하여 상기 내부클럭이 상기 단위지연기의 소정번째 전단에 설치된 단위지연기에서 이동출력되게 하고 그 후단에 설치된 소자들의 동작이 차단되게 하여 전력의 소비를 대폭적으로 줄일 수 있는 지연동기회로 및 그에 따른 내부클럭생성방법을 제공함에 있다.Still another object of the present invention is to shift the output of the clock buffer immediately after the internal clock phase-locked to the external clock is output from the unit delay unit located at the second predetermined delay line, so that the internal clock is shifted to the unit. The present invention provides a delay synchronization circuit and a method for generating an internal clock according to the present invention, in which a unit delay unit installed at a front end of a delay unit is moved out and the operation of elements installed at a rear end thereof is blocked, thereby significantly reducing power consumption. .
본 발명의 또 다른 목적은 외부클럭에 위상동기된 내부클럭을 구간딜레이 세트를 통해 일단 출력한 후부터는 클럭버퍼의 출력이 스페셜 딜레이를 거치도록 하여 거친 스페셜 딜레이의 탭수만큼의 앞단의 구간 딜레이 세트에서 내부클럭을 얻음으로써 지연동기회로내에서 불필요하게 소비되는 전력을 줄일 수 있는 방법을 제공함에 있다.Another object of the present invention is to output the internal clock phase-locked to the external clock through the interval delay set once, so that the output of the clock buffer passes through the special delay, so that the internal delay in the interval delay set as many times as the number of taps of the coarse special delay The present invention provides a method of reducing unnecessary power consumption in a delay synchronization circuit by obtaining a clock.
본 발명의 또 다른 목적은 설정된 클럭주파수에 대하여 최소의 탭수를 가지게 하여 저주파수에 대한 동작 마진을 높이고 전력의 소모를 최소화한 동기형 반도체 메모리 장치용 내부 클럭발생회로 및 그 방법을 제공함에 있다.It is still another object of the present invention to provide an internal clock generation circuit and a method thereof for synchronizing semiconductor memory devices having a minimum number of taps for a set clock frequency to increase operation margin for low frequencies and minimize power consumption.
상기한 목적을 달성하기 위한 본 발명의 일 아스팩트에 따라, 내부클럭의 위상을 수신되는 외부클럭의 위상과 동기시키기 위한 회로는 :According to one aspect of the present invention for achieving the above object, a circuit for synchronizing the phase of the internal clock with the phase of the external clock received:
상기 외부클럭을 받아 듀티조절 및 레벨변환하고 이를 제1클럭으로서 출력하는 클럭버퍼; 및 상기 제1클럭을 상기 클럭버퍼의 타임지연량에 상응하는 타임지연량으로 지연하여 제2클럭으로서 출력하는 메인 지연기와, 종속접속된 다수의 딜레이 세트들을 가지며 상기 제1클럭 및 제2클럭을 설정된 단위타임 지연량만큼 연속적으로 각기 시프팅하고 상기 제1클럭의 위상을 상기 시프팅된 제2클럭들의 위상으로써 각기 서로 비교한 비교신호들을 생성하고 상기 외부클럭에 동기된 내부클럭을 출력하기 위한 다수의 출력노드를 가지는 딜레이 세트 그룹과, 상기 비교신호들의 논리상태에 응답하여 제1동작모드에서는 상기 제1클럭을 상기 메인 지연기에 그대로 제공하며 제2동작모드 이후에서는 상기 제1클럭을 스페셜 지연 후 제공함에 의해 전원절약을 위한 딜레이 도약동작이 수행되게 하는 모니터링부를 포함하는 지연동기회로를 구비한다.A clock buffer which receives the external clock and adjusts and level-shifts it and outputs it as a first clock; And a main delay unit delaying the first clock to a time delay amount corresponding to the time delay amount of the clock buffer and outputting the second clock as a second clock, and having a plurality of delay sets connected to the first clock and the second clock. A plurality of shifts for successively shifting by a time delay amount, generating comparison signals that compare the phase of the first clock with the phase of the shifted second clocks, and outputting an internal clock synchronized with the external clock; A delay set group having an output node and the first clock is provided to the main delay unit in a first operation mode in response to a logic state of the comparison signals, and after the second operation mode, the first clock is provided after a special delay. It is provided with a delay synchronization circuit including a monitoring unit for performing a delay hopping operation for power saving by.
상기한 목적을 달성하기 위한 본 발명의 다른 아스팩트에 따라, 외부클럭에 동기되어 데이터를 억세스하는 반도체 메모리 장치에 적용되는 내부클럭 발생회로는; 상기 외부클럭을 받아 듀티조절 및 레벨변환하고 이를 제1클럭으로서 출력하는 클럭버퍼 ; 및 상기 제1클럭을 상기 클럭버퍼의 타임지연량에 상응하는 타임지연량으로 지연하여 제2클럭으로서 출력하는 메인 지연기와, 상기 제1클럭 및 제2클럭을 미리 설정된 단위타임동안 각기 지연출력하며 상기 제1클럭과 상기 단위타임동안 지연된 제2클럭간의 위상일치유무를 나타내는 위상비교신호를 생성하고 내부클럭을 출력하기 위한 출력노드를 가지는 단위 딜레이 세트와 상기 단위 딜레이 세트가 다수개로 종속접속된 구간 딜레이 세트를 적어도 두 개 이상 가지면 각기 구간 위상비교신호를 생성하는 구간 딜레이 세트 그룹과, 전력소비를 줄이기 위하여 상기 위상비교신호 및 구간 위상비교신호들에 응답하여 제1동작모드에서는 상기 제1클럭을 상기 메인 지연기에 제공하며 제2동작모드 이후에서는 상기 제1클럭을 상기 구간 딜레이 세트의 타임지연량의 소정배수만큼 지연 후 상기 메인 지연기에 제공하여 상기 제2동작모드시 상기 구간 딜레이 세트 그룹내의 소정번째에 위치된 구간 딜레이 세트에서 발생되던 상기 내부클럭을 전단에 위치된 구간 딜레이 세트에서 상기 외부클럭과 위상동기된 채로 발생되게 함으로써 후단에 위치된 구간 딜레이세트내의 단위 딜레이 세트들의 동작이 차단되도록 하는 모니터링부를 포함하는 지연동기회로를 구비한다.According to another aspect of the present invention for achieving the above object, the internal clock generation circuit applied to the semiconductor memory device for accessing data in synchronization with the external clock; A clock buffer which receives the external clock and adjusts and level-shifts it and outputs it as a first clock; A main delay delaying the first clock to a time delay amount corresponding to a time delay amount of the clock buffer and outputting the second clock as a second clock, and delaying the first clock and the second clock for a predetermined unit time, respectively; A unit delay set having an output node for generating a phase comparison signal representing a phase match between one clock and a second clock delayed during the unit time and outputting an internal clock, and an interval delay set in which a plurality of unit delay sets are cascaded. Each of the at least two interval delay set group for generating a phase comparison signal, and in order to reduce power consumption in response to the phase comparison signal and the phase comparison signal in the first operation mode, the first clock is the main clock; The first clock is provided to the delay unit, and after the second operation mode, the first clock is After the delay by a predetermined multiple of the delay amount is provided to the main delay in the second delay mode in the interval delay set located in front of the internal clock generated in the interval delay set located in the predetermined second position in the interval delay set group And a delay synchronizing circuit including a monitoring unit which causes the operation of the unit delay sets in the interval delay set located at the rear end to be blocked by being generated in phase synchronization with the external clock.
여기서, 상기 모니터링부는, 상기 구간 딜레이 세트에서의 딜레이 도약동작을 제어하기 위하여, 상기 구간 딜레이 세트의 타임지연량과 동일한 타임지연량을 가지는 스페셜 딜레이를 상기 구간 딜레이 세트의 갯수만큼 가지며, 상기 제1클럭을 상기 메인 지연기에 직접적으로 제공하거나 상기 제1클럭을 상기 구간 딜레이 세트의 타임지연량의 소정배수만큼 지연 후 상기 메인 지연기에 제공하기 위해 상기 제1클럭의 수신단 및 종속접속된 상기 스페셜 딜레이의 출력단들에 각기 대응되어 연결된 다수의 스위치와, 상기 위상비교신호 및 구간 위상비교신호들의 논리상태를 조합하여 상기 다수의 스위치를 개폐하기 위한 스위칭 신호들을 발생하고 그 발생된 스위칭 신호들을 상기 다수의 스위치들로 대응적으로 인가하는 스위칭 제어부를 포함하여 구성함이 바람직하다.Here, the monitoring unit has a special delay having a time delay amount equal to the time delay amount of the interval delay set as the number of the interval delay set in order to control the delay hopping operation in the interval delay set, and includes the first clock. To the receiving end of the first clock and to the outputs of the cascaded special delay to provide the first clock directly to the main delay or to provide the first clock to the main delay after a predetermined multiple of the time delay amount of the interval delay set. Combining a plurality of switches corresponding to each other and the logic state of the phase comparison signal and the interval phase comparison signal to generate switching signals for opening and closing the plurality of switches and to correspond to the generated switching signals to the plurality of switches. Including a switching controller This is preferable also.
또한, 다수의 단위지연기로 각기 이루어진 제1,2동기지연라인을 가지는 회로에서 외부클럭에 위상동기된 내부클럭을 생성하기 위한 방법은, 상기 외부클럭에 위상동기된 내부클럭이 상기 제2동기지연라인의 n번째 단위지연기에서 일단 출력된 직후부터, n-m번째 단위지연기에서 상기 내부클럭이 계속적으로 출력되게 하고 그 후단에 설치된 소자들의 동작이 차단되게 함을 특징으로 한다. 여기서, m 및 n은 적어도 2이상의 자연수이며, m은 n 보다 작은 수이다.The method for generating an internal clock phase locked to an external clock in a circuit having first and second synchronization delay lines each including a plurality of unit delays may include: an internal clock phase locked to the external clock; Immediately after being output from the n-th unit delay line of the line, the internal clock is continuously output from the nm-th unit delay unit and the operation of the devices installed at the later stage is blocked. Here, m and n are natural numbers of at least 2, and m is a number smaller than n.
본 발명의 또 다른 아스팩트에 따라, 필요처로 공급될 내부클럭의 위상을 외부클럭의 위상에 동기시켜 생성하기 위한 방법은 : 설정된 동작범위의 주파수보다 상대적으로 낮은 주파수를 가지는 외부클럭 이 수신되어 설정된 단위지연기의 탭수로써는 동기된 내부클럭을 얻지 못할 경우에도, 라스트 스위칭 신호의 모니터링에 의한 주파수 확장동작을 행하여 상기 외부클럭에 위상동기된 내부클럭을 얻는 것을 특징으로 한다. 상기 방법은, 상기 내부클럭이 상기 제2동기지연라인의 소정번째 단위지연기에서 일단 출력된 직후부터, 그로부터 소정번째 앞단에 위치된 단위지연기에서 상기 외부클럭에 동기된 내부클럭이 다시 계속적으로 출력되게 하여, 그 후단에 설치된 소자들의 동작이 더 차단되게 하는 단계를 가질 수 있다.According to still another aspect of the present invention, a method for generating a phase of an internal clock to be supplied to a destination in synchronization with a phase of an external clock includes: receiving and setting an external clock having a frequency relatively lower than a frequency of a set operating range. Even if the internal clock synchronized with the number of taps of the unit delay unit cannot be obtained, the internal clock phase-locked to the external clock is obtained by performing the frequency extension operation by monitoring the last switching signal. The method further comprises that, immediately after the internal clock is output from the predetermined unit delay unit of the second synchronization delay line, the internal clock synchronized with the external clock is continuously continued again in the unit delay unit located at a predetermined front end therefrom. Output, so that the operation of the elements installed at a later stage can be further blocked.
제1도는 통상적인 동기형 반도체 메모리 장치가 보여지는 블럭도.1 is a block diagram showing a conventional synchronous semiconductor memory device.
제2도는 제1도에 적용가능하며 본 발명의 일실시예에 따른 내부클럭 발생회로의 블럭도.2 is a block diagram of an internal clock generation circuit in accordance with one embodiment of the present invention, applicable to FIG.
제3(a)도 내지 제3(e)도의 합성으로 이루어지는 제3도는 제2도의 내부클럭 발생회로의 상세도.FIG. 3 is a detailed view of the internal clock generation circuit of FIG. 2, which is composed of the combination of FIGS. 3 (a) to 3 (e).
제4도는 제2도중 클럭버퍼 310의 구체회로도.4 is a detailed circuit diagram of a clock buffer 310 of FIG. 2.
제5도는 제4도의 각단자들에 나타나는 신호파형들의 타이밍도.5 is a timing diagram of signal waveforms appearing at each terminal of FIG.
제6도는 제2도중 메인 지연기 320의 구체회로도.6 is a detailed circuit diagram of the main retarder 320 of FIG.
제7도는 제2도중 모니터링부 400의 구체회로도.7 is a detailed circuit diagram of the monitoring unit 400 in FIG.
제8도는 제7도의 각단자들에 나타나는 신호파형들의 타이밍도.8 is a timing diagram of signal waveforms appearing at each terminal of FIG.
제9도는 제3도에 따른 내부클럭 발생회로의 세부적 동작을 설명하기 위해 제시된 신호파형들의 타이밍도.9 is a timing diagram of signal waveforms presented for explaining the detailed operation of the internal clock generation circuit according to FIG.
제10도는 제1도에 적용가능하며 저주파수 마진을 개선하는 본 발명의 또 다른 실시예에 따른 내부클럭 발생회로의 블럭도.10 is a block diagram of an internal clock generation circuit in accordance with another embodiment of the present invention applicable to FIG. 1 and improving low frequency margin.
제11도는 제10도중 라스트 스위칭신호 검출기 370의 구체회로도.FIG. 11 is a detailed circuit diagram of the last switching signal detector 370 of FIG.
제12도 및 제13도는 제11도의 동작 방식들에 따른 동작타이밍도들.12 and 13 show operating timings according to the operating methods of FIG.
제14도는 제10도중 모니터링부 400-1의 구체회로도.14 is a detailed circuit diagram of the monitoring unit 400-1 in FIG.
제15(a)도 및 제15(b)도로 이루어진 제15도는 제10도에 따른 내부클럭 발생회로의 세부적 동작을 설명하기 위해 제시된 신호파형들의 타이밍도.15 (a) and 15 (b) are timing diagrams of signal waveforms presented for explaining the detailed operation of the internal clock generation circuit according to FIG.
이하 본 발명에 따른 바람직한 실시예가 첨부된 도면을 참조하여 상세히 설명되어질 것이다. 첨부된 도면들내에서 서로 동일한 기능을 수행하는 구성소자는 다른 도면내에 있더라도 이해의 편의를 위해서 동일 내지 유사한 참조부호 또는 명칭으로 라벨링된다. 다음의 설명에서는 본 발명의 보다 철저한 이해를 제공하기 위해 특정한 상세들이 예를들어 한정되고 자세하게 설명된다. 그러나, 당해 기술분야에 통상의 지식을 가진 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 상기한 설명에 의해서만도 실시될 수 있을 것이다. 또한, 본 분야에 너무나 잘 알려진 모오스 트랜지스터의 동작 및 낸드 게이트등의 각종 게이트의 출력논리, 그리고 일반적인 디지털 논리회로의 동작은 본 발명의 요지를 흐리지 않게 하기 위해 상세히 설명되지 않는다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. Components that perform the same function in each other in the accompanying drawings are labeled with the same or similar reference numerals or names for convenience of understanding even if in different drawings. In the following description, specific details are set forth by way of example and in detail in order to provide a more thorough understanding of the present invention. However, for those skilled in the art, the present invention may be practiced only by the above description without these details. In addition, the operation of MOS transistors so well known in the art, the output logic of various gates such as NAND gates, and the operation of general digital logic circuits are not described in detail in order not to obscure the subject matter of the present invention.
제2도에는 제1도에 적용가능하며 본 발명의 일실시예에 따른 내부클럭 발생회로의 블록도가 도시된다. 제2도를 참조하면, 클럭버퍼 310 과 지연동기회로(DLL)300를 포함하는 내부클럭 발생회로 30가 보여진다. 상기 지연동기회로 300는 메인지연기 320, 딜레이 세트그룹 370, 및 모니터링부 400로 구성된다. 여기서 상기 딜레이세트그룹 370은 단위 딜레이 세트 350와, 다수의 구간 딜레이 세트들 360-i(i는 2이상의 자연수)를 포함한다. 상기 클럭버퍼 310는 마이크로프로세서 또는 디램 콘트롤러등에서 제공되는 TTL레벨의 외부클럭 CLK(또는 시스템 클럭)을 반도체 메모리 장치에 사용되는 신호레벨, 예컨대 CMOS레벨로 변환하여 제1클럭 BD으로서 출력한다. 상기 메인 지연기 320는 상기 클럭버퍼 310의 타임지연량에 상응하는 타임지연량을 가지며 제2클럭 D1을 출력한다. 상기 단위 딜레이세트(Unit Delay Set) 350는 상기 제1클럭 BD, 제2클럭 D1, 및 상기 메인지연기 320의 입력클럭 SD를 수신하여, 미리 설정된 단위타임동안 상기 제2클럭 D1 및 상기 입력클럭 SD을 각기 지연출력하는 동시에 상기 제1클럭 BD와 상기 단위타임동안 지연된 제2클럭 D1간의 위상일치유무를 나타내는 위상비교신호 T2를 생성하고 상기 외부클럭 CLK에 동기된 내부클럭 PCLK을 출력하기 위한 출력노드 D1′를 가진다. 하나의 구간 딜레이 세트(Period Delay Set) 360-1는 상기 단위 딜레이 세트 350가 다수개로 종속접속된 구성으로 이루어지며 구간 위상비교신호 T6를 생성한다. 상기 모니터링부 400는 회로내의 전력소비를 줄이기 위하여 상기 위상비교신호 T2 및 구간 위상비교신호들 T6, T10, T14, T18에 응답하여 제1동작모드에서는 상기 제1클럭 BD를 상기 메인지연기 320의 입력단에 제공하며 제2동작모드 이후에서는 상기 제1클럭 BD를 하나의 구간 딜레이세트 360i에 대한 타임지연량의 소정배수만큼 지연 후 상기 메인지연기 320의 입력단에 제공하여, 상기 제2동작모드시 상기 딜레이 세트그룹 370내의 소정번째에 위치된 구간 딜레이 세트에서 발생되던 상기 내부클럭이 소정번째 전단에 위치된 구간 딜레이세트에서 발생되게 함으로써 그 후단에 위치된 구간 딜레이 세트내의 단위 딜레이 세트들의 동작이 차단되도록 한다. 도면에서, 상기 제1클럭 BD 및 위상 반전용 인버터 322에 의해 반전된 제1클럭 /BD은 전송게이트의 스위칭을 제어할 목적으로 상기 딜레이 세트그룹 370내의 단위 딜레이세트(UDS) 350 및 구간 딜레이세트(PDS)들 360-1, 360-2, 360-3, 360-4에 모두 인가된다.2 is a block diagram of an internal clock generation circuit applicable to FIG. 1 and in accordance with one embodiment of the present invention. Referring to FIG. 2, an internal clock generation circuit 30 including a clock buffer 310 and a delay synchronization circuit (DLL) 300 is shown. The delay synchronization circuit 300 includes a main delay unit 320, a delay set group 370, and a monitoring unit 400. The delay set group 370 includes a unit delay set 350 and a plurality of interval delay sets 360-i (i is a natural number of two or more). The clock buffer 310 converts an external clock CLK (or system clock) having a TTL level provided by a microprocessor or DRAM controller into a signal level used in a semiconductor memory device, for example, a CMOS level, and outputs the first clock BD. The main delay unit 320 has a time delay amount corresponding to the time delay amount of the clock buffer 310 and outputs a second clock D1. The unit delay set 350 receives the input clock SD of the first clock BD, the second clock D1, and the main delay unit 320, and the second clock D1 and the input clock for a preset unit time. Output for outputting the internal clock PCLK synchronized with the external clock CLK while generating a phase comparison signal T2 indicating the phase matching between the first clock BD and the second clock D1 delayed for the unit time while simultaneously delaying the SD. Has node D1 '. One interval delay set 360-1 is configured in a configuration in which a plurality of unit delay sets 350 are cascaded, and generates an interval phase comparison signal T6. The monitoring unit 400 selects the first clock BD in the first operation mode in response to the phase comparison signal T2 and the interval phase comparison signals T6, T10, T14, and T18 in order to reduce power consumption in the circuit. After the second operation mode, the first clock BD is provided to the input terminal of the main delay unit 320 by a predetermined multiple of the time delay amount for one interval delay set 360i. The internal clock generated at the predetermined interval set in the delay set group 370 is generated at the interval delay set located at the front end so that the operation of the unit delay sets in the interval delay set located at a later stage is blocked. do. In the drawing, the first clock BD inverted by the first clock BD and the phase inverting inverter 322 is a unit delay set 350 and an interval delay set in the delay set group 370 for the purpose of controlling switching of a transmission gate. (PDS) are all applied to 360-1, 360-2, 360-3, 360-4.
제2도의 내부클럭 발생회로 30의 상세는 제3(a)도 내지 제3(e)도의 합성으로 이루어지는 제3도에 도시된다. 또한, 제2도중 클럭버퍼 310의 구체회로는 제4도에 도시되고, 제5도에는 제4도의 각단자들에 나타나는 신호파형들의 타이밍도가 나타나 있다. 제6도은 제2도중 메인 지연기 320의 구체 회로도이며, 제7도는 제2도중 모니터링부 400의 구체회로도 이고, 제8도는 제7도의 각단자들에 나타나는 신호파형들의 타이밍도이다.Details of the internal clock generation circuit 30 in FIG. 2 are shown in FIG. 3, which is composed of the combinations of FIGS. 3 (a) to 3 (e). In addition, the detailed circuit of the clock buffer 310 of FIG. 2 is shown in FIG. 4, and FIG. 6 is a detailed circuit diagram of the main delay unit 320 in FIG. 2, FIG. 7 is a detailed circuit diagram of the monitoring unit 400 in FIG. 2, and FIG.
먼저, 제2도 또는 제3(a)도에서 보여지는 클럭버퍼 310의 일예적 세부구성 및 동작을 설명하기 위해 제4도를 참조하면, TTL레벨의 외부클럭 CLK을 동기형 디램에 사용되는 CMOS레벨로 변환하는 레벨변환부 310-1와, 위상동기동작의 원활화를 제공하기 위해 상기 레벨변환된 클럭의 듀티주기(duty cycle)를 조정하여 오토클럭을 상기 제1클럭 BD으로서 출력하는 클럭펄스폭 조정부 310-2가 보여진다. 초기동작에서 전원전압 Vcc이 설정된 레벨까지 도달하기 전까지는 상보 파워온 리셋전압 VCCHB이 하이레벨로 인가되므로 상기 레벨변환부 310-1내의 피모오스 트랜지스터 PM1은 턴오프상태로 되고 엔모오스 트랜지스터 NM3는 턴온되어 노드 N1을 로우레벨 예컨대 접지레벨로 만든다. 이후 전원전압 Vcc이 설정된 레벨에 도달된 후에는 상기 상보 파워온 리셋전압 VCCHB이 로우레벨로 인가되므로 피모오스 트랜지스터 PM1은 턴온상태로 되고 설정된 동작이 수행된다. 동작의 수행에서 상기 레벨변환부 310-1내의 엔모오스 트랜지스터 NM1의 게이트에는 통상 전원전압 Vcc의 절반에 상당하는 기준 전압 VREF가 제공되고 상기 엔모오스 트랜지스터 NM2의 게이트에도 5의 파형 CLK와 같은 외부클럭 CLK이 인가되면, 도시된 바와 같은 비교회로구성에 따른 작용에 의해 노드 N1에는 제5도의 파형 N1과 같은 파형이 레벨변환되어 나타난다. 상기 레벨변환부 310-1의 출력파형 N1은 클럭펄스폭 조정부 310-2의 회로구성에 따른 작용에 의해 펄스폭 조정되어 제5도의 파형 BD와 같이 나타난다. 클럭펄스폭 조정부 310-2 내의 각 인버터 I는 피모오스 트랜지스터 PM4 및 엔모오스 트랜지스터 NM4의 연결로 이루어진 구성을 가지며, 저항소자들 R1, R2와 피 및 엔형 모오스 트랜지스터로 이루어진 캐패시터들 C1, C2은 RC지연을 위해 마련된다. 노드 N2에는 노드 N1의 파형 N1이 인버터에 의해 반전되어 제5도의 파형 N2와 같이 나타나고, 노드 N3에는 파형 N2가 구간 DQ만큼 지연된 파형이 제5도의 파형 N3로서 나타나고, 낸드 게이트 310-3의 출력노드 N4에는 파형 N2와 파형 N3의 낸드 응답파형이 파형 N4로서 나타난다. 결국, 출력용 인버터 310-4의 출력단 BD에는 제5도의 파형 BD가 나타나고 이는 제1클럭 BD으로서 칭해진다. 상기 제1클럭 BD의 주파수는 약 150MHz정도로 설계될 수 있다.First, referring to FIG. 4 to explain an exemplary detailed configuration and operation of the clock buffer 310 shown in FIG. 2 or FIG. 3 (a), a TTL level external clock CLK is used for a synchronous DRAM. A clock pulse width for outputting an autoclock as the first clock BD by adjusting a duty cycle of the level-converted clock to provide a smoothing of the phase synchronization operation. The adjusting unit 310-2 is shown. In the initial operation, since the complementary power-on reset voltage VCCHB is applied at a high level until the power supply voltage Vcc reaches the set level, the PMOS transistor PM1 in the level converter 310-1 is turned off and the NMOS transistor NM3 is turned on. Node N1 to a low level, for example a ground level. After the power supply voltage Vcc reaches the set level, since the complementary power-on reset voltage VCCHB is applied at the low level, the PMOS transistor PM1 is turned on and the set operation is performed. In performing the operation, the gate of the NMOS transistor NM1 in the level converting unit 310-1 is provided with a reference voltage VREF corresponding to half of the power supply voltage Vcc, and the external clock such as waveform CLK of 5 is also applied to the gate of the NMOS transistor NM2. When CLK is applied, waveforms such as waveform N1 in FIG. 5 are level-converted to node N1 by the action according to the comparison circuit configuration as shown. The output waveform N1 of the level converting section 310-1 is pulse width adjusted by an action according to the circuit configuration of the clock pulse width adjusting section 310-2, and appears as a waveform BD of FIG. Each inverter I in the clock pulse width adjusting unit 310-2 has a configuration in which the PMOS transistor PM4 and the NMOS transistor NM4 are connected, and the capacitors C1 and C2 composed of the resistor elements R1 and R2 and the P and N-type transistors are RC. Reserved for delay. At node N2, waveform N1 of node N1 is inverted by the inverter to appear as waveform N2 in FIG. 5, and at node N3, waveform where waveform N2 is delayed by the interval DQ is displayed as waveform N3 in FIG. 5, and output of NAND gate 310-3 The NAND response waveforms of the waveform N2 and the waveform N3 are displayed as the waveform N4 at the node N4. As a result, the waveform BD of FIG. 5 appears in the output terminal BD of the output inverter 310-4, which is referred to as the first clock BD. The frequency of the first clock BD may be designed to about 150MHz.
제2도 또는 제3(a)도에서 보여지는 메인지연기 320의 일예적 세부구성 및 동작을 설명하기 위해 제6도를 참조하면, 다수의 인버터들 32-1, 32-2 내지 32-14과, 저항소자들 R1, R2와 피 및 엔형 모오스 트랜지스터로 이루어진 캐패시터들 C1, C2이 RC지연을 위해 제공된 것이 보여진다. 여기서, 상기 메인지연기 320의 지연타임량은 상기 저항소자들 및 캐패시터의 연결을 담당하는 메탈층을 패터닝으로써 변경하거나 구비된 퓨즈소자를 퓨징함에 의해 조절될 수 있다. 본 실시예에서, 메인지연기 320의 전체 지연타임량은 상기 클럭버퍼 310의 타임지연량 즉 제5도의 구간 DQ와 같은 타임지연량으로 조정된다. 결국 상기 메인지연기 320는, 상기 외부클럭 CLK이 최소한 2DQ만큼 지연된 제2클럭 D1을 출력단 MD를 통해 출력한다.Referring to FIG. 6 to describe an exemplary detailed configuration and operation of the main delay unit 320 shown in FIG. 2 or FIG. 3 (a), a plurality of inverters 32-1, 32-2 to 32-14 And capacitors C1, C2 consisting of resistors R1, R2 and P and N-type transistors are provided for RC delay. In this case, the delay time of the main delay unit 320 may be adjusted by changing the metal layer which is connected to the resistor elements and the capacitor by patterning or fusing the provided fuse device. In the present embodiment, the total delay time amount of the main delay unit 320 is adjusted to the time delay amount of the clock buffer 310, that is, the time delay amount equal to the interval DQ of FIG. As a result, the main delay unit 320 outputs the second clock D1 delayed by at least 2DQ through the output terminal MD.
제2도의 단위 딜레이세트(UDS) 350 및 구간 딜레이 세트 (PDS) 360i의 세부구성 및 동작을 설명하기 위해 제3(a)도내지 제3(e)도를 참조하면, 상기 단위 딜레이세트 350는, 낸드게이트 N10 및 인버터 I10로 구성되며 상기 제2클럭 D1을 수신하여 설정된 단위타임동안 지연출력하는 제1 단위지연기 322-1와, 낸드게이트 N11및 인버터 I11로 구성되며 상기 모니터링부 400의 출력 SD인 제1클럭 D1′을 수신하여 설정된 단위타임동안 지연출력하는 제2 단위지연기 332-1와, 제2클럭 D1의 위상을 상기 제1클럭 BD의 위상과 비교하여 상기 위상비교신호 T2를 생성하고 위상일치시 스위칭 인에이블신호 F1를 출력하는 위상검출기 330-1와, 상기 위상검출기 330-7의 스위칭 인에이블신호에 응답하여 제1클럭 D1′을 내부클럭 PCLK으로서 제공하기 위한 전송스위치 340-1로 구성된다. 상기 위상검출기 330-1는, 피모오스와 엔모오스 트랜지스터가 서로 대향 결합되어 전송시 레벨감소를 없게 하는 제1,2 전송게이트 S1, S2와, 제1래치를 구성하는 인버터 I1, I2와, 제2래치를 구성하는 인버터 I3, I4와, 반전용 인버터 I5, I6와, 낸드 게이트 N1, N2로 구성된다. 상기 제1,2전송게이트 S1 및 S2내의 피모오스와 엔모오스 트랜지스터의 게이트는 상기 제1클럭 BD의 반전된 클럭 /BD을 수신하며, 엔모오스와 피모오스 트랜지스터의 게이트는 상기 제1클럭 BD을 수신한다. 상기 전송게이트 S1의 입력은 m(여기서 m은 1이상의 자연수)번째 만큼 단위지연된 제2클럭 D1이 된다. 상기 낸드 게이트 N1, N2 및 인버터 16는 캐리발생부를 구성하는데, 이는 상기 제2래치의 출력 Lm과 캐리입력단으로 인가되는 캐리정보 Tm를 수신하여 일정한 논리인 경우에만 상기 스위칭 인에이블신호를 인에이블단자 Fm을 통하여 활성화 시킴과 동시에 캐리출력단으로 상기 출력 Dm과 BD 클럭간의 위상 일치유무를 나타내는 상기 위상비교신호 Tm+1를 제1 또는 제2논리레벨 예컨대 하이 또는 로우로서 생성한다. 전송스위치 340-1은 인에이블단자 F1에 연결된 인버터 I7와, 피모오스와 엔모오스 트랜지스터가 서로 대향적으로 결합된 전송게이트 S3로 구성된다. 상기 제1,2 단위지연기 322-1, 332-1내의 인버터 I10, I11은 각기, 통상 피모오스 트랜지스터와 엔모오스 트랜지스터의 결합으로 이루어지고 수십내지 수백분의 일 나노초 (nS)정도의 타임 지연량을 가지는 통상의 인버터보다 수배 내지 수십배이상의 타임 지연량을 가지는 지연용 인버터이다. 여기서, 상기 제1 단위지연기 322-1의 설정된 단위타임의 구간과 상기 제2 단위지연기 332-1의 그 것은 서로 동일하여야 하므로 단위 지연량은 서로 동일하다. 엔모오스 트랜지스터들 Q1, Q2은 초기의 파워 온동작시 게이트단자에 인가되는 상기 상보파워온 리셋전압 VCCHB에 의해 일정한 시간동안만 턴온되어 제1,2래치의 입력노드를 로우레벨 즉 접지레벨로 만들어 래치의 동작을 초기화시키는 역할을 한다. 상기 단위 딜레이세트 350내의 캐리발생부의 인버터 I6에서 출력되는 위상비교신호 T2는 모니터링부 400에 인가되는 동시에 후단에 설치된 구간 딜레이 세트 360-1내의 위상검출기 330-2에 인가된다. 파워 온시 상기 제1,2래치의 초기화가 끝난 직후에 예를들어, 상기 제2클럭 D1의 위상과 상기 제1클럭 BD의 위상이 일치된다면, 상기 위상검출기 330-1에서 출력되는 위상비교신호 T2 및 스위칭 인에이블신호 F1의 논리레벨은 하이에서 로우레벨로 각기 천이되고, 이에 따라 전송게이트 S3이 턴온되어 노드 D1′상에 나타나는 클럭이 내부클럭 PCLK으로서 전송된다. 그러나, 상기 제2클럭 D1의 위상과 상기 제1클럭 BD의 위상이 일치되지 아니한다면, 상기 위상검출기 330-1에서 출력되는 위상비교신호 T2 및 스위칭 인에이블신호 F1의 논리레벨은 하이레벨로 각기 유지되고, 전송게이트 S3이 턴오프상태를 유지하게 되어 노드 D1′상에 나타나는 클럭이 내부클럭 PCLK으로서 전송되지 못한다. 한편, 낸드게이트 N10, N11의 타측입력들은 전원전압 Vcc와 연결되어 있다.Referring to FIGS. 3 (a) to 3 (e) to describe the detailed configuration and operation of the unit delay set (UDS) 350 and the section delay set (PDS) 360i of FIG. 2, the unit delay set 350 And a first unit delay unit 322-1 configured to receive the second clock D1 and delay output for a set unit time by receiving the second clock D1, and a NAND gate N11 and an inverter I11. The second unit delay unit 332-1 which receives the first clock D1 ', which is SD, and delays the output for a set unit time, and compares the phase of the second clock D1 with the phase of the first clock BD to compare the phase comparison signal T2. A phase detector 330-1 for generating and outputting a switching enable signal F1 upon phase matching, and a transfer switch 340 for providing the first clock D1 'as an internal clock PCLK in response to the switching enable signal of the phase detector 330-7. It consists of -1. The phase detector 330-1 includes first and second transfer gates S1 and S2 in which the PMOS and the EnMOS transistors are coupled to each other so that the level is reduced during transmission, and the inverters I1 and I2 configuring the first latch, It consists of inverters I3 and I4 which comprise two latches, inverters I5 and I6 for inversion, and NAND gates N1 and N2. Gates of the PMOS and ENMOS transistors in the first and second transfer gates S1 and S2 receive the inverted clock / BD of the first clock BD, and gates of the NMOS and PMOS transistors receive the first clock BD. Receive. The input of the transmission gate S1 becomes the second clock D1 delayed by the unit of m (where m is a natural number of 1 or more). The NAND gates N1, N2, and the inverter 16 form a carry generation unit, which receives the output Lm of the second latch and the carry information Tm applied to the carry input terminal, and enables the switching enable signal only when the logic is constant. The phase comparison signal Tm + 1 indicating whether phase coincidence between the output Dm and the BD clock is generated as a first or second logic level, for example, high or low, by activating through Fm. The transfer switch 340-1 includes an inverter I7 connected to the enable terminal F1 and a transfer gate S3 in which a PMOS and an NMOS transistor are coupled to each other. Inverters I10 and I11 in the first and second unit delay units 322-1 and 332-1, respectively, are made of a combination of a PMOS transistor and an EnMOS transistor, respectively, and have a time delay of about tens to hundreds of nanoseconds (nS). It is a delay inverter having a time delay amount of several times to several tens of times more than a conventional inverter having a quantity. Here, since the interval of the set unit time of the first unit delayer 322-1 and that of the second unit delayer 332-1 should be identical to each other, the unit delay amount is the same. The NMOS transistors Q1 and Q2 are turned on only for a predetermined time by the complementary power-on reset voltage VCCHB applied to the gate terminal during the initial power-on operation, thereby making the input node of the first and second latches low or ground level. It initializes the operation of the latch. The phase comparison signal T2 output from the inverter I6 of the carry generation unit 350 in the unit delay set 350 is applied to the monitoring unit 400 and to the phase detector 330-2 in the section delay set 360-1 provided at the rear end. For example, if the phase of the second clock D1 coincides with the phase of the first clock BD immediately after the initialization of the first and second latches is completed, the phase comparison signal T2 output from the phase detector 330-1 And the logic level of the switching enable signal F1 transitions from high to low level, so that the transmission gate S3 is turned on so that the clock appearing on the node D1 'is transmitted as the internal clock PCLK. However, if the phase of the second clock D1 and the phase of the first clock BD do not coincide, the logic levels of the phase comparison signal T2 and the switching enable signal F1 output from the phase detector 330-1 are high levels, respectively. And the transmission gate S3 remains turned off so that the clock appearing on the node D1 'is not transmitted as the internal clock PCLK. Meanwhile, the other inputs of the NAND gates N10 and N11 are connected to the power supply voltage Vcc.
구간 딜레이 세트 360-1의 세부구성은 제3(b)도를 참조시 보여진다. 상기 구간 딜레이 세트 360-1는 제3(a)도에 보인 바와 같은 상기 단위 딜레이 세트 350가 다수개로 종속접속된 구성으로 이루어지며, 연결의 최종단에서 상기 구간 위상비교신호 T6가 생성됨을 알 수 있다. 즉, 상기 구간 딜레이 세트 360-1는, 낸드게이트 N10 및 인버터 I10로 동일하게 구성되며 상기 단위타임의 소정배수 만큼 지연된 제2클럭 D1을 수신하여 상기 단위타임만큼 각기 지연출력하는 4개의 제1 단위지연기 322-2 내지 322-5와, 낸드게이트 N11 및 인버터 I11로 동일하게 구성되며 상기 단위타임의 소정배수 만큼 지연된 제1클럭 D1′을 수신하여 설정된 단위타임만큼 각기 지연출력하는 4개의 제2 단위지연기 332-2 내지 332-5와, 상기 단위타임의 소정배수 만큼 차례로 증가지연된 제2클럭 D2, D3, D4, D5의 위상을 상기 제1클럭 BD의 위상과 비교하여 위상비교신호들 T3, T4, T5, T6 및 스위칭 인에이블신호 F2, F3, F4, F5를 출력하는 4개의 위상검출기 330-2, 330-3, 330-4, 및 330-5와, 상기 4개의 위상검출기 330-2~5에 각기 연결된 4개의 전송스위치 340-2 내지 340-5로 구성된다.The detailed configuration of the interval delay set 360-1 is shown with reference to FIG. 3 (b). The interval delay set 360-1 has a configuration in which a plurality of unit delay sets 350 are cascaded as shown in FIG. 3 (a), and the interval phase comparison signal T6 is generated at the last stage of the connection. have. That is, the interval delay set 360-1 includes four first units configured to be identical to the NAND gate N10 and the inverter I10 and to receive the second clock D1 delayed by a predetermined multiple of the unit time, respectively, and output the delayed unit by the unit time. Four second units having the same delay units 322-2 to 322-5, NAND gates N11, and inverter I11 and receiving the first clock D1 'delayed by a predetermined multiple of the unit time, respectively, and delaying the respective outputs by the set unit time. Phase comparison signals T3 by comparing the phases of the second clocks D2, D3, D4, and D5 which are sequentially increased by a predetermined multiple of the unit time with the unit delays 332-2 to 332-5 and the phases of the first clock BD. Four phase detectors 330-2, 330-3, 330-4, and 330-5 that output T4, T5, T6, and switching enable signals F2, F3, F4, F5, and the four phase detectors 330-. It consists of four transfer switches 340-2 to 340-5 connected to 2-5 respectively.
제3(b)도는 상기 구간 딜레이 세트 360-1내에 제3(a)도에 보인 바와 같은 단위 딜레이 세트 350를 4개로 구성한 예이다. 도면에서 제1 단위지연기 322-5내의 낸드게이트의 일측입력단에는 그 전단에 설치된 제1 단위지연기 322-4의 출력 D5가 인가되고, 타측입력단에는 그 전단에 설치된 상기 제1 단위지연기 322-4의 소정번째 전단에 위치한 제1 단위지연기 322-1에 대응연결된 상기 위상검출기 330-1의 캐리출력인 상기 위상비교신호 T2가 인가되어, 상기 제2동작모드 이후에 상기 내부클럭 PCLK을 출력하는 특정한 단위 딜레이 세트의 후단에 설치된 단위 딜레이 세트내의 제1 단위지연기 및 그에 대응되는 위상검출기의 동작이 금지되도록 한다. 유사하게, 제2 단위지연기 332-5내의 낸드 게이트의 일측입력단에는 그 전단에 설치된 제2 단위지연기 332-4의 출력 D5′가 인가되고, 타측입력단에는 그 전단에 설치된 상기 제2 단위지연기 332-4의 소정번째 전단에 위치한 제2 단위지연기 332-1에 대응연결된 상기 위상검출기 330-1의 캐리 출력인 상기 위상비교신호 T2가 인가되어, 상기 제2동작모드 이후에 상기 내부클럭 PCLK을 출력하는 특정한 단위 딜레이 세트의 후단에 설치된 단위 딜레이 세트내의 제2 단위지연기의 동작이 금지되도록 한다. 예컨대, 위상검출기 330-1에서 위상일치가 검출되었다면 상기 위상비교신호 T2는 로우레벨로 되고, 이에 따라 제1,2단위 지연기 322-5, 332-5내의 낸드게이트의 타측입력은 로우레벨로 고정되어 출력 D6, D6′은 결국 로우레벨이 되므로, 그 후단에 설치된 구간 딜레이세트내의 단위 딜레이 세트의 동작은 소용이 없으며, 실제로 대응되는 제1,2단위 지연기의 출력은 하이에서 로우레벨로의 천이가 아니라, 로우레벨로 고정되어지므로 후단에서의 전력소모는 거의 없다. 본 실시예에서 상기 제1,2단위지연기를 종래와는 달리 낸드응답을 생성하는 낸드 게이트와 인버터로 구성하였는데, 이는 파워 세이빙을 실현하기 위한 것이다. 상기 낸드 게이트는 본 실시예에서 예로써 구현한 것에 불과하며, 그 이외의 논리 소자들 예를들면 노아 게이트 또는 노아 게이트와 인버터의 결합구성에 의해 변경이 가능함은 물론이다. 상기 제1 단위지연기들은 집합적으로 칭하여지는 경우에 제1 동기지연라인 322i이라는 용어가, 상기 제2 단위지연기들은 또한 집합적으로 칭하여지는 경우에 제2 동기지연라인 332i이라는 용어가 자주 사용될 것이다.FIG. 3 (b) shows an example in which four unit delay sets 350 as shown in FIG. 3 (a) are configured in the section delay set 360-1. In the drawing, the output D5 of the first unit delay unit 322-4 installed at the front end is applied to one input terminal of the NAND gate in the first unit delay unit 322-5, and the first unit delay unit 322 installed at the front end is applied to the other input terminal. The phase comparison signal T2, which is a carry output of the phase detector 330-1 connected to the first unit delay unit 322-1 located at a predetermined front end of -4, is applied to the internal clock PCLK after the second operation mode. The operation of the first unit delay unit and the corresponding phase detector in the unit delay set provided after the specific unit delay set to be output is prohibited. Similarly, an output D5 ′ of the second unit delay unit 332-4 provided at the front end is applied to one input terminal of the NAND gate in the second unit delay unit 332-5, and the second unit delay installed at the front end of the other unit delay unit 332-5. The phase comparison signal T2, which is a carry output of the phase detector 330-1 connected to the second unit delayer 332-1 located at a predetermined front end of the device 332-4, is applied to the internal clock after the second operation mode. The operation of the second unit delay unit in the unit delay set provided after the specific unit delay set outputting the PCLK is prohibited. For example, if a phase match is detected by the phase detector 330-1, the phase comparison signal T2 is at a low level. Accordingly, the other input of the NAND gate in the first and second unit delayers 322-5 and 332-5 is at a low level. Since the outputs D6 and D6 'are fixed at a low level, the operation of the unit delay set in the interval delay set provided at the rear end is not useful, and the output of the corresponding first and second unit delayers is actually high to low level. It is fixed at the low level rather than transition, so there is little power consumption at the rear end. In the present embodiment, the first and second unit delay units are composed of NAND gates and inverters that generate NAND responses, which are different from those of the related art, for realizing power saving. The NAND gate is merely implemented by way of example in this embodiment, and can be changed by other logic elements, for example, by the configuration of the Noah gate or the combination of the Noah gate and the inverter. The term first synchronization delay line 322i is often used when the first unit delayers are collectively referred to, and the term second synchronization delay line 332i is often used when the second unit delayers are also referred to collectively. will be.
제3(c)도, 제3(d)도, 및 제3(e)도를 참조하면, 연결위치만 다를 뿐 세부구성은 상기 구간 딜레이 세트 360-1와 동일한 구간 딜레이 세트 360-2, 360-3, 및 360-4가 차례로 도시된다. 도면들에서 구간 딜레이 세트들이 별도로 명명되어 있지만, 이는 설명의 편의 및 본 발명의 핵심기능을 수행하는 상기 모니터링부 400의 기능 및 동작을 간명하게 설명하기 위해서이다. 상기한 설명들을 토대로 도면들 제3(a)-(e)도를 제3도과 같이 연결하여서 볼 경우에, 상기 단위 및 구간 딜레이 세트의 전체적 연결관계가 보다 명확히 이해될 것이다. 이제, 모니터링부 400를 상세히 설명한다.Referring to FIGS. 3 (c), 3 (d), and 3 (e), only the connection positions are different, and the detailed configuration is the same as that of the delay set 360-1. -3, and 360-4 are shown in turn. Although the interval delay sets are separately named in the drawings, this is for convenience of description and for simplicity to explain the function and operation of the monitoring unit 400 which performs the core functions of the present invention. Based on the above descriptions, when the drawings 3 (a)-(e) are connected as shown in FIG. 3, the overall connection relationship between the unit and the interval delay set will be more clearly understood. The monitoring unit 400 will now be described in detail.
제7도를 참조하면, 제2도 또는 제3(a)도내의 모니터링부 400의 상세회로가 일예로서 보여진다. 제7도에서, 모니터링부 400는, 상기 위상비교신호 T2 및 구간 위상비교신호들 T6, T10, T14, T18의 게이팅 출력에 응답하여 상기 제1클럭 BD의 타임 지연량을 제어함으로써 제3도의 상기 구간 딜레이 세트 360i내에서 딜레이 도약(hop)동작이 발생되도록 한다. 이를 위해 상기 모니터링부 400는 상기 구간 딜레이 세트 360i의 하나에 대한 타임지연량과 동일한 타임지연량을 가지는 스페셜 딜레이 410i를 상기 구간 딜레이 세트 360i의 갯수에 비례하여 가지며, 또한, 상기 게이팅 출력에 따라 제1클럭 BD의 지연경로를 결정하는 다수의 스위치 및 스위치 제어부 470를 구비한다. 상기 스페셜 딜레이 410-1, 410-2, 410-3은 각기 두 개의 인버터 411, 412, 상기 인버터 411의 전원전압과 접지간에 연결된 두 개의 저항 413, 414, 및 상기 인버터 411의 출력단에 연결된 피 및 엔형 모오스 캐패시터 415, 416로 구성된다. 상기 저항 413, 414 및 캐패시터 415, 416는 RC시정수를 결정하며, 이에 따라 스페셜 딜레이의 타임 지연량이 조절된다. 여기서, 상기 스페셜 딜레이 410i는 상기 구간 딜레이 세트 360i의 타임지연량과 동일한 타임지연량을 가진다.Referring to FIG. 7, the detailed circuit of the monitoring unit 400 in FIG. 2 or 3 (a) is shown as an example. In FIG. 7, the monitoring unit 400 controls the time delay amount of the first clock BD in response to the gating output of the phase comparison signal T2 and the interval phase comparison signals T6, T10, T14, and T18. Allow delay hop operation to occur within the interval delay set 360i. To this end, the monitoring unit 400 has a special delay 410i having a time delay amount equal to the time delay amount for one of the section delay sets 360i in proportion to the number of the section delay sets 360i, and further comprising a first clock according to the gating output. A plurality of switches and a switch control unit 470 for determining the delay path of the BD is provided. The special delays 410-1, 410-2, and 410-3 respectively include two inverters 411 and 412, two resistors 413 and 414 connected between the power supply voltage and ground of the inverter 411, and blood connected to the output terminal of the inverter 411. N-type capacitors 415 and 416. The resistors 413, 414 and capacitors 415, 416 determine the RC time constant, thereby adjusting the time delay amount of the special delay. The special delay 410i has the same amount of time delay as the time delay amount of the section delay set 360i.
제7도에서, 상기 다수의 스위치 및 스위치 제어부 470내의 다수의 스위치는 상기 제1클럭의 패싱출력단 NO1 및 종속접속된 상기 스페셜 딜레이 410-1, 410-2, 410-3의 각 출력단들 NO2, NO3, NO4에 각기 대응 연결된 메인 스위치들 431, 432, 433, 및 434와, 상기 제1클럭 BD를 그대로 출력단의 출력 SD로서 페싱하는 바이패스용 노아 게이트스위치 430, 그리고 다수의 서브 스위치들 437, 438, 439, 440, 449와 입력 게이트 스위치 405 및 출력 게이트 스위치 455로 이루어진다. 상기 다수의 스위치 및 스위치 제어부 470내의 스위칭 제어부는, 상기 위상비교신호 T2 및 구간 위상비교신호들 T6, T10, T14, T18의 논리상태를 조합하여 상기 메인 스위치들 431, 432, 433, 및 434 및 노아 게이트스위치 430를 선택적으로 개폐하기 위한 스위칭 신호들 A12, A13, A14, A15, 및 A16을 발생하고 이를 상기 다수의 서브 스위치들 437, 438, 439, 440, 및 449에 대응적으로 인가하기 위해, 인버터 420-423, 낸드 게이트 425-428, 406를 포함한다. 또한, 상기 스위칭 제어부는, 두개의 인버터 441, 442로 각기 구성된 제1-4래치부 L1-L4와, 낸드 게이트 435 및 인버터 436로 이루어진 서브 스위치 콘트롤부와, 방전용 트랜지스터 451, 453, 456 및 인버터 450, 및 낸드 게이트 452로 이루어진 방전부를 구비한다.In FIG. 7, the plurality of switches and the plurality of switches in the switch control unit 470 include the passing output terminal NO1 of the first clock and the output terminals NO2 of the special delays 410-1, 410-2, and 410-3 that are cascaded. Main switches 431, 432, 433, and 434 respectively connected to NO3, NO4, bypass gate switch 430 for bypassing the first clock BD as an output SD of the output stage, and a plurality of sub-switches 437, 438, 439, 440, 449 and input gate switch 405 and output gate switch 455. The switching controller in the plurality of switches and the switch controller 470 combines the logic states of the phase comparison signal T2 and the interval phase comparison signals T6, T10, T14, and T18 to the main switches 431, 432, 433, and 434; To generate switching signals A12, A13, A14, A15, and A16 for selectively opening and closing the NOA gate switch 430 and correspondingly applying them to the plurality of sub-switches 437, 438, 439, 440, and 449 , Inverters 420-423, NAND gates 425-428, 406. In addition, the switching control unit may include the first to fourth latch units L1 to L4 respectively configured by the two inverters 441 and 442, the sub switch control unit including the NAND gate 435 and the inverter 436, the discharge transistors 451, 453, 456, and the like. And a discharge section including an inverter 450 and a NAND gate 452.
제7도에서, 스페셜 딜레이 410i를 3개로 구성한 이유는 상기 제3도에서 구간 딜레이 세트 360i를 예를 들어 4개로 정하였기 때문이며, 상기 스페셜 딜레이 410i 및 구간 딜레이 세트 360i의 개수는 외부클럭의 주파수 및 단위 지연기의 단위 지연타임에 의존하는 분해능에 따라 가감될 수 있음은 물론이다. 일 실시예로서 도시된 제7도에서, 상기 제1클럭 BD는 상기 입력 게이트 스위치 405로서 기능하는 낸드게이트의 일측입력 및 바이패스용 노아 게이트스위치 430으로서 기능하는 노아 게이트 430의 일측입력에 공통 인가된다. 상기 구간 위상비교신호들 T6, T10, T14, T18은 상기 스위칭 제어부내의 낸드 게이트 406의 입력 및 상기 인버터 423, 422, 421,420의 입력으로 제공된다. 여기서 상기 구간 위상비교신호들 T6, T10, T14, T18은 상기 구간 딜레이 세트 360i마다 맨 끝단에 위치된 위상검출기 330i로부터 인가되는 위상 비교신호들이다. 상기 모니터링부 400는 후술되는 설명에서 정의될 제1동작모드에서 상기 제1클럭 BD를 지연없이 그대로 출력한 클럭 SD을 생성하며, 제2동작모드 이후에서는 상기 제1클럭 BD를 하나의 구간딜레이 세트 360i에 대한 타임 지연량의 소정배수만큼 지연 후 출력한 스페셜 딜레잉 제1클럭 SD을 생성한다. 이 에 따라, 상기 딜레이 세트그룹 370내의 소정번째에 위치된 구간 딜레이세트 360i에서 발생되던 상기 내부클럭 PCLK이 소정번째 전단에 위치된 구간 딜레이세트 360i-n에서 발생된다. 그럼에 의해, 외부클럭 CLK에 동기된 내부클럭 PCLK이 앞단의 구간 딜레이 세트로 이동되인 발생되므로 그 후단에 위치된 구간 딜레이 세트내의 단위 딜레이 세트들의 동작이 차단되어 내부플럭 PCLK을 1차적으로 얻은 후에도 전원 절약동작은 더 수행된다.In FIG. 7, the reason why three special delays 410i are configured is that four interval delay sets 360i are set to, for example, four in FIG. Of course, it can be added or subtracted according to the resolution depending on the unit delay time of the unit delay unit. In FIG. 7 shown as an embodiment, the first clock BD is commonly applied to one side input of a NAND gate serving as the input gate switch 405 and one side input of a Noah gate 430 serving as a bypass NOR gate switch 430. do. The interval phase comparison signals T6, T10, T14, and T18 are provided to an input of the NAND gate 406 and the inverters 423, 422, 421, 420 in the switching controller. The section phase comparison signals T6, T10, T14, and T18 are phase comparison signals applied from the phase detector 330i located at the far end of the section delay set 360i. The monitoring unit 400 generates a clock SD outputting the first clock BD without delay in the first operation mode to be defined in the following description, and after the second operation mode, sets the first clock BD as one interval delay set. A special delaying first clock SD outputted after a delay of a predetermined amount of time delay for 360i is generated. Accordingly, the internal clock PCLK, which is generated at the predetermined interval located in the delay set group 370, 360i, is generated at the interval delay set 360i-n located at the front end. Therefore, since the internal clock PCLK synchronized to the external clock CLK is moved to the interval delay set at the front end, the operation of the unit delay sets in the interval delay set located at the rear end is interrupted to obtain the internal clock PCLK first. The power saving operation is further performed later.
보다 상세하게 동작원리를 설명하기 위해 제7도를 계속하여 참조하면, 상기 바이패스용 스위치 430 및 상기 메인 스위치들 431, 432, 433, 434를 각기 S0, S1, S2, S3, S4라고 할 경우에 상기 위상비교신호 T2 및 구간 위상비교신호들 T6, T10, T14, T18의 논리상태에 따른 스위치 턴온동작의 조건은 하기의 표 1에 나타난다.Referring to FIG. 7 to describe in more detail the operation principle, the bypass switch 430 and the main switches 431, 432, 433, and 434 are S0, S1, S2, S3, and S4, respectively. The conditions of the switch turn-on operation according to the logic state of the phase comparison signal T2 and the interval phase comparison signals T6, T10, T14, and T18 are shown in Table 1 below.
[표 1]TABLE 1
상기 표 1에 나타난 논리상태에 따른 스위칭 동작을 수행하는 상기 제7도의 모니터링부 400가 예를들어, 상기 위상비교신호 T2 및 구간 위상비교신호들 T6, T10, T14, T18의 논리상태를 일정시간동안 모두 논리레벨 “H”로서 수신하다가 일정시간 후에 상기 구간 위상비교신호들 T10, T14, T18의 논리상태만을 논리레벨 “L”로서 수신하였다고 하면 모니터링부 400는 상기 제1클럭 BD를 제8도의 타이밍에 따르는 파형 SD로 변환하여 출력한다. 제8도는 제7도의 각단자들에 나타나는 신호파형들의 타이밍도로서, 상기한 조건에 따른 일예이다. 제2도의 회로에 대한 전체적 동작설명은 후술하고 우선, 모니터링부 400의 구체동작을 제7도 및 제8도를 중심으로 설명한다.For example, the monitoring unit 400 of FIG. 7 performing the switching operation according to the logic state shown in Table 1 may be configured to set the logic state of the phase comparison signal T2 and the interval phase comparison signals T6, T10, T14, and T18 for a predetermined time. If all of them are received as logic level "H", and after a certain time, only the logic states of the section phase comparison signals T10, T14, and T18 are received as logic level "L", the monitoring unit 400 receives the first clock BD of FIG. The waveform is converted to SD according to the timing and output. 8 is a timing diagram of signal waveforms appearing at each terminal of FIG. 7 and is an example according to the above condition. The overall operation of the circuit of FIG. 2 will be described below. First, a specific operation of the monitoring unit 400 will be described with reference to FIGS. 7 and 8.
먼저, 초기의 파워 온동작시 게이트단자에 인가되는 상기 상보 파워온 리셋전압 VCCHB에 의해 방전용 트랜지스터 456은 일정한 시간동안만 턴온된다. 이에 따라 노드 A21는 로우레벨 즉 접지레벨로 되고 서브 스위치들 437, 438, 439, 440, 449는 모두 턴온되어 노드 A17-A20는 하이레벨로 된다. 그러면, 제1-4래치부 L1-L4의 출력은 모두 하이상태로 초기화되고 낸드 게이트 435의 출력은 로우레벨로 된다. 이 초기동작이 끝나면 상기 방전용 트랜지스터 456은 턴 오프상태로 간다. 이어서, 제3도의 클럭버퍼 310에 리부클럭 CLK이 제8도의 파형과 같이 수신될 때, 상기 외부클럭 CLK의 첫주기 동안에 제7도에 인가되는 제8도와 같은 파형의 제1클럭 BD는, 위상비교신호 T2 및 구간 위상비교신호들 T6, T10, T14, T18의 논리상태가 모두 논리레벨 “H”로서 수신되고 제7도의 스위치 S0만이 오픈되기 때문에 제1경로 K1을 따라 지연없이 출력된다. 이는 결국 제8도의 파형 SD에서 보여지는 첫번째 펄스 P1이 된다. 즉, 이경우에 제7도의 낸드 게이트 406의 출력인 논리 “L”과 상기 제1클럭 BD의 논리상태가 노아 게이트 430에 제공되므로, 노아 게이트 430의 출력은 제8도의 화살부호 a1에 응답되어 제8도의 파형 A16과 같이 나타나고, 이는 출력용 노아 게이트 455의 타측입력단으로 인가된다. 이 때 낸드 게이트 452의 출력이 “H”로 되어 방전 트랜지스터 453가 턴온됨에 따라 상기 노아 게이트 455의 일측입력단이 되는 노드 A11이 “L”로 된다. 따라서, 상기 노아 게이트 455는 제8도의 화살부호 a2에 응답된 펄스 P1을 상기 클럭 SD로서 출력한다. 그리고 나서, 상기 외부클럭 CLK의 두 번째 사이클(2′nd)동안에 상기 구간 위상비교신호들 T10, T14, T18의 논리상태는 논리레벨 “L”로서 바뀌어 제공된다. 그러나 상기 구간 위상비교신호들 T10, T14, T18의 논리상태가 논리레벨 “L”로서 바뀌기 직전에 제8도와 같은 파형 BD가 두 번째로 생성되었으므로 이 역시 제7도의 스위치 S0를 통해 상기 제1경로 K1을 따라 지연없이 출력된다. 따라서, 제8도의 파형 SD에서 보여지는 두 번째 펄스 P2가 나타된다. 즉, 제7도의 낸드 게이트 406의 출력인 논리 “L”과 상기 제1클럭 BD의 논리상태가 노아 게이트 430에 제공되므로, 노아 게이트 430의 출력은 제8도의 화살부호 a3에 응답되어 제8도의 파형 A16과 같이 나타나고, 이는 출력용 노아 게이트 455의 타측입력단으로 인가된다. 상기 노아 게이트 455의 일측입력단이 되는 노드 A11은 “L”로 되고 상기 노아 게이트 455는 제8도의 화살부호 a4에 응답된 펄스 P2을 상기 클럭 SD로서 출력한다. 2번째 사이클동안에 바뀌어진 상기 구간 위상비교신호들 T10, T14, T18의 논리상태에 의해 3번째 사이클에서 비로서 상기 모니터링부 400의 고상한 동작이 지금부터 나타나기 시작한다.First, the discharge transistor 456 is turned on only for a predetermined time by the complementary power-on reset voltage VCCHB applied to the gate terminal during the initial power-on operation. Accordingly, the node A21 is at the low level, that is, the ground level, and the sub switches 437, 438, 439, 440, and 449 are all turned on, and the nodes A17-A20 are at the high level. Then, the outputs of the first to fourth latch parts L1 to L4 are all initialized to the high state, and the outputs of the NAND gate 435 are at the low level. After this initial operation, the discharge transistor 456 is turned off. Subsequently, when the reclocked CLK is received in the clock buffer 310 of FIG. 3 with the waveform of FIG. 8, the first clock BD of the waveform of FIG. 8 applied to FIG. 7 during the first period of the external clock CLK is in phase. The logic states of the comparison signal T2 and the interval phase comparison signals T6, T10, T14, and T18 are all received as logic level “H” and are output without delay along the first path K1 since only the switch S0 in FIG. 7 is opened. This is the first pulse P1 seen in waveform SD of FIG. That is, in this case, the logic “L”, which is the output of the NAND gate 406 of FIG. 7, and the logic state of the first clock BD are provided to the Noah gate 430, so that the output of the Noah gate 430 is responsive to the arrow symbol a1 in FIG. It is shown as waveform A16 of 8 degrees, which is applied to the other input terminal of the output NOR gate 455. At this time, as the output of the NAND gate 452 becomes “H” and the discharge transistor 453 is turned on, the node A11 serving as an input terminal of the NOR gate 455 becomes “L”. Thus, the Noah gate 455 outputs the pulse P1 in response to the arrow a2 in FIG. 8 as the clock SD. Then, during the second cycle (2'nd) of the external clock CLK, the logic state of the interval phase comparison signals T10, T14, T18 is provided changed to a logic level "L". However, just before the logic state of the interval phase comparison signals T10, T14, and T18 is changed to the logic level “L”, a waveform BD as shown in FIG. 8 is generated for the second time, which is also the first path through the switch S0 of FIG. Output without delay along K1. Thus, the second pulse P2 shown in waveform SD of FIG. 8 is shown. That is, since the logic "L" which is the output of the NAND gate 406 of FIG. 7 and the logic state of the first clock BD are provided to the Noah gate 430, the output of the Noah gate 430 is in response to the arrow symbol a3 in FIG. Appears as waveform A16, which is applied to the other input of the output NOR gate 455. The node A11, which is an input terminal of the NOR gate 455, becomes “L”, and the NOR gate 455 outputs the pulse P2 corresponding to the arrow symbol a4 of FIG. 8 as the clock SD. By the logic states of the interval phase comparison signals T10, T14, and T18 changed during the second cycle, the noble operation of the monitoring unit 400 begins to appear as a ratio in the third cycle.
상기 2′nd 사이클동안에 바뀌어진 상기 구간 위상비교신호들 T10, T14, T18의 논리상태에 의해 제7도의 낸드 게이트 406는 하이논리를 출력하고, 위상비교신호 T2의 하이논리에 의해 서브 스위치 449는 턴온을 유지하기 때문에 상기 낸드 게이트 406의 출력은 노드 A10에 전달되고, 이는 제8도의 파형 A10과 같이 논리 “L”에서 논리 “H”로 천이된다. 따라서, 상기 낸드 게이트 405의 타측입력은 하이로 제공되어져 일측입력의 논리 즉 상기 제1클럭 BD의 논리가 하이로 인가될 경우에 노드 NO1의 논리는 로우로 천이되는 상태로 된다. 즉, 상기 낸드 게이트 405는 이 경우에 입력이 하이인 경우에 논리 로우를 출력할 수 있는 인버팅 소자가 된다. 또한, 파형 A10의 논리 “H”에 기인하여 바이패스 스위치 S0가 일측입력의 논리상태에 관계없이 논리 “L”만을 출력하는 상태 즉 차단상태로 되기 때문에 제1경로 K1는 이제 폐쇄된다. 즉, 바이패스 동작이 멈춘다. 중요하게도, 이제는 2번째 사이클동안에 바뀌어진 상기 구간 위상비교신호들 T10, T14, T18의 논리상태에 의해 스위치 S2가 열린다. 상기 메인 스위치 S2만이 열리는 이유는 상기 서브 스위치 438이 낸드 게이트 427의 출력노드 A14에 나타난 로우논리를 상기 서브 스위치 438의 출력노드 A19에 전달하기 때문이다. 이에 따라 제2경로 K2가 개방되어 노드 A11의 논리가 노드 NO2에 의존한다. 한편, 노드 A21의 논리는 상기 노드 A19의 변화에 따라 이제 하이로 천이된다. 그러면, 상기 서브 스위치들 437-440은 차단되어 이제부터 상기 구간 위상비교신호들의 논리상태를 모니터링 하지 않는다. 이는 이미 전원절약을 위한 모니터링 동작을 완료하였기 때문이다. 상기 노드 A11의 논리와 상기 노드 A16의 논리는 출력용 노아게이트 455에 함께 인가되어 마침내 제8도의 화살부호 a8에 응답된 펄스 TP을 상기 클럭 SD로서 출력한다. 여기서, 상기 클럭 SD은 펄스 FP를 출력하지 않음을 주목하라. 상기 서브 스위치들 437-440은 모두 차단되지만, 제3래치부 L3의 래치동작에 의해 상기 메인 스위치 S2는 계속적으로 개방상태를 유지하여 상기 노드 NO2에 나타나는 논리를 노드 A11에 전달한다. 상기 펄스 TP이후에 주기적으로 나타날 상기 클럭 SD의 펄스주기는 상기 외부클럭 CLK의 주기와 동일하다. 결국, 상기 모니터링부 400는 3번째 펄스를 출력시에 상기 제1스페셜 딜레이 410-1의 딜레이 FSD타임만큼 지연된 제1클럭 BD를 출력하는 것과 동일한 기능을 한다. 상기한 동작은 상기 구간 위상비교신호들 T10, T14, T18의 논리상태가 로우라고가정한 경우에 대한 예이며, 논리상태가 달라질 경우에 상기 표 1에 따라 달라질 수 있음은 물론이다.The NAND gate 406 of FIG. 7 outputs high logic according to the logic states of the interval phase comparison signals T10, T14, and T18 changed during the 2'nd cycle, and the sub-switch 449 is driven by the high logic of the phase comparison signal T2. Because of maintaining turn-on, the output of the NAND gate 406 is passed to node A10, which transitions from logic "L" to logic "H", as shown by waveform A10 in FIG. Accordingly, the other input of the NAND gate 405 is provided high, and the logic of the node NO1 transitions low when the logic of one input, that is, the logic of the first clock BD is applied high. In other words, the NAND gate 405 becomes an inverting device capable of outputting a logic low when the input is high in this case. Further, the first path K1 is now closed because the bypass switch S0 outputs only the logic "L", i.e., the cutoff state, due to the logic "H" of waveform A10. In other words, the bypass operation stops. Importantly, the switch S2 is now opened by the logic state of the interval phase comparison signals T10, T14, T18 that are changed during the second cycle. The reason why only the main switch S2 is opened is because the sub-switch 438 transfers the low logic shown at the output node A14 of the NAND gate 427 to the output node A19 of the sub-switch 438. As a result, the second path K2 is opened so that the logic of the node A11 depends on the node NO2. On the other hand, the logic of node A21 is now transitioned high according to the change of node A19. Then, the sub-switches 437-440 are blocked so as not to monitor the logic state of the section phase comparison signals from now on. This is because the monitoring operation for power saving has already been completed. The logic of the node A11 and the logic of the node A16 are applied together to the output NOA gate 455 to finally output the pulse TP in response to the arrow a8 in FIG. 8 as the clock SD. Note that the clock SD does not output a pulse FP. The sub-switches 437-440 are all shut off, but the main switch S2 is kept open by the latch operation of the third latch part L3 to transfer the logic appearing at the node NO2 to the node A11. The pulse period of the clock SD to appear periodically after the pulse TP is the same as the period of the external clock CLK. As a result, the monitoring unit 400 performs the same function as outputting the first clock BD delayed by the delay FSD time of the first special delay 410-1 when the third pulse is output. The above operation is an example of assuming that the logic states of the interval phase comparison signals T10, T14, and T18 are low, and may vary according to Table 1 when the logic states are different.
상기한 바와 같은 모니터링부 400의 고유한 동작에 의해, 상기 딜레이 세트그룹 370내의 구간 딜레이세트 360-2에서 발생되던 상기 내부클럭 PCLK이 전단에 위치된 구간 딜레이세트 360-1에서 발생된다. 여기서, 상기 제1동작모드는 상기 제2도의 회로에서 초기상태가 시작되고나서 외부클럭 CLK과 내부클럭 PCLK간의 위상동기가 처음으로 이루어지는 순간까지의 동작을 말하며 이 경우에, 상기 클럭 SD는 상기 제1클럭 BD를 지연없이 그대로 출력한 것으로써 사용된다. 상기 제2동작모드는 상기 위상동기가 이루어진 이후의 시점을 가리키며, 상기 제2동작모드 이후에서는 상기 클럭 SD은 상기 제1클럭 BD를 하나의 구간딜레이 세트 360i에 대한 타임지연량의 소정배수만큼 지연 후 출력한 스페셜 딜레잉 제1클럭이 되며, 타의 위상검출기에 의해 위상동기가 재차 일어난다.By the unique operation of the monitoring unit 400 as described above, the internal clock PCLK generated in the section delay set 360-2 in the delay set group 370 is generated in the section delay set 360-1 located at the front end. Here, the first operation mode refers to an operation from the beginning of the initial state in the circuit of FIG. 2 until the first phase synchronization between the external clock CLK and the internal clock PCLK is performed. It is used to output 1 clock BD without delay. The second operation mode indicates a time point after the phase synchronization is performed, and after the second operation mode, the clock SD delays the first clock BD by a predetermined multiple of the time delay amount for one interval delay set 360i. The output becomes the special delaying first clock, and phase synchronization occurs again by another phase detector.
제2도의 회로를 일예로써 구체화한 제3도에 대한 전체적 동작설명을 위해 제9도를 참조하여 설명한다. 제9도는 제3도에 따른 내부클럭 발생회로의 세부적 동작을 설명하기 위해 제시된 신호파형들의 타이밍도로서, 외부클럭 CLK의 4번째 사이클이 경과한 이후부터 이에 동기된 유효한 내부클럭 PCLK (V1)을 연속적으로 생성하는 것이 예로써 나타나 있다. 제3(a)도의 클럭버퍼 310에 제9도의 파형 CLK와 같은 외부클럭 CLK가 인가되면, 제4도에 도시된 바와 같은 세부구성을 가지는 상기 클럭버퍼 310은 레벨변환부 310-1와 클럭펄스폭 조정부 310-2를 가짐에 의해 제9도의 파형 BD의 첫 번째 펄스와 같은 제1클럭 BD를 출력한다. 여기서, 상기 제1클럭 BD는 상기 외부클럭 CLK이 레벨변환되고 듀티비가 조절된 클럭으로서 상기 외부클럭 CLK에 비해 타임지연량 DE1만큼 지연된 클럭이다. 상기 제1클럭 BD는 모니터링부 400에 인가되어 클럭 SD로서 출력된다. 이 시점은 제1동작모드가 종결되지 아니한 상태, 즉 위상일치가 존재하기 이전의 상태이므로, 상기 클럭 SD는 곧 상기 제1클럭 BD이 바이패스 된 것이다. 상기 클럭 SD를 수신하는 메인지연기 320는 제9도의 파형 D1과 같은 제2클럭 D1을 출력단으로 출력한다. 여기서, 제6도와 같은 세부구성을 가질 수 있는 상기 메인 지연기 320는 상기 클럭 SD에 비해 상기 클럭버퍼 310의 타임지연량 DE1과 동일한 타임지연량 DE2을 가지는 제2클럭 D1을 출력한다. 즉, 제9도에서 상기 제2클럭 D1의 라이징 에지는 상기 외부클럭 CLK의 라이징 에지보다 2 x DE1이 지연되어 나타남을 알 수 있다. 상기 제2클럭 D1은 제1 동기기연라인 322i내의 제1단위 지연기 322-1에 인가되어 단위타임 UD만큼 지연된 후 제9도의 파형 D2로서 출력된다. 계속하여 제3도의 제1 동기지연라인 322i내의 제1단위 지연기 322-2 322-3, 322-4 322-5 ~ 322-16에서는 제9도에 보여지는 대응 파형 D3-D17이 순차로 시프팅되어 나타날 수 있음을 알 수 있다. 한편, 상기 제1클럭 BD이 바이패스된 상기 클럭 SD는 제3(a)도의 제2 동기지연라인 332i내의 제2단위 지연기 322-1의 타측입력인 D1′가 된다. 즉, 이 시점까지는 상기 제1클럭 BD, 클럭 SD, 및 D1′의 파형은 모두 실질적으로 동일하다. 상기 클럭 SD는 상기 제2단위 기연기 332-1에 인가되어 상기 단위타임 UD(약 0.4μs)만큼 동일하게 지연된 후 제9도의 파형 D2′로서 출력된다. 유사하게, 계속하여 제3도의 제2 동기지연라인 332i내의 제2단위 지연기 332-2, 332-3, 332-4, 332-5~332-16에서는 제9도에 보여지는 대응 파형 D3′-D9′이 순차로 시프팅되어 나타날 수 있음을 알 수 있다. 여기서, 제9도에 도시된 타이밍의 예와 같이 상기 제1클럭 BD인 클럭 SD가 상기 제1단위 지연기 322-8의 출력클럭 D9와 위상이 일치한다면 제3(c)도에 보여지는 위상검출기 330-9가 이를 검출하게 된다. 여기서, 위상검출이란 상기 위상검출기 330-9의 노드 L9가 논리 하이에서 논리 로우로 변화되는 것을 의미한다. 즉, 위상검출기 330-1 ~ 330-8의 노드 L1-L8까지는 모두 논리 하이를 유지하고 있는 상태에서 위상검출기 330-9의 노드 L9이후부터 논리 로우로 변화되는 것이다. 이에 따라 제3(c)도의 위상검출기 330-9의 위상비교신호 T10(실제로는 구간 위상비교신호가 됨) 및 스위칭 인에이블신호 F9는 제9도의 대응파형과 같이 논리 로우로 천이된다. 위상검출의 원리를 보다 명확히 하기 위해 위상검출기 330-9의 동작을 보다 상세히 설명하면, 제3(c)도의 노드 D9에 나타나는 클럭펄스(제2클럭 D1이 제1단위 지연기를 8개째 통과한 후에 나오는 펄스임)가 제9도내의 파형 D9의 첫 번째 하이펄스와 같을 경우에 상기 하이펄스는 때 맞추어 열리는 제1 전송스위치 S1를 통과하여 제1래치(I1, I2)에 래치된다. 상기 제1래치의 입력단은 원래 로우(Low)로 초기화 되어 있다가 하이(High)로 변화되며 이에 따라 상기 제1래치의 출력단에 연결된 인버터 I5의 출력단의 레벨은 하이논리로 바뀐다. 그러나, 상기 하이논리는 상기 제1 전송스위치 S1가 열려있는 상태에서는 상보적으로 동작되는 제2 전송스위치 S2(스위치 구성상 제1 전송스위치가 차단될 경우에 열려짐)를 통해 전송되지 못한다. 상기 제1클럭 BD(SD)의 폴링에지(이 경우에는 파형 D9의 폴링에지와 동일한 시점)에 응답하여 상기 제2 전송스위치 S2가 열리면 제9도의 화살부호 b1로 나타낸 바와 같이 제2래치(I3, I4)의 출력노드 L9의 레벨은 하이에서 로우레벨로 천이된다. 캐리발생부를 구성하는 낸드게이트 N1은 상기 출력노드 L9의 로우레벨과 위상비교신호 T9의 하이레벨을 입력으로서 수신하므로 하이레벨을 낸드출력으로서 생성한다. 상기 낸드게이트 N1의 출력인 논리 하이는 인버터 16에 의해 반전되어 논리 로우가 된다. 이 논리 로우는 위상비교신호 T10(실제로는 구간 위상비교신호가 됨)의 출력논리가 된다. 낸드게이트 N2는 두입력 모두를 논리 하이로 수신하므로 낸드 출력을 논리 로우로 제공한다. 이는 곧 스위칭 인에이블신호 F9의 논리가 된다. 제9도의 화살부호 b2, b3를 통하여 알 수 있는 바와 같이, 상기 스위칭 인게이블신호 F9의 논리가 로우인 구간에는 타의 스위칭 인에이블신호들의 논리는 모두 하이상태로 되며, 상기 위상비교신호 T10가 로우로 되면 그 이후의 위상비교신호들 T11, T12~T18이 모두 로우로 된다. 상기 스위칭 인에이블신호 F9가 로우로 되면 대응되어 연결된 전송스위치 340-9만이 턴온되어 노드 D9′에 나타나는 제9도의 파형 D9′와 같은 두 번째 클럭이 화살부호 b5에 따라 내부클럭 PCLK으로서 처음 제공된다. 여기서, 상기 파형 D9′의 화살부호 b4에서 보여지는 두번째 까지의 하이펄스는 상기 제1클럭 D1′이 제2단위 지연기를 8개째 통과한 후에 나오는 펄스이다. 상기 내부클럭 PCLK의 생성타이밍을 제9도에서 자세히 보면 상기 외부클럭 CLK의 3번째 주기 3′rd가 시작되는 시점과 정확히 일치함을 알 수 있다. 이로써 일단 외부클럭에 위상동기된 내부클럭을 1차적으로 얻었지만 전원절약의 동작을 위해 이는 본 실시예에서 두 번째 펄스 IV2까지 버려진다.The overall operation of FIG. 3 in which the circuit of FIG. 2 is embodied as an example will be described with reference to FIG. 9. FIG. 9 is a timing diagram of the signal waveforms presented to explain the detailed operation of the internal clock generation circuit according to FIG. 3, and shows the effective internal clock PCLK (V1) synchronized with the fourth clock of the external clock CLK after the fourth cycle. Successive generations are shown by way of example. When the external clock CLK, such as the waveform CLK of FIG. 9, is applied to the clock buffer 310 of FIG. 3 (a), the clock buffer 310 having the detailed configuration as shown in FIG. 4 has a level converter 310-1 and a clock pulse. By having the width adjusting unit 310-2, the first clock BD that is the same as the first pulse of the waveform BD of FIG. 9 is output. The first clock BD is a clock in which the external clock CLK is level-converted and the duty ratio is adjusted, and is a clock delayed by the amount of time delay DE1 compared to the external clock CLK. The first clock BD is applied to the monitoring unit 400 and output as a clock SD. At this point in time, the first operation mode is not terminated, that is, the state before the phase match exists, so that the clock SD immediately bypasses the first clock BD. The main delay unit 320 receiving the clock SD outputs a second clock D1, which is the same as the waveform D1 of FIG. 9, to an output terminal. Here, the main delay circuit 320 having a detailed configuration as shown in FIG. 6 outputs a second clock D1 having a time delay amount DE2 equal to the time delay amount DE1 of the clock buffer 310 compared to the clock SD. That is, in FIG. 9, it can be seen that the rising edge of the second clock D1 is delayed by 2 x DE1 from the rising edge of the outer clock CLK. The second clock D1 is applied to the first unit delayer 322-1 in the first synchronization delay line 322i, delayed by the unit time UD, and then output as waveform D2 of FIG. Subsequently, in the first unit delay units 322-2 322-3 and 322-4 322-5 to 322-16 in the first synchronization delay line 322i of FIG. 3, the corresponding waveforms D3-D17 shown in FIG. It can be seen that it may appear. On the other hand, the clock SD bypassed by the first clock BD becomes D1 ', which is the other input of the second unit delay unit 322-1 in the second synchronization delay line 332i of FIG. 3 (a). That is, up to this point, the waveforms of the first clock BD, the clock SD, and the D1 'are all substantially the same. The clock SD is applied to the second unit smoker 332-1 and delayed equally by the unit time UD (about 0.4 mu s) and then output as waveform D2 'of FIG. Similarly, the corresponding waveform D3 'shown in FIG. 9 in the second unit delays 332-2, 332-3, 332-4, and 332-5 to 332-16 in the second synchronization delay line 332i in FIG. It can be seen that -D9 'may appear to be sequentially shifted. Here, if the clock SD which is the first clock BD is in phase with the output clock D9 of the first unit delayer 322-8 as in the timing example shown in FIG. 9, the phase shown in FIG. Detector 330-9 will detect this. Here, phase detection means that the node L9 of the phase detector 330-9 is changed from logic high to logic low. That is, the nodes L1-L8 of the phase detectors 330-1 to 330-8 are all changed to logic low after the node L9 of the phase detector 330-9 while maintaining logic high. Accordingly, the phase comparison signal T10 of the phase detector 330-9 of FIG. 3 (c) (actually an interval phase comparison signal) and the switching enable signal F9 transition to a logic low like the corresponding waveform of FIG. In order to clarify the principle of phase detection, the operation of the phase detector 330-9 will be described in more detail. After the clock pulse (second clock D1 has passed through the first unit delay unit eight times) in node D9 of FIG. If this pulse is equal to the first high pulse of waveform D9 in FIG. 9, the high pulse is latched in the first latches I1 and I2 through the first transfer switch S1 which opens in time. The input stage of the first latch is initially initialized to Low and then changes to High, and thus the level of the output stage of the inverter I5 connected to the output stage of the first latch is changed to high logic. However, the high logic cannot be transmitted through the second transfer switch S2 (opened when the first transfer switch is blocked due to the configuration of the switch), which is complementary when the first transfer switch S1 is open. When the second transfer switch S2 is opened in response to the falling edge of the first clock BD (SD) (in this case, the same time as the falling edge of the waveform D9), the second latch I3 as indicated by the arrow symbol b1 in FIG. The level of the output node L9 of I4) transitions from high to low level. The NAND gate N1 constituting the carry generation section receives the low level of the output node L9 and the high level of the phase comparison signal T9 as an input, thereby generating a high level as the NAND output. The logic high, which is the output of the NAND gate N1, is inverted by the inverter 16 to become logic low. This logic row becomes the output logic of the phase comparison signal T10 (actually an interval phase comparison signal). NAND gate N2 receives both inputs at logic high, providing the NAND output as logic low. This is the logic of the switching enable signal F9. As can be seen from arrows b2 and b3 of FIG. 9, in the period where the logic of the switching enable signal F9 is low, the logics of the other switching enable signals are all high, and the phase comparison signal T10 is low. When the phase comparison signals T11, T12 to T18 after that are all low. When the switching enable signal F9 goes low, only the correspondingly connected transfer switch 340-9 is turned on so that a second clock such as waveform D9 'of FIG. . Here, the second high pulse shown by the arrow symbol b4 of the waveform D9 'is the pulse which comes out after the first clock D1' passes the eighth unit delay. When the generation timing of the inner clock PCLK is closely illustrated in FIG. 9, it can be seen that the timing of the third cycle 3′rd of the outer clock CLK is exactly coincident with the start timing. This allows the internal clock, once phase-locked to the external clock, to be obtained first, but for the operation of power saving it is discarded up to the second pulse IV2 in this embodiment.
상기한 동작에서 눈치챌 수 있듯이, 위상검출은 제2클럭 D1이 제1단위 지연기들을 각기 통과한 후에 나오는 클럭들 D2, D3, D4, D5~D18을 상기 제1클럭 BD(SD)으로 비교함에 의해 행해지고, 내부클럭 PCLK의 출력은 메인지연기 320의 출력단이 아닌 입력단에 나타나는 제1클럭 D1′이 제2단위 지연기들을 각기 통과한 후에 나오는 클럭들 D2′,D3′,D4′,D5′~D18′중의 하나를 위상검출 결과에 따라 선택적으로 통과시킴에 의해 행하여진다. 어쨌거나, 외부클럭에 위상동기된 내부클럭 PCLK을 상기한 바와 같이 얻을 수 있는 동기지연라인을 이용한 위상동기의 기본원리는 클럭버퍼 310의 지연타임(지연량)과 메인지연기 320의 지연량이 동일하다는 데에서 근거한다. 즉, 제9도에서 보여지는 지연량 DE1과 지연량 DE2가 서로 같기 때문에 BD와 D9사이의 위상지연량 INT1은 외부클럭 CLK과 D9′사이의 위상지연량 INT2과 같아지는 것이다.As can be seen in the above operation, phase detection compares the clocks D2, D3, D4, D5 to D18 that occur after the second clock D1 passes through the first unit delays to the first clock BD (SD). The output of the internal clock PCLK is generated by the clocks D2 ', D3', D4 ', and D5 which occur after the first clock D1' appearing at the input terminal rather than the output terminal of the main delay unit 320 passes through the second unit delays, respectively. This is done by selectively passing one of ′ to D18 ′ according to the phase detection result. In any case, the basic principle of the phase synchronization using the synchronization delay line that can obtain the internal clock PCLK phase locked to the external clock as described above is that the delay time of the clock buffer 310 and the delay amount of the main delay 320 are the same. Based on having. That is, since the delay amount DE1 and the delay amount DE2 shown in FIG. 9 are equal to each other, the phase delay amount INT1 between the BD and D9 is equal to the phase delay amount INT2 between the external clocks CLK and D9 '.
상기 내부클럭 PCLK의 첫 번째 펄스 IV1를 얻는데 까지를 설명한 상기한 동작은 제1클럭 BD를 모니터링부 400를 통해 바이패스한다는 것을 제외하면 통상의 내부클럭 생성동작과 크게 상이하기 않다. 다만, 이 경우에 상기 위상비교신호 T10가 논리 로우이므로 제1,2단위지연기 322-13, 332-13부터 마지막 까지의 제1,2단위 지연기들의 동작은 차단된다. 이는 제1,2단위지연기들이 내부에 각기 낸드 게이트를 가지기 때문이다. 다시 말하면, 제9도의 파형 T10과 D13을 입력하는 제1단위지연기 322-13내의 낸드 게이트는 한쪽 단자가 로우로 묶여 있으므로 클럭입력에 따른 트랜지견을 하지 못하고 항상 하이논리를 출력하며 그 출력에 연결된 인버터는 로우 논리만을 출력한다. 이에 따라 대응연결된 위상검출기내의 제1,2래치들은 래치출력을 변화시키지 않는다. 따라서, 제1,2지연기 322-13, 332-13, 위상검출기 330-13, 및 전송스위치 340-13을 포함하는 구간 딜레이세트 360-3내의 단위 딜레이세트부터 끝단까지의 단위 딜레이세트는 모두 동작차단 된다. 따라서, 이러한 동작차단에서 전력의 소모가 최소화 또는 절감된다. 이와 같이 상기 단위지연기내에 낸드게이트를 채용함에 의해 전력절감을 도모함을 알 수 있는데 이 효과는 동기지연라인의 탭수가 많을수록 커질 것임에 틀림없다.The operation described above to obtain the first pulse IV1 of the internal clock PCLK is not significantly different from the normal internal clock generation operation except that the first clock BD is bypassed through the monitoring unit 400. However, in this case, since the phase comparison signal T10 is logic low, the operations of the first and second unit delayers 322-13 and 332-13 to the end are blocked. This is because the first and second unit delay units have NAND gates therein. In other words, the NAND gate in the first unit delay unit 322-13 which inputs waveforms T10 and D13 of FIG. The connected inverter outputs only low logic. Accordingly, the first and second latches in the correspondingly connected phase detector do not change the latch output. Accordingly, the unit delay set from the unit delay set to the end in the section delay set 360-3 including the first and second delay units 322-13, 332-13, the phase detectors 330-13, and the transfer switches 340-13 are all included. Operation is blocked. Therefore, power consumption is minimized or reduced in such an operation interruption. As described above, it can be seen that power is reduced by employing NAND gates in the unit delay unit. This effect must be larger as the number of taps of the synchronization delay line increases.
제9도의 타이밍에서, 내부클럭 PCLK의 두 번째 펄스 IV2가 화살부호 b7에 따라 생성되는 것은 상기 스위칭 인에이블신호 F9가 일정한 구간동안 로우상태를 유지하고 있기 때문이다. 이는 제3(a)도의 모니터링부 400가 제8도의 타이밍과 같이 동작하여 2개의 펄스 P1, P2까지를 바이패스하고 스페셜 딜레이된 3번째 펄스 TP를 출력하는데서 원천적으로 기인된다.At the timing of FIG. 9, the second pulse IV2 of the internal clock PCLK is generated in accordance with the arrow symbol b7 because the switching enable signal F9 remains low for a certain period. This is attributable to the fact that the monitoring unit 400 of FIG. 3 (a) operates in the same manner as the timing of FIG. 8 to bypass two pulses P1 and P2 and output a special delayed third pulse TP.
이하에서는 제2동작모드 이후의 동작이 설명된다. 제1동작모드에서 제9도의 파형 T10~18의 로우레벨로의 천이에 의해 화살부호 b6에 따른 동작이 모니터링부 400에서 일어나 클럭 SD의 3번째 펄스 SDP3이 생성된다. 상기 펄스 SDP3는 제8도의 파형 SD의 3번째 펄스 TP와 동일한 펄스이며, 이 3번재 펄스를 생성하는 상세한 과정은 이미 전술한 바와 같다. 메인 지연기 320는 상기 펄스 SDP3를 메인지연하여 제9도의 파형 D1의 3번째 펄스와 같은 펄스를 제2클럭 D1으로서 출력한다. 여기서, 상기 제2클럭 D1의 라이징 에지는 상기 펄스 SPD3의 라이징 에지보다 DE2가 지연되어 나타난다. 제2동작모드 이후에 얻어진 상기 제2클럭 D1은 제1 동기지연라인 322i내의 제1단위 지연기 322-1에 인가되어 단위타임 UD만큼 지연된 후 제9도의 파형 D2의 3번재 펄스로서 출력된다. 계속하여 제3도의 제1 동기지연라인 322i내의 제1단위 지연기 322-2, 322-3, 322-4, 322-5 ~ 322-16에서는 제9도에 보여지는 대응 파형 D3-D17이 순차로 시프팅되어 나타날 수 있음을 알 수 있다. 한편, 상기 클럭 SD의 펄스 SDP3는 또한 제3(a)도의 제2 동기지연라인 332i내의 제2단위 지연기 322-1의 타측입력인 D1′가 된다. 즉 이 시점에서 상기 클럭 SD는 상기 제1클럭 BD와는 위상이 다르며 제9도의 D1′의 파형과 일체로 된다. 상기 클럭 SD는 상기 제2단위 지연기 332-1에 인가되어 상기 단위타임 UD(약 0.4μs)만큼 동일하게 지연된 후 제9도의 파형 D2′로서 출력된다. 계속하여 제3도의 제2동기지연라인 332i내의 제2단위지연기 332-2, 332-3, 332-4, 332-5 ~ 332-16에서는 제9도에 보여지는 대응 파형 D3′-D9′이 순차로 시프팅되어 나타날 수 있음을 알 수 있다. 여기서, 제9도에 도시된 타이밍에서, 상기 제1클럭 BD가 상기 제1단위 지연기 322-4의 출력클럭 D5와 위상이 일치함을 알 수 있다. 따라서, 제3(b)도에 보여지는 위상검출기 330-5가 화살부호 b8과 같이 위상일치를 검출하게 된다. 즉, 위상검출기 330-5의 노드 L5가 논리 하이에서 논리 로우로 변화된다. 따라서, 위상검출기 330-1 ~ 330-4의 노드 L1-L4까지는 모두 논리 하이를 유지하고 있는 상태에서 위상검출기 330-5의 노드 L5이후부터 추가로 논리 로우로 더 변화된다. 이에 따라 제3(b)도의 위상검출기 330-5의 위상비교신호 T6 및 스위칭 인에이블신호 F5는 제9도외 화살부호 b9에서 보이는 대응 파형과 같이 논리 로우로 천이된다. 그리고, 화살부호 b10에 따라 상기 스위칭 인에이블신호 F9의 논리는 로우에서 하이로 바뀐다. 상기한 위상검출기 330-5의 위상검출의 원리는 전술한 동작과 동일하다. 제9도의 화살부호 b9, b10을 통하여 알 수 있는 바와 같이, 상기 스위칭 인에이블신호 F5의 논리가 로우인 구간에는 타의 스위칭 인에이블긴호들의 논리는 모두 하이상태로 되며, 상기 위상비교신호 T6이 로우로 되면 그 이후의 위상비교신호들 T7, T8~T18이 모두 로우로 된다. 상기 스위칭 인에이블신호 F5가 로우로 되면 대응되어 연결된 전송스위치 340-5만이 화살부호 b11에 따라 턴온되고, 노드 D5′에 나타나는 제9도의 파형 D5′와 같은 네 번째 펄스가 화살부호 b12에 따라 내부클럭 PCLK으로서 제공된다. 상기 내부클럭 PCLK의 3번째 펄스 V1의 생성타이밍을 제9도에서 자세히 보면 상기 외부클럭 CLK의 4번째 주기 4′th가 끝나는 시점과 정확히 일치함을 알 수 있다. 즉, 외부클럭의 5번째 주기와 동기되는 유효한 내부클럭이 비로서 얻어진다. 실제로, 전원절약의 동작을 위해 내부클럭의 두 번째 펄스 IV2까지는 버리고 3번째 펄스 V1부터 유효하게 취급한다. 실제로, 3번째 펄스를 얻는 시간은 메모리에 어드레스를 인가하고나서 데이터 출력버퍼에 데이터가 저장되기까지 걸리는 시간에 비해 극히 짧은 시간이므로 무시할 수 있는 타임이다.Hereinafter, the operation after the second operation mode will be described. As a result of the transition to the low level of the waveforms T10 to 18 of FIG. 9 in the first operation mode, an operation according to the arrow symbol b6 occurs in the monitoring unit 400 to generate the third pulse SDP3 of the clock SD. The pulse SDP3 is the same pulse as the third pulse TP of the waveform SD of FIG. 8, and the detailed process of generating the third pulse is as described above. The main delay unit 320 main delays the pulse SDP3 and outputs the same pulse as the third clock of the waveform D1 of FIG. 9 as the second clock D1. Here, the rising edge of the second clock D1 is delayed by DE2 than the rising edge of the pulse SPD3. The second clock D1 obtained after the second operation mode is applied to the first unit delay unit 322-1 in the first synchronization delay line 322i, delayed by the unit time UD, and output as the third pulse of waveform D2 of FIG. Subsequently, in the first unit delay units 322-2, 322-3, 322-4, 322-5 to 322-16 in the first synchronization delay line 322i of FIG. 3, the corresponding waveforms D3-D17 shown in FIG. It can be seen that it may appear shifted. On the other hand, the pulse SDP3 of the clock SD also becomes D1 'which is the other input of the second unit delay unit 322-1 in the second synchronization delay line 332i of FIG. 3 (a). That is, at this point, the clock SD is out of phase with the first clock BD and integrated with the waveform of D1 'in FIG. The clock SD is applied to the second unit delayer 332-1 and delayed equally by the unit time UD (about 0.4 mu s) and then output as waveform D2 'of FIG. Subsequently, in the second unit delay units 332-2, 332-3, 332-4, 332-5 to 332-16 in the second synchronization delay line 332i of FIG. 3, the corresponding waveforms D3'-D9 'shown in FIG. It can be seen that this may appear shifted in sequence. Here, at the timing shown in FIG. 9, it can be seen that the first clock BD is in phase with the output clock D5 of the first unit delayer 322-4. Accordingly, the phase detector 330-5 shown in FIG. That is, node L5 of phase detector 330-5 is changed from logic high to logic low. Accordingly, nodes L1 through L4 of the phase detectors 330-1 through 330-4 are further changed to logic low after the node L5 of the phase detector 330-5 while all the logic highs are maintained. Accordingly, the phase comparison signal T6 and the switching enable signal F5 of the phase detector 330-5 of FIG. 3 (b) transition to logic low, as shown by the corresponding waveform shown by the arrow 9 in FIG. The logic of the switching enable signal F9 changes from low to high according to arrow b10. The principle of the phase detection of the phase detector 330-5 is the same as the above-described operation. As can be seen from the arrows b9 and b10 of FIG. 9, in the period where the logic of the switching enable signal F5 is low, the logics of the other switching enable long signals are all high, and the phase comparison signal T6 is low. When the phase comparison signals T7, T8 ~ T18 after that is all low. When the switching enable signal F5 goes low, only the correspondingly connected transmission switch 340-5 is turned on according to the arrow b11, and a fourth pulse like the waveform D5 'of FIG. It is provided as a clock PCLK. The timing of generation of the third pulse V1 of the inner clock PCLK in detail in FIG. 9 shows that the timing coincides with the end of the fourth period 4′th of the outer clock CLK. That is, a valid internal clock synchronized with the fifth period of the external clock is obtained as the ratio. In fact, for the operation of power saving, up to the second pulse IV2 of the internal clock is discarded and effectively treated from the third pulse V1. In fact, the time to obtain the third pulse is a time that can be ignored because it is extremely short compared to the time taken to store the data in the data output buffer after applying the address to the memory.
상기한 제2동작모드 이후에서 상기 클럭 SD은 상기 제1클럭 BD를 하나의 구간딜레이 세트 360i에 대한 타임지연량의 소정배수만큼 지연 후 출력한 스페셜 딜레잉 제1클럭이 됨을 알 수 있고, 상기 스페셜 딜레잉 제1클럭의 제공에 의해 또 다른 위상검출기에 의해 위상동기가 재차 검출된다. 바로 이 것이 본 발명의 모니터링부 400에 의한 고유한 딜레이 도약 동작이다. 상기한 딜레이 도약동작에 의해 낸드 게이트를 내부에 가지는 제1,2지연기 322-9, 332-9 위상검출기 330-9, 및 전송스위치 340-9을 포함하는 구간 딜레이세트 360-2내의 단위 딜레이세트부터 제1,2지연기 322-13, 332-13, 위상검출기 330-13, 및 전송스위치 340-13을 포함하는 구간 딜레이세트 360-3내의 단위 딜레이세트까지가 추가로 더 동작차단 된다. 이와 같이 상기 모니터링부 400의 기능에 의해 내부클럭 발생회로내에 소모되는 전력은 더욱 더 절감된다. 이 효과는 상기 동기지연라인의 탭수가 많을수록 커지며, 구간 딜레이세트내의 단위 딜레이세트 수를 증가시킬수록 커진다.After the second operation mode, the clock SD may be a special delaying first clock output after delaying the first clock BD by a predetermined multiple of a time delay amount for one interval delay set 360i. The phase synchronization is detected again by another phase detector by providing the delaying first clock. This is the delay delay operation unique to the monitoring unit 400 of the present invention. The unit delay in the interval delay set 360-2 including the first and second delay units 322-9, 332-9, phase detectors 330-9, and transfer switch 340-9 having the NAND gate inside by the delay hopping operation. From the set to the unit delay set within the interval delay set 360-3 including the first and second delayers 322-13, 332-13, the phase detectors 330-13, and the transfer switches 340-13, the operation is further deactivated. As such, power consumed in the internal clock generation circuit is further reduced by the function of the monitoring unit 400. This effect increases as the number of taps of the synchronization delay line increases, and increases as the number of unit delay sets in the interval delay set increases.
상기한 본 발명의 일실시예에서는 딜레이 도약동작을 통해 후단의 구간 딜레이세트내의 단위 딜레이 세트에서 출력되던 내부클럭을 앞단으로 필요한 만큼 당겨서 내부클럭을 발생시키고 그 후단의 동작을 완전히 차단하므로 불필요한 전력의 낭비가 철저히 방지된다. 이에 따르면 결국 동기형 반도체 메모리 장치의 전체 전력소모가 줄어든다.In the above-described embodiment of the present invention, an internal clock is generated by pulling the internal clock output from the unit delay set in the delay section of the rear section to the front end as necessary, and the operation of the rear end is completely cut off, thereby eliminating unnecessary power. Waste is thoroughly prevented. This, in turn, reduces the overall power consumption of the synchronous semiconductor memory device.
상기한 본 발명의 일실시예는 도면을 중심으로 예를들어 설명되고 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다. 예를들어, 사안이 허용하는 한, 상기 구간 딜레이 세트 및 모니터링부의 내부구성을 달리할 수 있음은 물론 단위 지연기들의 지연량 및 갯수를 변경 또는 변화시킬 수 있음은 명백하다.One embodiment of the present invention described above has been described and limited by way of example with reference to the drawings, but the same is possible to those skilled in the art that various changes and modifications can be made within the scope without departing from the technical spirit of the present invention. Will be obvious. For example, it is apparent that, as the case allows, the internal configuration of the interval delay set and the monitoring unit can be changed, as well as the amount and number of delays of the unit delayers can be changed.
이하에서는 본 발명의 또 다른 아스팩트에 따라 제2실시예가 설명된다. 또 다른 실시예로서의 상기 제2실시예는 또 다른 목적들 중 설정된 클럭주파수에 대하여 최소의 탭수를 가지게 하여 저주파수에 대한 동작 마진을 높이고 전력의 소모를 최소화하기 위한 동기형 반도체 메모리 장치용 내부 클럭발생회로 및 그 방법을 달성하는데 보다 적합하다.In the following, a second embodiment is described according to another aspect of the present invention. As another embodiment, the second embodiment has an internal clock generation circuit for a synchronous semiconductor memory device for increasing the operating margin for a low frequency and minimizing power consumption by having a minimum number of taps for a set clock frequency among other purposes. And more suitable for achieving the method.
제10도를 참조하면, 상기한 제1도의 메모리에 적용가능하며 저주파수 마진을 개선하는 본 발명의 또 다른 실시예에 따른 내부클럭 발생회로 30-1의 블록도가 도시된다. 제10도의 구성은 제2도의 구성에 비하여 PDS 360-n, UDS 350-1, LSD 370을 추가로 가지는 것이 특징이며, 모니터링부 400-1의 내부구성은 전술한 모니터링부 400의 구성과는 약간 다르다. 상기 PDS 360-n은 제1실시예에서 보인 구간 딜레이세트 360i의 내부구성과 같으며, 여기서는 PDS 350-4의 각 출력단들에 각 입력단들이 대응되어 연결되어 있다. 상기 UDS 350-1의 내부구성은 마찬가지로 접속되는 위치만 다를 뿐 상기 UDS 350의 내부구성과 동일하다. 따라서, 상기 UDS 350-1내의 제1단위 지연기 및 그에 연결된 위상 검출기는 회로내에서 가장 마지막 단에 위치하게 된다.Referring to FIG. 10, there is shown a block diagram of an internal clock generation circuit 30-1 in accordance with another embodiment of the present invention that is applicable to the memory of FIG. 1 and improves low frequency margin. The configuration of FIG. 10 further includes PDS 360-n, UDS 350-1, and LSD 370, as compared to the configuration of FIG. different. The PDS 360-n is the same as the internal configuration of the interval delay set 360i shown in the first embodiment, in which each input terminal is correspondingly connected to each output terminal of the PDS 350-4. The internal structure of the UDS 350-1 is the same as the internal structure of the UDS 350, except that only the connected positions are different. Thus, the first unit delay in the UDS 350-1 and the phase detector connected thereto are located at the last stage in the circuit.
제10도내의 상기 LSD(Last Switching signal Detector) 370의 세부구성은 제11도에 나타난다. 제11도는 제10도중 라스트 스위칭신호 검출기 370의 구체회로도로서, 인버터가 크로스 연결된 제1,2래치 LC1, LC2와, 회로내의 최종단에 위치된 제1 단위지연기로부터 출력되는 라스트 지연신호 DF에 응답하여 라스트 위상비교신호 TF를 상기 제1래치 LC1로 전송하기 위한 제1전송스위치 372와, 상기 제1래치 LC1의 출력단에 연결되어 상기 제1전송스위치 372와는 상보적으로 동작하며 상기 제1래치 LC1의 출력을 제2래치 LC2로 전송하기 위한 제2전송스위치 376가 보여진다. 인버터 371은 상기 라스트 지연신호 DF를 반전하는 역할을 하며, 피모오스 트랜지스터 375는 게이트단자가 VCCH에 연결되어져 초기 파워온시 턴온하여 상기 제1래치 LC1의 출력을 논리 하이로 초기화 시키는 역할을 한다. 상기 제2래치 LC2의 출력에서 제공되는 라스트 스위칭신호 SF는 씨모오스 레벨의 논리 하이 또는 논리 로우로서 제공되는데, 여기서는 라스트 스위칭신호 SF가 하이라면 위상동기된 내부클럭이 제10도의 회로에서 발생되지 아니한 경우이다. 이에 따라 라스트 스위칭신호 SF가 로우라면 위상동기된 내부클럭이 제10도의 회로에서 발생된 경우로 설정된다. 동일한 단위지연기의 수, 즉 동일한 탭수를 가지는 회로가 있다고 할 경우에, 제11도의 구성을 가지는 제10도의 추가적 구성은, 저주파수에 대한 동작 마진을 높이는 기능을 한다.The detailed configuration of the last switching signal detector (LSD) 370 in FIG. 10 is shown in FIG. FIG. 11 is a detailed circuit diagram of the last switching signal detector 370 of FIG. 10. The first and second latches LC1 and LC2 of which the inverters are cross-connected to the last delay signal DF output from the first unit delay unit located at the last stage in the circuit. In response, a first transfer switch 372 for transmitting the last phase comparison signal TF to the first latch LC1 and an output terminal of the first latch LC1 operate in a complementary manner to the first transfer switch 372. A second transfer switch 376 is shown for transferring the output of LC1 to the second latch LC2. The inverter 371 inverts the last delay signal DF, and the PMOS transistor 375 has a gate terminal connected to the VCCH to turn on at initial power-on to initialize the output of the first latch LC1 to logic high. The last switching signal SF provided at the output of the second latch LC2 is provided as a logic high or logic low at the CMOS level, where a phase-locked internal clock is not generated in the circuit of FIG. 10 if the last switching signal SF is lower. If it is. As a result, if the last switching signal SF is low, the phase-locked internal clock is set in the case of the circuit of FIG. If there are circuits having the same number of unit delays, i.e. the same number of taps, the additional configuration of FIG. 10 having the configuration of FIG. 11 serves to increase the operating margin for low frequencies.
제12도 및 제13도는 제11도의 동작 방식들에 따른 동작 타이밍도들로서, 제12도는 상기 라스트 지연신호 DF의 첫 번째 펄스의 구간에서 라스트 위상비교신호 TF가 계속 하이를 유지하는 경우에 화살부호 a21, a24에 따라 상기 라스트 스위칭신호 SF가 하이로서 생성되는 타이밍을 보여준다. 제13도는 상기 라스트 지연신호 DF의 첫번째 펄스의 구간에서 라스트 위상비교신호 TF가 로우로 천이하는 경우에 상기 라스트 스위칭신호 SF가 화살부호 a22, a25에 따라 계속 로우를 유지하는 타이밍을 보여준다. 따라서, 상기 제12도는 외부클럭 CLK에 위상동기된 내부클럭 PCLK이 제10도의 회로내의 어떠한 제2단위지연기에서도 발생되지 못한 경우의 타이밍 관계를 보이고 있다. 상기 제13도는 상기 제12도의 타이밍을 제10도내의 모니터링부 400-1가 모니터링한 경우에 저주파 특성을 개선하기 위하여 특유의 스페셜 딜레이 동작을 행한 후의 타이밍 또는 상기 스페셜 딜레이 동작의 수행전에 이미 외부클럭 CLK에 위상동기된 내부클럭 PCLK이 제10도의 회로내의 임의의 제2단위지연기에서 발생된 경우의 타이밍 관계를 보인다.12 and 13 are operation timing diagrams according to the operation schemes of FIG. 11, and FIG. 12 is an arrow symbol when the last phase comparison signal TF is kept high in the interval of the first pulse of the last delay signal DF. According to a21 and a24, the timing at which the last switching signal SF is generated as high is shown. FIG. 13 shows the timing at which the last switching signal SF continues to be low in accordance with arrows a22 and a25 when the last phase comparison signal TF transitions low in the period of the first pulse of the last delay signal DF. Accordingly, FIG. 12 shows the timing relationship when the internal clock PCLK phase-locked to the external clock CLK is not generated in any second unit delay in the circuit of FIG. FIG. 13 is an external clock already performed before the special delay operation or the timing after the special delay operation is performed to improve the low frequency characteristics when the monitoring unit 400-1 in FIG. 10 monitors the timing of FIG. The timing relationship is shown when the internal clock PCLK phase locked to CLK is generated in any second unit delay in the circuit of FIG.
제14도는 제10도중 모니터링부 400-1의 구체회로도로서, 제7도의 모니터링부 400에 비해 상기 라스트 스위칭신호 SF를 더 수신하고 그에 따른 저주파 특성을 개선하기 위해 설치된 추가적 소자들(참조부호 459, 460, 461, 462, 463, 및 465) 및 대체 소자들(405-1, 464)을 제외하면, 제14도의 구성은 제7도의 구성과 같다.FIG. 14 is a detailed circuit diagram of the monitoring unit 400-1 of FIG. 10, and additional elements installed to receive the last switching signal SF and improve the low frequency characteristics thereof, as compared with the monitoring unit 400 of FIG. 7 (reference numeral 459, Except for 460, 461, 462, 463, and 465 and the replacement elements 405-1, 464, the configuration of FIG. 14 is the same as that of FIG.
제14도에서, 상기 바이패스용 스위치 430 및 상기 메인 스위치들 431, 432, 433, 434를 각기 S0, S1, S2, S3, S4라고 할 경우에 상기 위상비교신호 T2 및 구간 위상비교신호들 T6, T10, T14, T18 및 T22 및 라스트 스위칭신호 SF의 논리상태에 따른 스위치 틴온동작의 조건은 하기의 표 2에 나타난다.In FIG. 14, when the bypass switch 430 and the main switches 431, 432, 433, and 434 are S0, S1, S2, S3, and S4, the phase comparison signal T2 and the interval phase comparison signals T6, respectively. , T10, T14, T18 and T22, and the conditions of the switch tin-on operation according to the logic state of the last switching signal SF are shown in Table 2 below.
[표 2]TABLE 2
상기 표 2에 나타난 논리상태에 따른 스위칭 동작을 수행하는 상기 제14도의 모니터링부 400-1가 예를들어, 초기에 상기 위상비교신호 T2 및 구간 위상비교신호들 T6, T10, T14, T18, T22의 논리상태를 모두 논리레벨 “H”로서 수신하고, SF를 “L”로 수신하면 상기 스위치 S0가 오픈된다. 그러다가 일정시간 후에 상기 SF를 “H”로 수신하면 저주파수임이 모니터링되어 상기 스위치 S4가 개방되는 것이다. 여기서, 스위치에 대하여 “개방”이나 “오픈”된다는 의미는 해당 스위치가 입력단의 신호를 출력단에 전달한다는 것을 가리킨다.For example, the monitoring unit 400-1 of FIG. 14 performing the switching operation according to the logic state shown in Table 2 may initially include the phase comparison signal T2 and the interval phase comparison signals T6, T10, T14, T18, and T22. The switch S0 is opened when all logic states of are received as logic level "H" and SF is received as "L". Then, when the SF is received as “H” after a certain time, the low frequency is monitored and the switch S4 is opened. Here, "open" or "open" for a switch indicates that the switch delivers the signal from the input to the output.
제15(a)도 및 제15(b)도로 이루어진 제15도는 제10도에 따른 내부클럭 발생회로 30-1의 세부적 동작을 설명하기 위해 제시된 신호파형들의 타이밍도이다. 이하에서는 상기 제10도의 동작을 상기 타이밍도를 주로 참조하여, 저주파수 마진을 개선하고 전력의 소비를 최소화하는 것의 일예를 설명할 것이다. 여기서는 상대적으로 저주파수의 외부클럭 CLK이 수신됨에 따라 설정된 동기지연라인의 탭수로써는 동기된 내부클럭을 얻지 못한 경우에도, 모니터링부 400-1의 동작에 의해 일단 동기된 내부클럭을 얻고나서, 상기한 제1실시예에서와 같은 딜레이 도약동작을 발생시켜 외부클럭 CLK의 6번째 사이클이 경과한 이후부터 이에 동기된 유효한 내부클럭 PCLK(V1)을 연속적으로 생성하는 것이 예로써 나타나 있다.15 (a) and 15 (b) are timing diagrams of signal waveforms provided to explain the detailed operation of the internal clock generation circuit 30-1 according to FIG. 10. Hereinafter, an example of improving the low frequency margin and minimizing power consumption will be described with reference to the timing diagram for the operation of FIG. 10. In this case, even when the internal clock is not synchronized with the number of taps of the synchronization delay line set according to the reception of the external clock CLK of the relatively low frequency, the internal clock is synchronized once by the operation of the monitoring unit 400-1. As an example, the delay hopping operation as in the first embodiment is generated to continuously generate the effective internal clock PCLK V1 synchronized with the sixth cycle of the external clock CLK.
제10도의 클럭버퍼 310에 제15(a)도의 파형 CLK와 같이 상대적으로 저주파수의 클럭 CLK이 인가되었다고 하자. 여기서, 상기 저주파수의 클럭 CLK의 저주파수 기준은 상기한 제9도에서 보인 클럭 CLK의 주파수이다. 즉, 상기 제7도에서 보인 클럭 CLK의 주파수가 상대적으로 고주파수인 것이다. 상기 클럭 CLK이 인가되면, 제4도에 도시된 바와 같은 세부구성을 가지는 상기 클럭버퍼 310은 레벨변환부 310-1와 클럭펄스폭 조정부 310-2를 가짐에 의해 제15(a)도의 파형 BD의 첫 번째 펄스와 같은 제1클럭 BD를 출력한다. 여기서, 상기 제1클럭 BD는 레벨변환되고 듀티비가 조절된 클럭으로서 상기 외부클럭 CLK에 비해 타임지연량 DE1만큼 지연된 클럭임은 물론이다. 상기 제1클럭 BD는 모니터링부 400-1에 인가되어 클럭 SD로서 출력된다. 여기서, 상기 클럭 SD는 곧 상기 제1클럭 BD가 지연없이 그대로 바이패스된 것인데, 그 이유는 다음과 같다. 즉, 이 시점은 상기 외부클럭 CLK의 첫 번째 사이클내에 있으므로, 상기 T2, T6,,T10, T14, T18, T22, SF는 각기 차례로 H,H,H.H,H,H,L를 나타낸다. 따라서, 표 2의 조건에 따라 바이패스 스위치 S0가 개방되기 때문이다. 상기 클럭 SD를 수신하는 메인지연기 320는 제15(a)도의 파형 D1과 같은 제2클럭 D1을 출력단으로 출력한다. 여기서, 상기 제2클럭 D1은 상기 클럭 SD을 상기 클럭버퍼 310의 타임지연량 DE1과 동일한 타임지연량 DE2으로 지연함에 의해 얻어진 것이다. 상기 제2클럭 D1은 제1 동기지연라인 322i내의 제1단위 지연기 322-1에 인가되어 단위타임 UD만큼 지연된 후 제15(a)도의 파형 D2로서 출력된다. 계속하여 제10도의 제1 동기지연라인 322i내의 제1단위 지연기 322-2, 322-3, 322-4. 322-5 ~ 322-22에서는 제15(a)도에 보여지는 대응 파형 D3-D22이 순차로 시프팅되어 나타날 수 있음을 알 수 있다. 여기서, DF는 D23이며 이는 제10도의 블록 350-1의 출력이다. 한편, 상기 제1클럭 BD이 바이패스된 상기 클럭 SD는 제3(a)도의 제2 동기지연라인 332i내의 제2단위지연기 322-1의 타측입력인 D1′가 됨을 알 수 있다. 상기 클럭 SD는 상기 제2단위지연기 332-1에 인가되어 상기 단위타임 UD만큼 동일하게 지연된 후 제15(a)도의 파형 D2′로서 출력된다. 유사하게, 계속하여 제10도의 제2 동기지연라인 332i내의 제2단위 지연기 332-2, 332-3, 332-4, 332-5 ~ 332-22에서는 제15(a)에 보여지는 대응 파형 D3′-D22′이 순차로 시프팅되어 나타날 수 있음을 알 수 있다.It is assumed that a clock CLK of a relatively low frequency is applied to the clock buffer 310 of FIG. 10 as in the waveform CLK of FIG. 15 (a). Here, the low frequency reference of the low frequency clock CLK is the frequency of the clock CLK shown in FIG. That is, the frequency of the clock CLK shown in FIG. 7 is relatively high frequency. When the clock CLK is applied, the clock buffer 310 having the detailed configuration as shown in FIG. 4 has a level conversion section 310-1 and a clock pulse width adjusting section 310-2. A first clock BD equal to the first pulse of is outputted. Here, the first clock BD is a clock that is level-converted and whose duty ratio is adjusted, and is a clock delayed by a time delay amount DE1 compared to the external clock CLK. The first clock BD is applied to the monitoring unit 400-1 and output as the clock SD. Here, the clock SD is that the first clock BD is bypassed as it is without delay, for the following reason. That is, since this time point is within the first cycle of the external clock CLK, the T2, T6, T10, T14, T18, T22, and SF each represent H, H, H. H, H, H, L in turn. Therefore, the bypass switch S0 is opened in accordance with the conditions of Table 2. The main delay unit 320 receiving the clock SD outputs a second clock D1, which is the same as the waveform D1 of FIG. 15 (a), to an output terminal. Here, the second clock D1 is obtained by delaying the clock SD to a time delay amount DE2 equal to the time delay amount DE1 of the clock buffer 310. The second clock D1 is applied to the first unit delay unit 322-1 in the first synchronization delay line 322i, delayed by the unit time UD, and then output as the waveform D2 of FIG. 15 (a). The first unit delays 322-2, 322-3, 322-4 in the first synchronization delay line 322i of FIG. In 322-5 to 322-22, it can be seen that the corresponding waveforms D3-D22 shown in FIG. 15 (a) may be sequentially shifted. Where DF is D23, which is the output of block 350-1 of FIG. On the other hand, it can be seen that the clock SD, in which the first clock BD is bypassed, becomes D1 ′, which is the other input of the second unit delay unit 322-1 in the second synchronization delay line 332i of FIG. 3 (a). The clock SD is applied to the second unit delay unit 332-1 and delayed by the unit time UD equally, and then output as the waveform D2 'of FIG. 15 (a). Similarly, the corresponding waveform shown in Fig. 15 (a) in the second unit delays 332-2, 332-3, 332-4, 332-5 to 332-22 in the second synchronization delay line 332i in FIG. It can be seen that D3'-D22 'may appear to be sequentially shifted.
실시예에서는 상기 DF가 되는 D23의 파형과 TF가 되는 T23의 파형의 논리는 제15(a)도에서 보여지는 바와 같으므로, 2번째 사이클의 전반부에서 제11도의 LSD 370은 상기 D23의 폴링에지에 응답하여 전송게이트 376을 열어 래치 LC1에 래치된 논리 “L”를 후단의 래치 LC2로 전송한다. 결국, 출력단 SF에 나타나는 신호 SF는 논리“H”로서 나타난다. 이런 현상은 상기 외부클럭 CLK가 상대적으로 저주파수여서 설정된 동기지연라인의 탭수(여기서는 22개)로써는 동기된 내부클럭을 얻지 못하기 때문이다. 이러한 경우를 제15(a)도에서는 파형 D3~D23중에 어느 것도 파형 BD의 두번째 펄스와 위상이 일치되는 것이 없는 타이밍으로써 나타내고 있다. 통상의 회로에서는 상기한 경우에 동기된 내부클럭을 얻지 못하므로 제기능을 할 수 없다. 그러나, 본 발명에서는 상기 모니터링부 400-1를 가지는 제10도와 같은 회로구성에 의해 동기된 내부클럭을 얻을 수 있게 된다. 그러할 경우에 저주파수 마진특성은 개선되는 것이 분명하다.In the embodiment, the logic of the waveform of D23, which is DF, and the waveform of T23, which is TF is as shown in FIG. 15 (a). Therefore, in the first half of the second cycle, the LSD 370 of FIG. 11 is the falling edge of D23. In response, the transfer gate 376 is opened to transfer the logic “L” latched to the latch LC1 to the latch LC2 at a later stage. As a result, the signal SF appearing at the output terminal SF appears as a logic "H". This is because the external clock CLK is relatively low frequency, and thus the internal clock is not obtained by the number of taps (here 22) of the synchronization delay line. Such a case is shown in FIG. 15 (a) as a timing in which none of the waveforms D3 to D23 are in phase with the second pulse of the waveform BD. In the conventional circuit, since the internal clock synchronized cannot be obtained in the above-described case, it cannot function properly. However, in the present invention, the internal clock synchronized with the circuit configuration shown in FIG. 10 having the monitoring unit 400-1 can be obtained. In that case, it is clear that the low frequency margin is improved.
이제부터, 상기 라스트 스위칭 신호 SF의 모니터링에 의한 주파수 확장동작이 3번째 사이클에서 행하여지는데, 이를 설명한다. 이 원리는 간단히 말해서 위상 동기된 내부클럭을 일단 얻기 위해 상기 모니터링부 400-1에 의해 제1클럭 BD를 최대지연량으로 지연시켜버리는 것이다. 제15(a)도에서 화살부호 K10은, 상기 제1클럭 BD에 비해 타임지연량 TSD만큼 지연된 클럭 SD가 얻어지는 것을 보이고 있다. 이렇게 되는 것은, 상기 모니터링부 400-1이 이제 상기 T2, T6,, T10, T14, T18, T22, SF를 모두 H 논리로 받기 때문이다. 즉, 이 때는 표 2의 조건에 따라 스위치 S4가 개방된다. 이에 따라, 제14도내의 노아게이트 405-1, 스페셜 딜레이 410-1, 410-2 및 410-3을 거쳐 노드 NO4에 나타나는 상기 제1클럭 BD는 상기 스위치 S4를 통해 노드 A11에 전송되고 이는 출력스위치용 노아 게이트 455를 거침에 의해 제15(a)도의 파형 SD의 3번째 펄스가 되는데, 이 것이 바로 주파수 확장동작에 의해 비로서 생성된 클럭 SD이다. 상기 클럭 SD의 3번째 펄스의 생성시점은 2번째 펄스와의 주기 TP에서 타임지연량 TSD가 합하여진 타임이 경과한 시점이다. 3번째 사이클에서 상기 클럭 SD의 생성에 따라 메인지연기 320에서는 제15(a)도의 파형 D1의 3번째 펄스와 같이 상기 타임지연량 TSD을 반영한 제2클럭 D1을 출력단으로 출력하며, 제1동기지연라인 322i내의 직렬연결된 제1단위 지연기들의 출력단에서는 상기 제2클럭 D1이 순차로 지연된 클럭들 D2-D23이 각기 대응되는 파형 D2-D23으로서 나타난다. 본 발명에 따른 주파수 확장동작에 의해 드디어 이제야 제15(a)도의 4번째 사이클에서 파형 D13이 상기 제1클럭 BD와 위상일치되는 것이 보여진다. 상기 도시된 타이밍의 예와 같이 상기 제1클럭 BD이 상기 제1단위 지연기 322-12의 출력클럭 D13와 위상이 일치한다면 제3(d)도에 보여지는 위상검출기 330-13가 이를 검출하게 된다. 여기서, 위상검출이란 상기 위상검출기 330-13의 노드 L13가 논리 하이에서 논리 로우로 변화되는 것을 의미한다. 즉, 위상검출기 330-1 ~ 330-12의 노드 L1-L12까지는 모두 논리 하이를 유지하고 있는 상태에서 위상검출기 330-13의 노드 L13이후부터 논리 로우로 변화되는 것이다. 이에 따라 제3(d)도의 위상검출기 330-13의 위상비교신호 T14(실제로는 구간 위상비교신호가 됨) 및 스위칭 인에이블신호 F13는 대응파형과 같이 논리 로우로 천이된다. 위상검출기 330-13의 위상검출에 관한 세부동작은 상술한 제1 실시예의 그 것과 동일하다. 상기 스위칭 인에이블신호 F13가 로우로 되면 대응되어 연결된 전송스위치 340-13만이 턴온되어 노드 D13′에 나타나는 제15(a)도의 파형 D13′와 같은 첫 번째 펄스 IV1가 내부클럭 PCLK으로서 처음 제공된다. 여기서, 상기 내부클럭 PCLK의 생성타이밍을 도면에서 자세히 보면 상기 외부클럭 CLK의 5번째 주기 5′th가 시작되는 시점과 정확히 일치함을 알 수 있다. 이로써 저주파수인 경우에도 일단 외부클럭에 위상동기된 내부클럭을 1차적으로 얻었다. 그러나 전원절약의 동작을 위해 이는 본 실시예에서 두 번째 펄스 IV2까지 버려진다.From now on, the frequency extension operation by monitoring the last switching signal SF is performed in the third cycle, which will be described. In short, this principle simply delays the first clock BD to the maximum amount of delay by the monitoring unit 400-1 to obtain a phase locked internal clock. Arrow K10 in FIG. 15 (a) shows that the clock SD delayed by the time delay amount TSD is obtained as compared with the first clock BD. This is because the monitoring unit 400-1 now receives all of the T2, T6, T10, T14, T18, T22 and SF in H logic. That is, at this time, the switch S4 is opened according to the conditions of Table 2. Accordingly, the first clock BD appearing at node NO4 via Noagate 405-1, special delays 410-1, 410-2, and 410-3 in FIG. 14 is transmitted to node A11 via the switch S4, which is output. The third pulse of the waveform SD of FIG. 15 (a) is obtained by passing through the switch Noah gate 455, which is the clock SD generated as a result of the frequency expansion operation. The point of time when the third pulse of the clock SD is generated is the time when the time delayed amount TSD is added in the period TP with the second pulse. In response to the generation of the clock SD in the third cycle, the main delay unit 320 outputs the second clock D1 reflecting the time delay amount TSD to the output terminal as the third pulse of the waveform D1 of FIG. At the output of the first unit delays connected in series in line 322i, the clocks D2-D23 in which the second clock D1 is sequentially delayed appear as corresponding waveforms D2-D23, respectively. It is finally shown that the waveform D13 is in phase coincidence with the first clock BD in the fourth cycle of FIG. 15 (a) by the frequency extension operation according to the present invention. If the first clock BD is in phase with the output clock D13 of the first unit delayer 322-12 as in the example of the illustrated timing, the phase detectors 330-13 shown in FIG. 3 (d) detect this. do. Here, phase detection means that the nodes L13 of the phase detectors 330-13 are changed from logic high to logic low. That is, the nodes L1-L12 of the phase detectors 330-1 to 330-12 are all changed to logic low after the nodes L13 of the phase detectors 330-13 while maintaining logic high. Accordingly, the phase comparison signal T14 (actually an interval phase comparison signal) and the switching enable signal F13 of the phase detectors 330-13 of FIG. 3 (d) transition to a logic low like the corresponding waveform. The detailed operation relating to the phase detection of the phase detectors 330-13 is the same as that of the first embodiment described above. When the switching enable signal F13 goes low, only the correspondingly connected transfer switches 340-13 are turned on, and the first pulse IV1 such as the waveform D13 'of FIG. 15 (a) shown in the node D13' is first provided as the internal clock PCLK. Here, when the generation timing of the inner clock PCLK is shown in detail in the drawing, it can be seen that the timing coincides with the start point of the fifth period 5′th of the outer clock CLK. As a result, even in the case of low frequency, the internal clock first phase-locked to the external clock was obtained. However, for the operation of power saving it is discarded until the second pulse IV2 in this embodiment.
한편, 파형 DF(D23)의 3번째 펄스의 폴링에지와 상기 시점 t1이후에 로우로 천이되는 T14의 논리에 의해 파형 SF는 하이에서 로우로 다시 천이된다. 상기 내부클럭 PCLK의 첫 번째 펄스 IV1를 얻은 후에는 상기 T14의 논리 “로우”가 후단에 위치되는 제1,2지연기내의 낸드 게이트에 각기 인가되므로, 제1,2지연기 322-17, 332-17, 위상검출기 330-17, 및 전송스위치 347-17을 포함하는 구간 딜레이세트 360-4내의 단위 딜레이세트부터 끝단까지의 단위 딜레이세트는 모두 동작차단 된다. 따라서, 이러한 동작차단에서 전력의 소모가 전술한 제1실시예의 제1동작모드와 유사하게 1차적으로 절감된다.On the other hand, the waveform SF transitions back from high to low by the logic of the falling edge of the third pulse of the waveform DF (D23) and T14, which transitions low after the time point t1. After obtaining the first pulse IV1 of the internal clock PCLK, the logic "low" of T14 is applied to the NAND gates in the first and second delay units located at the rear end, respectively, so that the first and second delay units 322-17, 332 The unit delay set in the interval delay set 360-4 including the -17, the phase detectors 330-17, and the transfer switches 347-17 to the end are all turned off. Therefore, the power consumption is primarily reduced in this operation blocking similar to the first operation mode of the first embodiment described above.
전원절약 동작을 극대화 하기 위하여, 전술한 제1실시예의 제2동작모드와 동일성을 가지는 동작이 타이밍도내의 화살부호 K20에 따라 5번째 사이클내에서 일어난다. 그러나, 그에 따른 내부클럭의 실질적인 응답은 7번째 사이클에서 발생되며, 6번째 사이클에서는 파형 D13′과 위상동기되는 두 번째 펄스 IV2가 내부클럭 PCLK으로서 여전히 제공된다. 이는 상기 스위칭 인에이블신호 F13만이 시점 t3전까지 여전히 로우상태를 유지하고 있기 때문이다.In order to maximize the power saving operation, an operation having the same identity as the second operation mode of the first embodiment described above takes place within the fifth cycle in accordance with arrow K20 in the timing diagram. However, the actual response of the internal clock thus occurs in the seventh cycle, in which the second pulse IV2, which is phase synchronized with the waveform D13 ', is still provided as the internal clock PCLK. This is because only the switching enable signal F13 remains low until time t3.
파형 T14∼23의 논리가 모두 로우이면 표 2의 조건에 따라 스위치 S3가 개방된다. 이에 따라, 제14도내의 노아게이트 405-1, 스페셜 딜레이 410-1, 410-2을 거쳐 노드 NO3에 나타나는 상기 제1클럭 BD는 상기 스위치 S3를 통해 노드 A11에 전송되고 이는 출력스위치용 노아 게이트 455를 거침에 의해 제15(a)도의 파형 SD의 5번째 펄스가 되는데, 이 것이 바로 제2동작모드에 의해 생성된 클럭 SD이다. 상기 클럭 SD의 5번째 펄스의 생성시점은 4번째 펄스와의 주기 TP에서 타임지연량 FSD가 합하여진 타임이 경과한 시점이다. 5번째 사이클에서 상기 클럭 SD의 생성에 따라 메인지연기 320에서는 제15(a)도의 파형 D1의 5번째 펄스와 같이 상기 타임지연량 FSD을 반영한 제2클럭 D1을 출력단으로 출력하며, 제1동기지연라인 322i내의 직렬연결된 제1단위 지연기들의 출력단에서는 상기 제2클럭 D1이 순차로 지연된 클럭들 D2-U23이 각기 대응되는 파형 D2-D23으로서 나타난다. 상기한 딜레이 도약동작에 의해 이제 제15(a)도의 6번째 사이클에서 파형 D9가 상기 제1클럭 BD와 위상일치되는 것이 보여진다. 즉, 파형 D13과 위상일치되던 타이밍이 파형 D9와 위상일치되는 젓이다.If the logic of the waveforms T14 to 23 is all low, the switch S3 is opened according to the conditions of Table 2. Accordingly, the first clock BD appearing at node NO3 via Noah gate 405-1, special delays 410-1, 410-2 in FIG. 14 is transmitted to node A11 through switch S3, which is a noah gate for an output switch. By passing through 455, it becomes the fifth pulse of the waveform SD of FIG. 15 (a), which is the clock SD generated by the second operation mode. The generation time of the fifth pulse of the clock SD is the time when the time delayed amount FSD is added in the period TP with the fourth pulse. According to the generation of the clock SD in the fifth cycle, the main delay unit 320 outputs a second clock D1 reflecting the time delay amount FSD to the output terminal as the fifth pulse of the waveform D1 of FIG. At the output of the first unit delays connected in series in line 322i, clocks D2-U23 in which the second clock D1 is sequentially delayed are shown as corresponding waveforms D2-D23, respectively. By the delay hopping operation, it is now shown that waveform D9 is in phase coincidence with the first clock BD in the sixth cycle of FIG. 15 (a). In other words, the timing that is in phase with the waveform D13 is in phase with the waveform D9.
상기 도시된 타이밍의 예와 같이, 상기 제1클럭 BD이 상기 제1단위 지연기 322-8의 출력클럭 D9와 위상이 일치한다는 것에 대한 검출은 위상검출기 330-9가 검출동작을 행한 결과이다. 제3(c)도의 위상검출기 330-9의 위상비교신호 T10(실제로는 구간 위상비교신호가 됨) 및 스위칭 인에이블신호 F9는 대응파형과 같이 논리 로우로 천이된다. 여기서도 위상검출기 330-9의 위상검출에 관한 세부동작은 상술한 제1 실시예의 그 것과 동일하다. 상기 스위칭 인에이블신호 F9가 로우로 되면 대응되어 연결된 전송스위치 340-9만이 턴온되어 노드 D9′에 나타나는 제15(a)도의 파형 D9′와 같은 세 번째 펄스 V1가 화살부호 K30에 따라 내부클럭 PCLK으로서 제공된다. 한편, 스위칭 인에이블신호 F13는 대응파형과 같이 논리 하이로 천이된다.As in the illustrated timing example, the detection that the first clock BD is in phase with the output clock D9 of the first unit delayer 322-8 is the result of the phase detector 330-9 performing the detection operation. The phase comparison signal T10 (actually an interval phase comparison signal) and the switching enable signal F9 of the phase detector 330-9 of FIG. 3 (c) transition to a logic low like the corresponding waveform. Here again, the detailed operation relating to the phase detection of the phase detector 330-9 is the same as that of the first embodiment described above. When the switching enable signal F9 goes low, only the corresponding transfer switch 340-9 is turned on so that the third pulse V1, which is the same as the waveform D9 'of FIG. 15 (a) shown in the node D9', is internally clocked in accordance with the arrow K30. It is provided as. On the other hand, the switching enable signal F13 transitions to logic high like the corresponding waveform.
상기 내부클럭 PCLK의 3번째 펄스 V1의 생성타이밍을 제15(b)도에서 자세히 보면 상기 외부클럭 CLK의 7번째 주기 7′th가 시작하는 시점과 정확히 일치함을 알 수 있다. 즉, 외부클럭의 7번째 주기와 동기되는 유효한 내부클럭이 비로서 얻어진다. 전원절약의 동작을 위해 메모리에서 내부클럭의 두 번째 펄스 IV2까지는 버려지고 3번째 펄스 V1이후부터 유효하게 취급된다. 3번째 펄스를 얻는데 걸리는 시간은 메모리에 어드레스를 인가하고나서 데이터 출력버퍼에 데이터가 저장되기까지 걸리는 시간에 비해 극히 짧은 시간이므로 무시할 수 있는 타임이다.When the generation timing of the third pulse V1 of the inner clock PCLK is closely illustrated in FIG. 15 (b), it can be seen that the timing 7′th of the seventh cycle of the outer clock CLK is exactly coincident with the start timing. In other words, a valid internal clock synchronized with the seventh period of the external clock is obtained as the ratio. For power-saving operation, up to the second pulse IV2 of the internal clock in memory is discarded and valid after the third pulse V1. The time taken to obtain the third pulse is a time that can be ignored since it is extremely short compared to the time taken to store the data in the data output buffer after applying an address to the memory.
모니터링부 400-1에 의한 고유한 딜레이 도약 동작에 의해 낸드 게이트를 내부에 가지는 제1,2지연기 322-13, 332-13, 위상검출기 330-13, 및 전송스위치 340-13을 포함하는 구간 딜레이세트 360-3내의 단위 딜레이세트부터 제1,2지연기 322-17, 332-17, 위상검출기 330-13, 및 전송스위치 340-17을 포함하는 구간 딜레이세트 360-4내의 단위 딜레이세트까지가 추가로 더 동작차단 된다. 이와 같이 상기 모니터링부 400-1의 기능에 의해 내부클럭 발생회로내에 소모되는 전력은 더욱 더 절감된다. 이 효과는 상기 동기지연라인의 탭수가 많을수록 커지며, 구간 딜레이세트내의 단위 딜레이세트 수를 증가시킬 수록 커짐은 분명하다.Section including first and second delay units 322-13, 332-13, phase detectors 330-13, and transfer switches 340-13 having NAND gates internally by a unique delay hopping operation by the monitoring unit 400-1. From unit delay set in delay set 360-3 to unit delay set in section delay set 360-4 including first and second delay units 322-17, 332-17, phase detectors 330-13, and transfer switches 340-17. Is further disabled. As such, power consumed in the internal clock generation circuit is further reduced by the function of the monitoring unit 400-1. This effect becomes larger as the number of taps of the synchronization delay line increases, and as the number of unit delay sets in the interval delay set increases.
상기한 본 발명의 타의 실시예에서는 저주파수에 대한 동작 마진 및 신뢰성이 보장하고, 딜레이 도약동작을 통해 후단의 구간 딜레이세트내의 단위 딜레이 세트에서 출력되던 내부클럭을 앞단으로 필요한 만큼 당겨서 내부클럭을 발생시키고 그 후단의 동작을 완전히 차단하므로 불필요한 전력의 낭비가 방지된다. 이에 따르면 결국 동기형 반도체 메모리 장치의 전체 전력소모가 줄어들며, 상대적으로 저주파수가 인가되는 경우에도 외부클럭에 동기된 내부클럭을 발생할 수 있으므로 저주파수 마진이 좋아진다.In another embodiment of the present invention described above, the operation margin and reliability for the low frequency are guaranteed, and the internal clock is generated by pulling the internal clock output from the unit delay set in the delay section of the rear section as necessary as the front end through the delay hopping operation. Since the operation of the next stage is completely blocked, unnecessary waste of power is prevented. As a result, the overall power consumption of the synchronous semiconductor memory device is reduced, and even when a relatively low frequency is applied, an internal clock synchronized with an external clock can be generated, thereby improving the low frequency margin.
상기한 본 발명의 제2 실시예는 도면을 중심으로 예를들어 설명되고 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다. 예를들어, 사안이 허용하는 한, 상기 구간 딜레이 세트 및 모니터링부의 내부구성을 달리할 수 있음은 물론 단위 지연기들의 지연량 및 갯수를 변경 또는 변화시킬 수 있음은 물론이다.Although the above-described second embodiment of the present invention has been described and limited by way of example with reference to the drawings, the same may be changed and modified in various ways without departing from the technical idea of the present invention to those skilled in the art. It will be obvious. For example, as long as the matter allows, the internal configuration of the interval delay set and the monitoring unit may be different, as well as to change or change the delay amount and the number of unit delays.
상술한 바와 같이 본 발명에 의하면, 외부클럭에 위상동기된 내부클럭이 제2동기지연라인의 소정번째 단위지연기에서 일단 출력된 직후부터는 상기 단위지연기의 소정번째 전단에 설치된 단위지연기에서 상기 내부클럭이 계속적으로 출력되게 하고 그 후단에 설치된 소자들의 동작을 모두 차단하게 되므로, 외부클럭에 정확히 동기된 내부클럭을 발생함은 물론, 불필요한 전력의 낭비를 방지하여 결국 동기형 반도체 메모리 장치의 전력소모를 줄이는 효과가 있다. 또한, 외부클럭에 보다 정확히 동기된 내부클럭을 얻으면서도 전력의 소비를 최소화함에 더하여 설정된 클럭주파수에 대하여 최소의 탭수를 가지게 할 수 있어 저주파수에 대한 동작 마진 및 신뢰성이 보장되는 효과가 있다.As described above, according to the present invention, immediately after the internal clock phase-locked to the external clock is output from the predetermined unit delay unit of the second synchronization delay line, the unit delay unit installed at the predetermined front end of the unit delay unit Since the internal clock is continuously output and the operation of the devices installed at the rear end is cut off, the internal clock is synchronized exactly with the external clock, and the unnecessary power is prevented, thereby reducing the power of the synchronous semiconductor memory device. It has the effect of reducing consumption. In addition, it is possible to have a minimum number of taps for a set clock frequency in addition to minimizing power consumption while obtaining an internal clock more accurately synchronized with an external clock, thereby ensuring an operation margin and reliability at a low frequency.
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