KR100227138B1 - 반도체 집적 회로 장치 - Google Patents

Abstract

본 발명은 DRAM 매크로 셀과 논리 셀을 동일 칩으로 형성하여, 신뢰성이 있고 또한 고속 동작이 가능한 고밀도 반도체 집적회로 장치를 제공하는 것을 목적으로 하고, 논리 셀과 동일 칩에 집적되는 DRAM 매크로 셀(14)은, 반도체 기판과 반대 전도형의 가드링(26)과, 가드링(26)내의 웰(27)내에 형성된 메모리 셀의 어레이(42)와, 전원공급선(34)과, 접지선(36)과, 전원공급선(34)과 접지선(36)의 사이에 접속된 바이패스 캐패시터(70)을 구비하고, 전원공급선(34)과 논리 셀의 전원공급선과는 다른 전원 패드에 접속되고, 접지선(36)과 논리 셀의 접지선은 공통의 접지패드 또는 저임피던스선으로 상호 접속된 근접한 접지 패드에 접속되는 것을 구성으로 한다.

Description

반도체 집적회로 장치

제 1 도는 본 발명의 제 1 실시예에 따른 ASIC로서의 반도체 집적회로 장치에 사용되는 DRAM 매크로 셀의 구성을 나타내는 평면도.

제 2 도는 제 1 도의 DRAM 매크로 셀 내의 블록도.

제 3 도는 제 1 도의 DRAM 매크로 셀이 사용된 본 발명의 제 1 실시예에 따라 ASIC로서의 반도체 집적회로 장치의 구성을 나타내는 칩 레이아웃도.

제 4 도는 제 1 도의 DRAM 매크로 셀이 사용된 본 발명의 제 2 실시예에 따른ASIC로서의 반도체 집적회로 장치의 구성을 나타내는 칩 례이아웃도.

제 5 도는 본발명의 제 3 실시예에 따른 ASIC로서의 반도체 집적회로 장치의 구성을 나타내는 칩 레이아웃도.

제 6 도는 제 5 도의 반도체 집적회로 장치에 사용되는 DRAM 매크로 셀의 구성을 나타내는 평면도.

제 7 도는 메모리 셀의 일례를 나타내는 단면도.

* 도면의 주요부분에 대한 부호의 설명

10 : 반도체 집적회로 장치 12 : 반도체 기판

14 : DRAM 매크로 셀(메모리 블록) 16 : 논리 셀(논리 블록)

22 : 패드 26 : 가드링

27 : 웰 34 : 전원공급선

36,38 : 접지선 42 : 메모리 셀 어레이

70 : 바이패스 캐패시터 100 : 반도체 집적회로 장치

102 : 논리칩 110 : 반도체 집적회로 장치

12 : DRAM 매크로셀 114 : 논리 셀

(산업상의 이용분야)

본 발명은 반도체 집적회로 장치에 관한 것이며, 특히 외부 배선용 패드를 갖는 동일칩의 반도체 기판에, 매크로 셀로서 밀 준비된 DRAM(다이나믹 랜덤 액서스 메모리) 메모리 블록 및 논리 블록을 조합하여 필요로 하는 회로기능을 실현하는 반도체 집적회로 장치에 관한 것이다.

(종래의 기술)

근년, 컴퓨터 시스템이 소형화, 고속화함에 따라서, 이들 컴퓨터 시스템에 광범위하게 사용되어 있는 DRAM의 시스템 전체로서의 고속화가 요구되고 있다.

이 DRAM의 고속화에는, 액세스타임의 고속화, 즉 데이터 요구를 받고 나서 데이터를 내보낼 때까지의 시간을 단축하는 것과, 사이클타임의 고속화, 바꾸어 말하면 데이터 전송 레이트의 고속화, 즉, 단위시간 당 데이터 전송량을 크게 하는 것이라는 두 개의 측면이 있다.

DRAM 자체의 액세스타임은 서서히 향상하고 있지만, 시스템 전체로서 본 경우에, DRAM에서의 데이터를 필요로 하는 논리칩과 DRAM 칩의 사이를 연결하는 카드(보드)상의 배선에 있어서의 지연이 무시할 수 없게 되고 있다.

또한, 데이터 전송 레이트를 고속으로 하기 위해서는, 데이터 버스 폭을 크게 하는 것이 효과적이지만, 종래의 메모리 모듈은 논리칩과 따로따로 형성되어, 이들이 카드상에 고정되어 접속되기 때문에, 카드상의 배선 가능한 면적이라든지 메모리 모듈의 장치면적에 의한 제약이 있어, 그다지 데이터 버스폭을 크게 할 수 없다.

한편, DRAM이 고속화됨에 따라서, 아래와 같은 여러 가지의 문제가 초래된다.

즉, 카드상의 배선 부하를 고속으로 스위칭하면, 소비전력이 증대하고, 동시에 스위칭에 의해서 큰 노이즈가 발생한다. 이 노이즈가 방사되면 EMC 등의 장해의 문제를 야기시킨다. 그리고, 이 동시 스위칭에 의한 노이즈의 문제는, 카드상의 데이터 버스폭이 커질수록 심각하게 된다.

또한, 일반적으로, DRAM이 사용되는 컴퓨터에서는, DRAM의 패키지를 작게 하여 카드상에서의 장치밀도를 높여서 DRAM을 고집적화하는 것과, 카드상의 어드레스신호용의 배선의 개수를 감소시켜 배선에 필요한 면적을 감소하는 것 등을 목적으로서, 어드레스 신호를 행 어드레스 신호와 열 어드레스 신호로 나누어서 이들을 시계열로 전송(시분할)하며, 카드상의 어드레스 신호용의 배선 및 패키지에 형성된 어드레스 신호 입력용의 핀을 행 어드레스 신호와 열 어드레스 신호로 공유함으로써, 핀수를 감소시켜 패키지를 소형화함과 동시에 카드상의 배선수를 감소시킨다.

그러나. 이러한 종래의 DRAM에서는, 핀에 입력되는 신호가 행 어드레스 신호인지 열 어드레스 신호인지를 인식할 필요가 있는데, 이 때문에 RAS(행 어드레스 스트로브신호) 및 CAS(열 어드레스 스트로브신호)를 사용하여 이들을 제어하면서 DRAM을 동작시키므로, DRAM을 고속으로 사용하는 경우 그 제어가 복잡하게 된다.

한편, DRAM에서는, 고속 용도에 따른 품종의 다양성도 요구되고 있고, 이 품종의 다양성에 대하여도, 데이터폭, 어드레스 깊이, 즉, 어드레스 비트에 의해 지정되는 어드레스 공간의 크기, 및 페이지 깊이, 즉, 열 어드레스 비트에 의해 지정되는 어드레스 공간의 크기 등의 구성의 다양성과, 메모리칩 또는 모듈의 외부와의 인터페이스의 다양성이라고 하는 두 개의 측면이 있다.

데이터폭에 관하여서는, 1 비트폭, 4 비트폭, 16 비트폭 등의 품종 전개가 이루어지고 있지만, 페이지 깊이에 대해서는 품종 전개가 행하여지고 있지 않다.

또한, 외부와의 인터페이스에 관하여서는, 최근, 싱크로너스 DRAM이나 램버스 DRAM 등과 같이, 종래의 DRAM과는 다른 인터페이스의 DRAM이 개발되어 있지만, 이들의 DRAM은 여러 가지의 논리칩이나 CPU에 대응할 수 있는 것은 아니고, 메모리에 합쳐서 논리칩을 설계하기도 하고, 메모리 콘트롤러등의 논리칩을 사용함으로써 인터페이스의 상위에 대응할 필요가 있다라는 점에 있어서는, 종래의 DRAM과 같다.

이 밖에, 논리칩에 관하여는, LSI의 집적도가 높아짐에 따라서, 외부 배선과의 접속을 행하기 위한 패드의 수가 증가하기 때문에, 내부 회로를 형성하는데 큰 면적을 요하지 않는 경우라도, 칩의 소형화를 층분히 도모할 수 없다고 하는 문제가 있었다.

(발명이 해결하고자 하는 과제 )

그런데, LSI의 한 형태인 ASIC(특정 용도의 IC)에서는, 컴퓨터의 라이브러리에 등록된 이미 설계 완료한 블록으로부터 필요한 블록을 호출하여 동일칩에 배치하고, 블록 사이를 배선함으로써, 원하는 회로 기능을 실현하는 것이 통상 행하여지고 있다. 이 때문에, 라이브러리에는, 수 게이트 이하의 규모의 기본적인 논리셀과 수백 게이트로부터 수킬로 게이트의 규모의 매크로 셀이 등록되어 있다. 이 라이브러리에, 미리 설계한 DRAM 매크로 셀을 등록해 두어, DRAM 매크로 셀을 논리 셀이나 아나로그 셀과 동일칩에 집적할 수 있으면, 상기 문제의 대부분을 해결할 수 있다.

그러나, 논리 셀이 다비트의 카운터나 레지스터를 포함하는 경우, 이들이 동시에 스위칭하거나 칩 바깥의 의부 주변 회로에 신호를 보내는 오프침 드라이버가 동시에 스위칭함으로써 칩내의 전원공급선이나 접지선에 흐르는 전류가 급격히 변화한다. 이 때문에, 전원공급선이나 접지선에 접속된 확산 영역과 반도체 기판 또는 웰 사이의 접합면이 순방향으로 바이어스되어, 확산 영역에 소수 캐리어가 주입되는 경우가 있다. 논리 셀에서는, 이 소수 캐리어의 주입에 의한 래치업을 방지하기 위해서, 에피택셜 웨이퍼등을 사용하여 반도체 기판의 저항값을 낮추는 등의 대책이 취해지고 있다. 그러나, 래치업 방지대책은 반드시 소수 캐리어의 가로방향으로의 확산을 방지할 수 없다. 한편, DRAM은 메모리 셀에 캐패시터를 포함하고 있고, 이 캐패시터는 기판표면에 형성된 확산 영역을 한쪽의 전극으로서 구성되는 것이 많다. 이 때문에, 소수 캐리어가 캐패시터의 확산영역에 주입되면, 캐패시터에 저장되어 있는 기억내용이 변하여 버린다. 또한, DRAM 셀내의 다이나믹회로중에서도 마찬가지로 캐패시터가 이용되기 때문에 다이나믹 회로가 오동작하는 경우가 있다. 이 소수캐리어의 문제는 DRAM 셀자체가 가지고 있는 것이며, 논리셀과 동일칩에 혼재하지 않은 경우라도 발생하는 문제이기는 하지만, 소수캐리어의 발생빈도가 증가하기 때문에, 논리 셀과 등일칩에 혼재한 경우에는 한층 더 심각하게 된다. 또한, DRAM 셀과 논리 셀이 발생시키는 노이즈의 문제도 있다. DRAM은, 메모리 셀로부터 판독한 미소한 전압을 컴퓨터의 논리신호로 증폭하는 감지 증폭시와 비트선의 프리챠지시에 큰 전류를 필요로 하기 때문에, 이들의 타이밍으로 전원공급선이나 접지선에 비교적 큰 노이즈를 발생시킨다. 한편, 논리 셀은, 카운터등과 같이 특정한 조건하에서 동시 스위칭하는 회로를 가지고 있기 때문에, 이들이 동시 스위칭하는 경우에 단발적으로 큰 노이즈를 발생시킨다. 그리고, DRAM의 각메모리 셀에 접속된 비트선(데이터선)에 이들 노이즈가 결합하면, 이것이 비트선상에서 판독 출력된 셀신호 전압에 중첩하여, 메모리 셀의 전압마진을 좁게 하여, 판독시의 에러등을 일으키기 쉽게 한다. 이 노이즈의 문제도 논리셀과 동일칩에 혼재하지 않은 경우에도 존재하지만, 논리 셀과 동일칩에 혼재한 경우에는 심각하게 된다.

또한 DRAM 메모리 블록과 논리 블록이 집적된 반도체 집적회로 장치를 제조하기 위해서는, DRAM의 제조 프로세스와 논리셀의 제조 프로세스를 통합할 필요가 있다. 그런데, 논리셀의 집적밀도는, 트랜지스터간이나 내부의 회로블록간의 금속배선의 밀도에 크게 의존하여, 배선공정, 즉, 제조프로세스의 후반부와, 금속배선의 다층 파인 피치 형성을 가능하게 하는 프로세스 전체에 있어서의 평탄화에 의한 점이 크다.

한편, DRAM의 고집적도는, 메모리셀을 어떻게 작게 만들 수 있을 것인가 하는 것이 주관심사며, 이는 제조프로세스에 포함되는 공정중, 트랜지스터 및 셀캐패시터를 만드는 공정, 즉, 프로세스의 전반부에서 대략 결정된다. 그리고, DRAM에서는, 비트선 이의에서, 금속 배선층의 고밀도 배선이 요구되지 않기 때문에, 일반적으로 금속 배선층이 적게 허용되는 피치도 크다. 이 때문에, DRAM의 제조 프로세스에서는 논리셀의 제조 프로세스 평탄화가 요구되지 않는다.

이와 같이, DRAM 셀의 제조 프로세스와 논리 셀의 제조 프로세스로서는 중요시되는 사항이 다르고, 또한 DRAM 셀의 제조프로세스에는 논리 셀의 제조 프로세스에는 포함되지 않은 공정이 있으므로, 이들을 단지 통합해서 만은, 칩 전체로서의 집적도를 높일 수가 없다

상기와 같은 문제가 있기 때문에, 당업자의 사이예서는, DRAM 매크로셀과 논리셀을 동일침에 혼재하는 것은 곤란한 것으로 되어 있다.

본 발명은 상기 문제를 고려하여, DRAM 메모리 블록과 논리블록이 고 집적도로 동일 칩상에 형성되고, 또한 이들이 안정적으로 고속 동작하는 반도체 집적회로 장치를 제공하는 것을 목적으로 한다.

또한, 본 발명은, 데이터 전송 레이트의 고속화 및 액세스 타임의 고속화를 도모할 수 있어, DRAM의 구성이라든지 인터페이스의 설계의 자유도를 제공할 수 있고, 또한 소비전력 및 노이즈를 감소할 수 있는 반도체 집적회로 장치를 제공하는 것을 목적으로 한다.

(과제를 해결하기 위한 수단)

본 발명은, 외부배선용 전원 패드 접지 패드 및 신호 패드가 형성된 동일칩의 반도체 기판에, 논리 블록과, 이 논리 블록과 접속되는 메모리 블록을 형성하도록 한 반도체 집적회로장치이다. 메모리 블록은, 메모리용 캐패시터를 포함하는 DRAM 셀이 배열된 DRAM 메모리셀 어레이와, 전원공급선과, 접지선을 구비하고, 논리 블록은 논리 회로부와, 전원공급선과, 섭지선을 구비한다. 메모리 블록의 전원공급선 및 논리 블록의 전원공급선은 다른 전원 패드에 접속된다.

메모리 블록의 접지선 및 논리 블록의 접지선은 동일한 접지 패드 또는 저임피던스선으로 상호 접속된, 근접한 다른 접지 패드에 접속되는 것이 바람직하다.

칩은, 또한 전원공급선과 접지선을 가지는 오프칩 드라이버 회로를 포함하며, 오프칩 드라이버회로의 전원공급선은 메모리 블록 및 논리 블록의 전원 공급선이 접속된 전원 패드와는 다른 전원패드에 접속되고, 오프칩 드라이버회로의 접지선은 메모리 블록 및 논리 블록의 접지선이 접속된 접지 패드와는 다른 접지 패드에 접속된다.

또한, 칩은 전원공급선과 접지선을 가지는 리시버 회로를 포함하며, 리시버회로의 전원공급선은 메모리 블록 및 논리 블록의 전원공급선이 접속된 전원 패드와는 다른 전원 패드에 접속되고, 리시버 회로의 접지선은 메모리 블록 및 논리 블록의 접지선이 접속된 접지 패드와 동일한 접지 패드 또는 저임피던스선으로 상호 접속된 근접한 다른 접지 패드에 접속된다.

메모리 블록은 병렬 배치된 복수의 DRAM 매크로 셀의 어레이를 구비하고, 각 DRAM 매크로 셀은 1 개이상 DRAM 메모리 셀 어레이와, DRAM 메모리셀 어레이의 판독 및 기록 동작에 필요한 주변회로를 포함하도록 형성된다. DRAM 메모리 셀은 반도체 기판과 반대전도형의 웰내에 형성되고, 각 DRAM 매크로 셀의 DRAM 메모리 셀어레이 및 주변회로의 영역은 반도체 기판과 반대전 도형의 가드링에 의해서 둘러싸인다.

각 DRAM 매크로 셀의 전원공급선 및 접지선은 각 DRAM 매크로 셀의 DRAM 메모리 셀 어레이 및 주변회로의 영역을 둘러싸도록 프레임으로 형성된다. 반도체기판이 P 전도형인 경우, 가드링은 N 전도형이고, 각 DRAM 매크로 셀의 전원 공급선이 가드링과 위치적으로 겹치도록 프레임으로 형성되고, 또한 가드링에 접속된다. 반도체 기판이 N 전도형인 경우, 가드링은 P 전도형이고, 각 DRAM 매프로 셀의 접지선이 가드링과 위치적으로 겹치도록 프레임으로 형성되고, 또한 가드링에접속된다.

각 DRAM 매크로 셀은 소정의 전원 패드 또는 접지 패드에 접속되어 있지만 메모리 블록의 내부회로에 접속되어 있지 않고, 또한 반도체 기판과 복수 개소에서 접속되어, 반도체 기판이 헝성하는 PN 접합을 역바이어스하기 위한 전압을 반도체 기판으로 공급하는 부가적 전원 공급선 또는 접지선을 포함할 수 있다.

각 DRAM 매크로 셀의 전원 공급선과 접지선과의 사이에는 바이패스 캐패시터가 접속된다. 바이패스 캐패시터와 메모리용 캐패시터는 트렌치형 캐패시터인 것이 바람직하다.

[실시예]

이하, 본 발명의 실시예를 도면에 근거하여 설명한다.

제 3 도에는, 본 발명의 제 1 실시예에 따른 ASIC로서의 반도체 집적회로 장치(10)의 구성이 도시되고 있다. 반도체 집적회로 장치(10)는 1 칩으로 형성되어, 평면형상이 거의 정사각 형태의 반도체 기판(12)을 구비하고 있다. 제 7 도에 도시한 바와 같이 반도체 기판(12)은 고불순물 농도의 P 형반도체 기판(12A)상에 저불순물 농도의 P 형에피택셜층(12B)이 형성된 에피택셜 웨이퍼로 구성되어 있다.

제 3 도에 도시한 바와 같이, 이 반도체 기판(12)에는 4Mb DRAM 테크놀로지를 이용한 32K×9비트 구성의 사각형의 DRAM 매크로 셀(14)이 반도체 기판(12)의 대향하는 변을 따라서 2열로 배열되고, 각 열은 8개의 DRAM 매크로 셀(14)을 포함하고 있다.

또한 DRAM 매크로 셀(14)의 어레이 사이에는 약 10OK의 게이트를 가지는 논리 셀(베이 셀)(16)이 형성되어 있다. 논리 셀(16)에는 회로소자(반도체소자)로서의 트랜지스터 등을 포함하는 도시하지 않은 논리회로와, 논리회로에 전원전압을공급하는 전원공급선(18)과, 전원공급선(18)의 아래에 놓여져 있고, 또한 논리회로에 접지전압을 공급하는 접지선(20)이 형성되어 있다. 전원공급선(18)은 논리 셀(16)의 장변방향에 따른 복수의 장변 전원공급선(18A)과, 논리 셀(16)의 단변 방향에 따른 복수의 단변 전원공급선(18B)으로서 구성되어 있고, 중앙부에 위치하는 2개의 장변 전원공급선(18A)이 각각 전원 패드예 접속되어 있다. 마찬가지로 접지선(20)은 인접하는 장변 전원공급선(18A) 사이에 배치된 장변 접지선(20A)과, 인접하는 단변 전원공급선(18B) 사이에 배치된 단변 접지선(20B)으로 구성되어 있고, 전원 패드에 접속된 장변 전원공급선(18A)의 외측에 위치하는 2개의 장변 접지선(20A)이 접지 패드에 접속되어 있다.

반도체 기판(12)의 외주부에는 패드영역(24)이 형성되어 있고, 패드 영역(24)에는 여러 가지의 전원패드, 접지패드 및 신호용 I/O 패드를 포함하는 패드(22)가 형성되어 있다. 또한, 패드 영역(24)에는 외부 주변회로로부터의 신호를 수신하는 리시버 회로(도시 안됨)와 외부 주변회로로 신호를 송신하는 오프칩 드라이버회로(도시 안됨)가 형성되어 있고, 또한 패드 영역(24)의 상부에는 리시버 회로 및 오프칩 드라이버 희로의 전원공급선(도시 안됨)과 접지선(도시 안됨)이 각각 프레임으로 형성되어 있다.

DRAM 매크로 셀(14)과, 논리 셀(16)과, 리시버 회로와, 오프칩 드라이버 회로는 도시하지 않는 내부 배선에 의해서 접속되어 있다.

제 1 도에는 제 3 도의 상측의 DRAM 매크로 셀 어레이의 DRAM 매크로 셀(14)의 구성이 도시되고 있다. DRAM 매크로 셀(14)은 반도체 기판(12)의 표면에 반도체 기판(12)과 반대전도형(본 실시예로서는 N 전도형)의 가드링(26)을 포함하며, 가드링(26)은 후술하는 메모리 셀 어레이(42) 및 주변회로를 포함하는 메모리 형성영역(29)을 둘러싸도록 프레임으로 형성되어 있다. 가드링(26)의 단변 방향에 따른 단부에는 연장부(26A)가 형성되어 있다.

가드링(26)의 위에는 도시하지 않은 절연층을 통해 가드링(26)과 위치적으로 겹치도록 DRAM 매크로셀(14)의 내부 회로에 전원전압을 공급하기 위한 전원공급선(금속배선)(34)이 형성되어 있다. 전원공급선(34)은 메모리 형성영역(29)을 둘러싸도록 가드링(26)과 대응하여 프례임으로 형성되어 있다. 또한, 전원공급선(34)의 단변 방향에 따른 단부에는 연장부(34A)가 형성되어 있다.

전원공급선(34)과 메모리 형성영역(29)의 사이에는 도시하지 않은 절연층을 통해 DRAM 매크로 셀(14)의 내부 회로에 접지전압을 공급하기 위한 접지선(금속배선)(36)이 형성되어 있다.

접지선(36)도 메모리 형성영역(29)을 둘러싸도록 프레임으로 형성되어 있다. 또한, 접지선(36)의 단변 방향에 따른 단부에는 연장부(36A)가 형성되어 있다.

DRAM 매크로 셀(14), 논리 셀(16), 리시버 회로 및 오프침 드라이버 회로는 3.3V 또는 5.0V의 같은 전원전압으로 동작하도록 설계되어 있고, 접지전압은 예를 들면 0V이다.

또한, DRAM 매크로 셀(14)은 DRAM 매크로 셀(14)의 단변 방향을 따라서 연장되는 상측과 하측의 P+ 형 기판 콘택트영역(확산영역)(28)을 가진다. 기판 콘택트 영역(28)의 위에는 도시하지 않은 절연층을 통해 이 기판 콘택트영역(28)과 위치적으로 겹치도록 부가적인 접지선(38)이 형성되어 있다. 이 접지선(38)은 칩의 주변부에 설치된 접지 패드에는 접속되지만, 칩내부의 회로에는 접속되지 않고, 기판콘택트영역(28)과 복수 개소에서 접속된다.

제 1 도의 하부의 전원공급선(34)과 접지선(38)의 사이의 영역은 터미널 영역(32)으로서 사용된다. 터미널 영역(32)에는 DRAM 매크로 셀(14)내의 내부 배선과, 논리셀(16), 리시버회로 및 오프칩 드라이버회로의 배선과의 상호접속에 사용되는 터미널(30)(제 2 도의 입력 터미널(30A) 및 출력 터미널(30B))이 형성된다.

복수의 DRAM 매크로 셀(14)이 병렬 배치되고 DRAM 매크로 셀(14)의 어레이가 형성될 때, 각 DRAM 매크로셀(14)의 단변 방향에 따른 전원공급선의 연장부(34A), 접지선(36)의 연장부(36A), 가드링(26)의 연장부(26A), 기판 큰택트영역(28) 및 접지선(38)이 상호 접속되어, 연속한 배선 또는 영역을 형성한다.

DRAM 매크로 셀 어레이에 있어서, 인접하는 DRAM 매크로 셀(14) 사이의 영역은 논리 셀(16)로부터의 배선을 통과시키기 위한 배선 영역(39)으로서 사용된다.

전원공급선(34), 접지선(36)은 DRAM 매크로 셀(14)의 내부 회로에 전원전압, 접지전압을 공급하기 위해서 DRAM 매크로 셀(14)내에 설치되는 내부 전원선, 내부접지선(도시 안됨)에 각각 접속된다. 또한, 전원공급선(34)은 도시하지 않은 절연층으로 형성된 관통 구멍인 콘택트 바이어를 통해, 가드링(26)과 복수 개소에서 접속되고, 반도체 기판-가드링의 PN 접합을 역바이어스한다.

DRAM 매크로 셀(14)의 전원공급선(34)과 논리 셀(16)의 전원공급선(18)은 칩이 다른 전원 패드에 접속되는 것이 바람직하다. 칩의 패드(22)는 전형적인 예로서 와이어 본딩에 의해, 또는 땜납 볼을 사용한다. 소위 C4 본딩에 의해, 칩 캐리어(도시 안됨)의 리드에 접촉되고, 이어서 칩 캐리어의 리드 카드(도시 안됨) 상의 전원버스, 접지버스, 신호선에 접속된다. 그러나, 배선 밀도가 높게 될수록, 본딩부가 미세화하여, 칩-카드간에 무시할 수 없는 기생 임피던스를 제공한다. 회로밀도를 늘일수록, 노이즈 등의 영향을 받기 쉽고, 특히, 매우 민감한 DRAM을 논리회로와 혼재하는 경우는, 될 수 있는 한 양자를 전기적으로 분리하는 것이 바람직하다.

만약 DRAM 매크로셀(14)의 전원공급선(34)과 논리 셀(16)의 전원공급선(18)을 같은 전원패드에 접속하면, 이 패드와 카드상의 전원 버스 사이의 기생임 피던스가 공통의 임피던스로서 작용하여, 한쪽의 셀의 동작이 다른쪽의 셀의 동작에 영향을 주기 쉽게 된다. DRAM 매크로 셀(14)의 전원공급선(34)과 논리 셀(16)의 전원공급선(18)을 다른 전원 패드에 접속함으로써, 이러한 공통의 기생 임피던스를 감소할 수 있고, 고신뢰성의 동작을 달성할 수 있다. 또한, 공통의 기생 임피던스를 작게 할 수 있는 경우 혹은 논리 셀(16)의 전원공급선(18)과 접지선(20)과의 사이에 정전용량이 큰 온칩의 바이패스 캐패시터를 형성할 수 있는 경우에는, DRAM매크로 셀(14)의 전원공급선(34)과 논리 셀(16)의 전원공급선(18)을 같은 전원 패드에 접속하고, 이것들의 전원공급선의 임피던스를 줄여도 되지만, 일반적으로는, 다른 전원 패드에 점속하는 것이 바람직하다.

DRAM 매크로 셀(14)의 접지선(36)과 논리 셀(16)의 접지선(20)은, 칩의 공통의 접지 패드에 접속되거나 저임피던스선에 의해서 상호 접속된 근접한 위치가 다른 접지 패드에 접속되는 것이 바람직하다. 이것에 의해, DRAM 매크로 셀(14)과 논리 셀(16)에 있어서의 신호 기준레벨의 차를 실질적으로 없앰과 동시에, 상기의 공통의 기생 임피던스를 감소시키어 노이즈의 결합을 최소로 하여, 오류 동작을 방지할 수 있다. DRAM 매크로 셀(14)의 접지선(36)과 논리 셀(16)의 접지선(20)은, 공통의 접지 패드에 접속되는 것이 바람직하지만, 이것들의 접지선과 공통의 접지패드의 사이의 접속 길이가 길게 되는 경우는, 다른 접지 패드에 접속하고, 이것들의 접지 패드를 칩상의 저임피던스의 상호 접속선에 의해서 접속해도 된다. 그러나 상기의 경우는, 상호 접속선의 임피던스의 영향을 피하기 위해서, 근접한 패드를 사용하여야 한다.

부가 접지선(38)은, 반도체 기판(12)이 DRAM 매크로 셀(14)의 플례이트 전위를 일정하게 유지하기 위해서, DRAM 매크로 셀(14)의 접지선과 같은 접지 패드에 접속되는 것이 바람직하다.

오프칩 드라이버회로는 큰 노이즈를 발생시킬 가능성이 있으므로, 오프칩 드라이버회로의 전원공급선은, DRAM 매크로 셀(14)의 전원공급선(34) 및 논리 셀(16)의 전원공급선(18)과는 별도의 전원 패드에 접속되는 것이 바람직하다. 단지, 논리 셀(16)의 전원공급선(18)과 접지선(20)의 사이에 큰 온칩의 바이패스 캐패시터를 접속할 수 있을 때는, 오프칩 드라이버 회로의 전원공급선과 논리 셀(16)의 전원공급선(18)을 단일의 연속한 공통의 전원공급선으로서 형성하여, 이것들의 전원공급선의 임피던스를 줄여도 좋다.

오프칩 드라이버회로의 접지선도, 큰 노이즈를 발생시킬 가능성이 있고, 또한, 이것은 칩의 외부로 보내는 신호의 기준 레벨이 되기 때문이고, DRAM 매크로 셀(14)의 접지선(36) 및 논리 셀(16)의 접지선(20)과는 별도의 접지 패드에 접속되는 것이 바람직하다.

리시버 회로의 전원공급선도 노이즈를 발생시킬 가능성이 있기 때문에, DRAM매크로 셀(14)의 전원공급선(34), 논리 셀(16)의 전원공급선(18) 및 오프칩 드라이버 회로의 전원공급선과는 별도의 전원 패드에 접속되는 것이 바람직하다.

데이터 신호를 받아들이는 리시버 회로의 접지선은, 오프칩 드라이버의 영향을 받지 않도록, 그리고 논리 셀(16)과 같은 신호 기준레벨을 가지도록 하기 위해서, 논리 셀(16)의 접지선(20)과 같은 접지 패드에 접속하는 것이 바람직하지만, 저임피던스선으로 상호DRAM 매크로 셀(14), 논리 셀(16), 리시버회로 및 오프칩 드라이버 회로의접속된 근접한 접지 패드에 접속하는 것도 가능하다. 이들 전원공급선 및 접지선은 저임피던스의 금속 배선으로 형성되어야 한다.

가드링(26)내의 메모리 셀 어레이 형성영역(40)에는,2 × 4로 배열된 8개의 메모리 셀 어레이(42)(4K ×9비트)가 형성되어 있다. 메모리 셀은, 제 7 도에 도시한 바와 같은 트렌치형 캐패시터로 구성된 기억소자(회로소자)인 메모리 캐패시터와 스위칭 소자(회로소자)로서의 P 채널형 전계효과 트랜지스터로 구성된다. 각메모리 셀 어례이(42)에는, 서브어레이마다 N 형의 웰(27)(제 7 도)이 설치되고, 전계 효과 트랜지스터는 웰(27)내에 형성되어 있다. 메모리 셀 어레이(42)내의 각 메모리 셀에는 행방향의 선택을 행하기 위한 워드선(도시생략)과 열방향의 선택을 행하기 위한 비트선(도시생략)이 각각 접속되어 있다.

또한, DRAM 매크로 셀(14)의 하부 영역에는, 터미덜 영역(32)에 형성된 터미널(30)을 통해 논리 셀(16) 또는 리시버 회로로부터 신흐를 수신하는 리시버 회로(44)(제 2 도)와, 논리 셀(16) 또는 오프칩 드라이버 회로로 신흐를 송신하는 드라이버 회로(46)(제 2 도)을 포함하는 입출력 회로(48)가 형성되어 있다. DRAM 매크로 셀(14)의 하부 영역에는, 또한, 터미널(30)을 통해 논리 셀(16), 리시버 회로 또는 오프칩 드라이버 회로와 DRAM 매크로 셀(14)의 사이에서 메모리 셀 테스트용 신호를 송수신하기 위한 테스트 입출력 회로(50)가 형성되며, 또한, 입출력 회로(48)와 테스트 입출력 회로(50)와의 전환이라든지, 테스트를 행하는 메모리 셀 어레이(42)의 선택이라든지 메모리 셀 어레이(42)의 테스트 모드의 전환을 행하는 테스트 제어회로(52)가 형성되어 있다.

가로 방향으로 인접하는 메모리 셀 어레이(42) 사이의 영역(54)(54A 내지 54D)에는, 비트선을 선택하는 열어드레스 디코더와, 비트선 및 데이터선을 접속하기 위한 비트 스위치와, 감지 증폭기가 형성되어 있다. 또한, 세로방향으로 나란한 각 쌍의 메모리 셀 어레이(42)의 사이에 영역(56)(56A 내지 56D)에는, 워드선을 선택하는 행어드레스 디코더가 형성되어 있다. 이상에 의해 행어드레스 디코더는 영역(56)에 인접하는 2개의 메모리 셀 어례이(42)에 공유되고, 열어드레스 디코더는 영역(54)에 인접하는 2개의 메모리 셀 어레이(42)에 공유된다. 또한, 제 2 도는 비공유형의 기본 구성을 도시하고 있다.

제 1 도의 영역(58)에는, 어드레스 회로(60), 클럭 및 제어신호 발생회로(62), 입력 데이터 회로(64) 및 출력 데이터 회로(66)에 대응하는 회로가 형성된다. 어드레스 회로(60)는, 어드레스 프리디코더를 포함하며, 입출력 회로(48)로부터의 어드레스 신호를 받아, 사용하는 메모리 셀 어레이(42)의 선택을 행하여, 선택된 메모리 셀 어레이(42)에 대응하는 행디코더, 열디코더에 각각 행어드레스, 열어드레스를 보내도록 동작한다. 클럭 및 제어신호 발생회로(62)는, 입출력 회로(48)로부터의 신호에 의해 DRAM 매크로 셀(14)내의 회로에 필요한 클럭신호(타이밍신호)나 제어신호를 발생시킨다. 입력 데이터 회로(64)는, 리시버 회로(44)(제 2도)로부터의 입력 데이터를 일시적으로 기억하는 데이터 스티어링 버퍼를 포함하며, 또한 입력 데이터를 메모리 셀 어레이(42)로 보내도록 동작한다. 출력 데이터회로(66)는, 감지 증폭기로부터의 출력 데이터를 일시적으로 기억하는 데이터 스트어링 버퍼를 포함하며, 또한 클력·제어신호 발생회로(62)로부터의 제어신호를 받아 드라이버 회로(46)에 데이터를 출력하도록 동작한다. 또한, 이 영역(58)의 2개의 모퉁이 부분에는, 전원공급선(34)과 접지선(36) 사이에 접속된 제 7 도에 도시한 바와 같은 트렌치형 캐패시터인 바이패스 캐패시터(70)가 형성되어 있다.

상기의 반도체 집적회로장 치(10)내에 형성된 각 DRAM 매크로 셀(14)내의 메모리 셀에 액세스하는 경우, 행어드레스중의 일부가 메모리 셀 어레이(42)의 선택에 사용된다. 구체적으로는, 각각 행어드레스가 10비트, 열어드레스가 5비트로 되고, 행어드례스중 2비트가 메모리 셀 어레이(42)의 선택에 사용되고 있다. 이것에 의해 행어드레스 디코더에 인접하는 2개의 메모리 셀 어레이(42)가 선택되고, 또한 그 메모리 셀 어레이(42)내의 워드선이 선택된다.

DRAM 매크로셀(14)은 전원공급선(34)과 접지선(36)사이에 접속된 바이패스 캐패시터(70)를 가진다. 따라서, 이들의 선사이에 돌발성의 전류가 흐른 경우에, 이 전류가 DRAM 매크로 셀(14) 또는 논리 셀(16)에 주는 영향을 감소할 수 있다.

이 바이패스 캐패시터(70)는 DRAM 매크로 셀(14)내의 반도체기판(12)상의 빈 스페이스를 이용하여 형성할 수 있기 때문에, 바이패스 캐패시터(70)의 형성에 의한 DRAM 매크로 셀(14)의 대형화를 초래하는 일 없이, 충분한 정전용량이 얻어진다.

또한, 바이패스 캐패시터(70)의 구조를 몌모리 캐패시터의 구조와 같은 구조로 할수 있고, 그 경우에는, 반도체 집적회로 장치(10)를 제조할 때에 메모리 캐패시터와 같은 공정에서 바이패스 캐패시터(70)를 형성할 수 있기 때문에, 제조공정을 증가시키는 일이 없다.

또한, 반도체 기판(12)으로서 고불순물 농도기판상에 기판의 농도보다도 낮은 불순물 농도의 에피택셜층을 형성한 에피택셜 웨이퍼를 사용하고 있기 때문에, 노이즈 전류가 반도체 기판(12)의 하측으로 제거되고, 또한, 발생한 캐리어가 반도체 기판(12)의 고농도부에서 소멸함과 더불어 접합용량의 증가 및 접합 내압의 저하가 각각 방지된다. 또한, DRAM 매크로 셀(14)이나 논리 셀(16)로 CMOS를 회로소자로서 사용한 경우에는, 기생 바이폴러 트랜지스터의 베이스 저항이 저하함으로써 래치업이 방지된다.

또한, 메모리 캐패시터로서 트렌치형 캐패시터를 사용하고 있기 때문에, 메모리 셀의 기억 캐패시턴스를 크게 할 수 있고, 또한, 소수 캐리어의 주입 또는 α입자에 의한 잡음 캐리어의 주입에 의한 기억내용의 반전이나 메모리 셀의 오류 동작이 감소된다. 또한, 트렌치형·캐패시터는, 평탄화에 알맞은 캐패시터이기 때문에, 반도체 집적회로 장치(10)의 제조시의 금속 배선층의 다층 파인 피치를 용이하게 할 수 있다.

또한, 메모리 셀은 가드링(26)에 의해 둘러싸인 웰(27)내에 형성되어 있고, 가드링(26) 및 웰(27)이 잡음 캐리어를 흡수하기 때문에, 기억내용이 반전하는 것이라든지 메모리 셀 및 DRAM 매크로 셀(14)의 주변회로의 오류 동작이 방지된다.

그리고, 제 1 실시예에 따른 반도체 집적회로 장치(10)는, 동일한 반도체 기판(12)상에 DRAM 매크로셀(14) 및 논리셀(16)이 집적되어 있고, DRAM 매크로 셀(14)과 논리 셀(16)이 다층 배선에 의해 배선되기 때문에, 데이터 버스폭을 크게할 수 있고{데이터 버스폭은 144비트(9비트×16개)}, 데이터 전송 레이트를 고속화할 수 있다. 또한, 본 반도체 집적회로 장치(10)는, DRAM 매크로 셀(14)과 논리셀(16)을 접속하는 배선을 짧게 할 수 있기 때문에, 배선상에서의 신호전달의 지연이 감소되고, 논리 셀(16)에서 본 액세스 타임 멎 사이클 타임을 고속화할 수 있다. 또한, 사이클 타임은, 액세스 타임이 고속화되기 위해서, 논리 셀(16)로부터 DRAM 매크로 셀(14)에 프리챠지의 개시를 빠르게 지시할 수 있는 점에서도 고속화가 가능하다. 일례로서, 종래의 DRAM과 본 실시예에 따른 반도체 집적회로 장치(10)의 DRAM 매크로 셀(14)의 액세스 타임, 사이클 타임 및 데이터 전송 레이트를 실제의 수치로서 비교하면, DRAM 칩과 논리 칩을 카드상의 배선으로 접속하는 데이터버스 폭 32비트의 종래의 퍼스널 컴퓨터에 사용되는 DRAM에서는, 사이클 타임은100ns에서 180ns정도, 액세스 타임은 60ns, 데이터 전송 레이트는 22mVs에서 40MB/s정도인데 대하여, 제 1 실시예에 따른 반도체 집적회로 장치(10)에서는, 사이클 타임은 60ns(선택된 1 개의 워드선상의 연속한 비트선을 선택하고, 이것들의 워드선 및 비트선이 접속된 메모리 셀에 순차 액세스하는 페이지 모드를 사용한 경우의 사이클 타임은 30ns), 액세스 타임은 30ns, 데이터 전송 레이트는 30OMB/s이다.

또한, 이 반도체 집적회로 장치(10)에서는, 동일한 반도체 기판(12)상에 DRAM 매크로 셀(14)과 논리 셀(16)이 집적되어 있고, 패키지의 크기나 카드상의 어드레스 신호선의 개수를 고려할 필요가 없고, 어드레스를 다중화하지 않아도 좋으므로, DRAM 매크로 셀(14)이나 논리 셀(16)의 설계에서 큰 자유도를 줄 수 있다.

또한, 이 반도체 집적회로 장치(10)에서는, DRAM매크로 셀(14)과 논리 셀(16)을 잇는 배선이 단축되므로, 소비전력 및 노이즈를 감소할 수 있다. 구체적인 수치로 비교하면, DRAM 칩과 논리칩을 카드상의 배선으로 접속하는 반도체 집적회로 장치에서, 카드상에 부하용량이 50pF인 데이터선이 32개 있고, 이들이 30ns사이클(페이지모드이면서 인터리브)로 구동되고, 1 사이클마다 0V 와 5.0V의 사이클 스윙하는 경우, 이것들의 데이터선을 충방전하는데 필요한 전력은 약 670mW이다. 한편, 반도체 집적회로장치(10)에서는 데이터선 1개당 부하용량은 대충 어림하더라도 2pF정도이고, 데이터선의 개수가 144개이고 이들이 30ns(페이지 모드)로 구동되고, 1 사이클마다 0V 와 5.0V의 사이를 스윙하는 경우, 이것들의 데이터선을 충방전하는데 필요한 전력은 약 12mw이다. 이 차이는, 시스템 전체로서의 소비 전력의 차이로 나타나, 시스템 전체로서의 소비전력의 차이는 데이터 전송 레이트와 데이터 버스폭에 비례하여 커진다. 따라서, 종래 타입의 반도체 집적회로 장치가 시스템에 사용된 경우와 비교하여, 반도체 집적회로 장치(10)는 그 소비 전력을 대폭 감소할 수 있다.

또한, 데이터선을 발생원으로 하는 노이즈 중에서는 동시 스위칭에 의한 노이즈가 중요하며, 이것은 신호에 근거하여 데이터선에 흐르는 전류의 시간적 변화율과 충방전되는 데이터선의 인덕턴스에 비례한다. 이 중 신호의 전이 시간과 인덕턴스는 카드상의 배선과 칩내의 배선에서 현격한 차이로 다른 이유가 아니지만, 충방전 전류는 부하용량에 비례하여 커지기 때문에, 데이터의 개수가 동일한 종래 타입의 반도체 집적회로 장치와 비교하여 제 1 실시예에 따른 반도체 집적회로 장치(10)는, 데이터선 1 개당의 부하용량이 작기 때문에, 발생하는 노이즈를 대폭 감소할 수 있다. 구체적으로는, 소비전력의 관점에서 본 예에 있어서, 카드상에서 데이터선의 전하추출시간, 칩상에서의 데이터선의 전하추출시간, 데이터선상의 전하를 추출하기 위한 카드상의 접지선의 인덕턴스 및 데이터선상의 전하를 추출하기위한 DRAM 매크로셀 4 개당 칩상의 접지선의 인덕턴스를 각각 1Ons,4ns,5nH,2nH로 하고, 피크 전류치를 평군 전류치의 2배, 전이 중간점에서 전류가 최대에 도달하는 경우, 카드상의 노이즈전압의 피크값은 3.2V에 도달하는데 대하여, 칩상의 노이즈 전압의 피크값은 0.36V정도이다. 또한, 발생하는 노이즈를 대폭 감소할 수있기 때문에, 불필요한 복사(방사노이즈)도 대폭 감소할 수 있다.

또한, 소비 전력에 관하여서는, 데이터 전송 레이트를 크게 하기 위해서, 한번에 복수의 DRAM 매크로셀(14)을 동시에 활성화하는 것을 고려하여, DRAM 매크로 셀 1 개당 소비전력을 낮게 역제할 필요가 있다. 그런데, DRAM에서는 선택된 워드선에 전압이 인가됨으로써 그 워드상의 모든 메모리 셀의 정보가 파괴되는 것을 고려하여, 비트선마다 감지 증폭기가 설치되어 있다. 그리고, DRAM 매크로 셀(14)의소비 전력은 주로 활성학되는 비트선의 수 및 정전용량, 즉, 활성화되는 감지 증폭기 수와 비트선의 길이로 결정된다. 여기에서, 제 1 도에 도시된 바와 같이, 반도체 집적회로 장치(10)에 사용되는 DRAM 매크로 셀(14)에는 단일이 아닌 복수의 메모리 셀 어레이(42)가 형성되어 있기 때문에, 각 메모리셀 어레이(42)내에서 1 개의 워드선에 접속되는 비트선의 수, 나아가서는 감지 증폭기 수가 감소되고, 또한, 1 회의 액세스에서는 이 중의 하나의 메모리 셀 어레이(42)만이 활성화되기 때문에, 한번에 활성화되는 비트선의 수 및 감지 증폭기의 수가 감소된다. 또한, 각 메모리 셀 어레이(42)의 주위에 행어드레스 디코더와 열어드레스 디코더가 배치되어 있기 때문에, 비트선이 짧게 되어 있다. 따라서, 본 실시에에 사용되는 DRAM 매크로셀 1 개당 소비전력은 낮게 억제되고 있다.

그런데, 상기와 같은 반도체 집적회로 장치(1O)를 제조하기 위해서는, DRAM의 제조프로세스와 논리 셀의 제조 프로세스와의 통합을 도모하면서, 반도체 집적회로 장치 전체에 있어서의 평탄성을 확보하여 다충 파인 피치 배선을 가능하게 하여, DRAM 본래의 집적도와 동시에 논리셀 본래의 집적도를 손상하지 않도록 할 필요가 있다.

본 실시예에서는, 메모리용 캐패시터 및 바이패스 캐패시터(70)로서 평탄화에 알맞은 트렌치형 캐패시터를 사용할 수 있어, 이것에 의해 평탄화가 도모된다.

또한, 본 실시예에서는 DRAM 매크로 셀(14) 및 논리 셀(16)의 개개의 회로소자를 분리하는 산화물 분리영역(80)(제 7 도)은 반도체기판과 동일평면이 되도록 매립되므로, 반도체 기판(12)의 요철이 감소된다.

또한, 배선층(금속배선)에서 발생하는 요철을 제거하기 위해서, 층간절연층을 예를 들면 케미칼 메카니칼 폴릿슈에 의해서 평탄화할 수 있다.

상기의 경우, 평탄화한 절연층에 관통구멍 또는 콘택트 바이어를 형성하고, 도금등에 의해 이것에 스터드 도체를 매립하고, 이 도체를 통해 각 배선층간을 접속할 수 있다. 이것에 의하면, 관통 구멍에 도체를 매립하고 있기 때문에, 관통구멍의 상부에 형성된 배선층의 구덩이가 감소되어 배선층이 평탄화하고, 이 배선층상에 형성되는 배선층의 다층 파인 피치 배선이 가능하게 된다.

이와 같이 본 실시예는, 메모리용 캐패시터 및 바이패스 캐패시터(70)로서의 트렌치형 키패시터의 사용이라든지, 매립형 분리영역(80)의 사용이라든지, 평탄화한 층간절연층에 스터드 도체를 매립함으로써, 반도체 기판(12)상의 요철을 감소할수 있어, 반도체 집적회로 장치(10)의 제조 프로세스의 배선 공정에서의 요철을 감소하여, 배선층의 절단등에 의한 배선의 단선이나 단락을 감소하여, 다충 파인 피치 배선을 가능하게 할 수 있다.

제 4 도에는, 본 발명의 제 2 실시예에 따른 ASIC로서의 1 칩으로 형성된 반도체 집적회로 장치(100)의 구성이 도시되어 있다. 또, 이하의 설명에서는, 제 1 실시예와 동일한 구성에는 동일한 부호를 붙이어 그 설명을 생략한다.

이 반도체 집적회로 장치(100)의 반도체 기판(12)에는, 2개의 DRAM 매크로 셀(14)이 형성되어 있다 또한, DRAM 매크로 셀(14)의 장변에 인접하여 약 100K의 게이트를 가지는 논리 셀(베이스셀)(102)이 형성되어 있다.

또한, DRAM 매크로 셀(14), 논리 셀(102), 리시버 회로 및 오프칩 드라이버 회로의 구성과, 전원공급선 및 접지선의 접속은 제 1 도 내지 제 3 도에 관하여 설명한 것과 같다.

이상과 같은 반도체 집적회로 장치(100)는 제 1 실시예에 따른 반도체 집적회로 장치(10)와 같은 효과를 가지고 있고, 데이터 버스폭은 18피트(9피트 × 2개)이다.

제 5 도에는, 본 발명의 제 3 실시예와 관계되는 ASIC로서의 1 칩으로 형성된 반도체 집적회로 장치(110)의 구성이-도시되고 있다.

이 반도체 집적회로 장치(110)의 반도체 기판(12)에는,16Mb DRAM 테크놀로지를 이용한 64K × 18비트구성의 사각형의 DRAM 매크로셀(112)이, 반도체 기판(12)의 대향하는 1조의 변을 따라서 4개씩 형성되어 있다. 또한, 직선 형태로 배치된 DRAM 매트로 셀(112) 사이에는 약 20OK의 게이트를 가지는 논리 셀(베이스셀)(114)이 형성되어 있다.

논리 셀(114)에는, 회로소자(반도체소자)로서의 트랜지스터 등을 포함하는 도시하지 않은, 논리회로와, 논리회로에 전원 전압을 공급하는 전원공급선(도시 안됨0과, 논리회로에 접지전압을 공급하는 접지선(도시 안됨)이 형성되어 잇다.

제 6 도에는, DRAM 매트로 셀(112)의 구성이 도시되고 잇다. 이 DRAM 매트로 셀(112)의 메모리 셀 어레이 형성영역(40)에는, 트렌티형 캐패시터와 전계효과 트랜지스터로 구성된 메모리 셀의 어레이120(8K×9비트)가 2×8로 배열되어 있다.

가로 방향으로 인접하는 메모리셀 어레이(120)사이의 영역(122)(122A 내지 122H)에는, 행어드레스 디코더가 형성되어 있다. 또한, 세로방향으로 나란히 각쌍의 메모리 셀 어레이(120) 사이의 영역(124)(124A 내지 124H)에는, 열어드레스 디코더, 비트 스위치 및 감지 증폭기 등이 형성되어 있다.

또한, 이 DRAM 매트로 셀(112)에는, 제 1 도의 기판 콘택트영역(28)에 대응하는 영역 및 접지선(38)에 대응하는 접지선은 형성되어 있지 않다.

이들 상위점을 제외하면 제 6 도의 구성은 제 1 도의 구성과 동일하다.

이 DRAM 매트로 셀(112)에서는, 각각 행어드레스가 11비트, 열어드레스가 5비트로 되어, 행어드레스 중 3비트가 메모리 셀 어레이(120)의 선택에 사용된다.

또한, DRAM 매트로 셀(112), 논리 셀(114), 리시버 회로 및 오프칩 드라이버 회로의 구성과 전원공급선 및 접지선의 접속은 제 1 도 내지 제 3도와 관련해서 설명한 것과 같다.

이 반도체 집적회로 장치(110)는 제 1 실시에에 다른 반도체 집적호로 장치(10)와 같은 효과를 가지고 있고, 데이터 버스폭은 144비트(18비트×8개)이다.

그런데, 데이터 전송 레이트를 고속으로 하기 위해서는, 본 발명에 따른 반도체 집적회로 장치의 설계 및 제조상의 제약 조건하에서, DRAM 매크로 셀의 데이터폭을 되도록이면 크게 하는 것이 바람직하다. 따라서, 메모리 용량이 동일하면, 어드레스 깊이는 얕게 된다.

또한, DRAM은 메모리 셀로서 다이나믹 회로를 사용하고 있기 때문에, 노이즈라든지 주위의 전기적 상태의 영향을 받기 쉽고, 그 하나의 현상이 패턴 센시티비티이다. 패턴 센시티비티는 노이즈 환경에 의해서 다르기 때문에, 동일 구성의 DRAM 매크로 셀이라도, 칩내에서 공존하는 논리 셀의 구성이라든지 칩 전체의 구성에 의해서 테스트의 결과가 다를 수 있다. 그 때문에, DRAM의 특성이 충분히 파악되어 제조 공정이 안정할 때가지, 논리 셀을 혼재한 유저 칩에 있어서도, BIST(빌트인 셀프테스트) 이외에 DRPM 매크로 셀을 직접 테스트할 수 있도록 할 필요가 있다. 이 때문에, 패키지의 각 핀에 복수의 기능을 할당하여 두고 제어신호에 따라서 할당된 기능을 전환하는 핀 멀티플렉스를 사용하여, DRAM 메크로 셀의 테스트에 필요한 신호를 외부 주변회로에서 리시버 셀을 통해 각 DRAM 매크로 셀로 보내고, 외부 주변회로에 테스트의 제어 및 그 테스트 데이터의 관측을 행하도록 하는 것이 바람직하다.

상기의 실시예에서는, 평탄화에 알맞은 캐패시터로서, 트렌치형 캐패시터를 사용하고 있지만, 이것 이외에, 플래너형 캐패시터라든지 평탄성을 향상시킨 스택형 캐패시터를 메모리셀의 캐패시터나 바이패스 캐패시터에 사용할 수 있다.

또한, 상기 실시예의 논리 셀로서는 스탠다드 셀, 매크로 셀, 게이트 어레이등의 ASIC 용의 논리 셀 및 풀 커스텀설계의 논리 셀을 사용할 수 있어, 필요에 따라서 여러 가지의 칩 인터페이스를 구축할 수 있다. 또한, 논리 셀은 내부회로에 디지털회로의 다른 아날로그 회로를 가질 수 있다.

또한, 기판전위를 안정화하기 위해서, 회로소자가 형성되어있지 않은 칩 이 면을 공결정 합금, 땜납, 전도성 접착제 등으로, 전원회로 또는 접지부와 접속된 도체 또는 기판전위와 같은 전위의 그 밖의 도체에 고정하여, 이 도체의 전위를 일정하게 유지하도록 하여도 좋다.

또한, 상기 실시예에서는, 접지 패드에 접속되지만 DRAM 매크로 셀내의 내부회로에는 접속되지 않은 접지선(38)이 형성되어 P 형 반도체 기판과 접속되고 있지만, N 형 반도체 기판을 사용할 때는, 전원 패드에 접속되어 내부회로에 접속되지 않은 전원공급선이 형성되어 반도체 기판(12)과 복수 개소에서 접속된다.

또한, 소프트에러의 방지 대책으로서는, 상기 실시예와 같이, 웰의 가운데에 메모리 셀 어레이를 형성하는 것, 축적용량이 크고, 또한 트렌치의 안쪽에 기억노드가 형성되어 잡음 캐리어가 주입되기 어려운 트렌치형 캐패시터를 사용하는 것 이외에, 기억노드나 비트선에 잡음캐리어가 주입되어 어려운 구조, 즉, 기억 노드나 비트선과의 접합부의 확산 영역(제7도의 확산영역(79))을 작게(접합면적을 작게)하거나, 패키지의 몰드 재료를 저방사성 원소 함유율의 것으로 하거나, 칩표면을 유기재로 코팅할 수 있다.

발명의 효과

본 발명은, 메모리 블록의 전원공급선과 논리 블록의 전원공급선이 따로따로 형성되어 다른 전원패드에 접속되어 있고, 한편, 메모리 블록의 접지선과 논리블록의 접지선이 따로따로 형성되어 공통의 접지 패드 또는 저임피던스선으로 상호 접속된 근접한 다른 접지 패드에만 접속되어 있고, 그것 이의의 부분에서는 접속되어 있지 않기 때문에, 메모리 블록 및 논리 블록간의 공통임피던스를 대폭 감소할 수 있어, 한쪽의 셀의 등작이 다른 쪽의 셀에 주는 영향을 작게 할 수 있고, 특히 전원 노이즈의 결합을 감소할 수 있다.

또한, 본 발명은, 메모리 블록의 접지선과 논리 블록의 접지선이, 공통의 패드 또는 근접 패드를 연결하는 저임피던스 배선으로 접속되어 있고, 그것 이외의 부분에서 접속되어 있지 않기 때문에, 메모리 블록 및 논리 블록간의 신호의 기준 레벨의 차이를 감소할 수 있어, 메모리 블록 및 논리 블록간의 신호의 송수신으로 발생하는 에러를 감소할 수 있다.

또한, 본 발명은, 각 DRAM 매크로 셀의 전원공급선과 접지선의 사이에 접속된 바이패스 캐패시터를 가지기 때문에, 돌발성의 전류의 영향을 감소할 수 있다.

또한, 각 DRAM 매크로 셀의 영역이 가드링에 의해서 둘러싸여 있고 이 가드링이 소수 캐리어 또는 α입자에 의한 잡음 캐리어를 흠수하기 때문에, 기억 내용이 반전하는 것이라든지 메모리 셀 및 DRAM 매크로 셀의 주변회로의 오류 동작을 방지할 수 있다.

각 DRAM 매크로 셀의 전원공급선 및 접지선은, DRAM 매크로 셀의 DRAM 메모리 셀 어레이 및 주변회로의 영역을 둘러싸도록 프레임으로 마련되어 있으므로, DRAM 매크로 셀의 내부회로는 임의의 방향에서 최단 거리로 전원공급선 및 접지선에 액세스할 수 있고, 따라서 전원 접속 및 접지 접속의 임피던스를 감소함과 더불어, 배선 설계의 융통성을 증대할 수 있다.

가드링 및 이것과 접속될 전원공급선 또는 접지선은 위치적으로 겹치도록 프레임으로 형성되므로, 가드링과 전원공급선 또는 접지선을 여러 군데로 접속할 수 있고, 가드링의 전위를 동일하게 유지할 수 있다.

또한, 전원 패드 또는 접지 패드에 접속되지만 DRAM 매크로 셀의 내부회로에 접속되지 않은 부가적 전원공급선 또는 접지선을 설치하여, 이것을 복수 개소에서 반도체 기판과 접속함으로써, 반도체 기판 전체를 똑같은 전위로 유지할 수 있다.

이상에서, 본 발명은, 메모리 블록과 논리 블록을 동일 칩에 혼재하더라도, 메모리 블록을 안정하게 동작시킬 수 있기 때문에, 이것에 의해, 데이터 전송 레이트의 고속화 및 액세스 타임의 고속화를 도모할 수 있고, DRAM의 구성이라든지 인터페이스의 설계의 자유도를 제공할 수 있고, 또한 소비전력 및 노이즈를 감소할수 있다.

Claims (13)

1. (정정) 반도체 집적회로 장치로서,

   ① 공통의 CM0S 공정 단계들을 이용해서 형성한 전원 패드와, 접지 패드와,신호 패드가 함께 형성되어 있는 동일 칩의 반도체 기판상에 형성된 응용 주문형집적회로(ASIC) 논리 블록 및 상기 논리 블록에 접속되는 메모리 블록을 포함하되,

   ② 상기 메모리 블록은 반도체 기판과 반대 전도형의 웰에 형성된 메모리 셀들과, 감지 증폭기들과, 판독 및 기록 동작에 필요한 디코더들 및 다른 주변 회로들과, 전원 공급선과, 접지 패드에 집속된 접지선을 가진 DRAM 메모리 매크로들의 어레이를 포함하며, 상기 메모리 셀들 각각은 메모리 캐패시터를 포함하고,

   ③ 상기 논리 블록은 메모리 동작과는 연관이 없는 소정의 논리 기능을 수행하는 논리 회로와, 전원 공급선과, 상기 메모리 블록이 접속되는 동일 접지 패드에 접속된 접지선을 포함하며,

   ④ 상기 메모리 블록의 상기 전원 공급선과 상기 논리 블록의 상기 전원 공급선은 다른 전원 패드에 접속되며,

   ⑤ 전원 공급선과 접지선을 구비하며, 외부 회로에 신호들을 보내기 위한 오프칩 드라이버 회로와,

   ⑥ 전원 공급선과 접지선을 구비하며, 외부 소스로부터의 신호들을 수신하기 위한 리시버 회로를 포함하며, 상기 리시버 회로의 접지선은, 상기 논리 블록의 접지선이 접속되는 동일 접지 패드 또는 저임피던스선을 통해 상호 접속된 근접한 다른 접지 패드에 접속됨으로써, 반도체 집적 회로 장치의 소비 전력과 노이즈가 감소되는 반도체 집적회로 장치.
2. (정정) 제 1 항에 있어서, 상기 칩은, 소정의 전원 패드 또는 접지 패드에 접속되어 있지만 상기 메모리 블록의 내부회로에 접속되어 있지 않고, 또한 상기 반도체 기판과 복수 개소에서 접속되어, 상기 반도체 기판이 형성하는 PN 접합을 역바이어스 하기 위한 전압을 상기 반도체 기판으로 공급하는 전원공급선 또는 접지선을 포함하는 반도체 집적회로 장치.
3. (정정) 반도체 집적회로 장치로서,

   ① 공통의 CM0S 공정 단계를 이용하여 동일 칩의 반도체 기판상에 전원 패드와, 접지 패드와, 신호 패드와 함꼐 형성한 응용 주문형 회로(ASIC)논리 블록및 상기 논리 블록에 접속되는 메모리 블록과,

   ② 상기 메모리 블록은 복수의 DRAM 매크로 셀들의 어레이를 포함하며,

   ③ 상기 DRAM 매크로 셀들 각각은, 메모리 셀이 상기 반도체 기판의 것과는 반대 전도형의 웰에 형성된 전계 효과 트랜지스터와 캐패시터를 포함하는 하나 이상의 DRAM 메모리 셀 어레이들과, 감지 증폭기들을 포함하는 주변회로들과, 상기 하나 이상의 DRAM 메모리 어레이들의 판독 및 기록 메모리 기능에 필요한 디코더들과, 전원 공급선과, 접지선을 포함하며,

   ④ 전원 공급선과 접지선을 구비하며, 의부 소스로부터 신호를 수신하기 위한 리시버 회로를 포함하며, 상기 리시버 회로의 접지선은, 상기 논리 블록의 집지선이 접속되는 동일 접지 패드 또.는 저임피던스선을 통해 상호 접속된 근접한 다른접지 패드에 접속됨으로써 반도체 집적 회로 장치의 소비 전력과 노이즈가 감소되고,

   ⑤ 상기 반도체 기판은 상기 반도체 기판과 반대 전도형의 가드링을 포함하며, 상기 가드링은 DRAM 메모리 셀 어레이들 각각과 상기 DRAM 매크로 셀들 각각의 주변 회로들을 둘러싸도록 형성되어 상기 매크로 셀들에서 발생된 노이즈를 흡수하는 반도체 집적회로 장치.
4. (정정) 제3항에 있어서, 상기 반도체 기판은 P 전도형이고, 상기 가드링은 N 전도형이고, 각 상기 DRAM 매크로 셀의 상기 전원공급선은, 각 상기 DRAM 매크로 셀의 DRAM 메모리 셀 어레이 및 주변회로의 영역을 둘러싸고 또한 상기 가드링과 위치적으로 겹치도록 프레임으로 형성되어 있고, 또한 상기 가드링에 접속되어 있는 반도체 집적회로 장치.
5. (정정) 제3항에있어서, 상기 반도체 기판은 N전도형이고, 상기 가드링은 P전도형이고, 각 상기 DRAM 매크로 셀의 상기 접지선은, 각 상기 DRAM 매크로 셀의 DRAM 메모리 셀 어레이 및주변회로의 영역을 둘러싸고 또한 상기 가드링과 위치적으로 겹치도록 프레임으로형성되어 있고, 또한 상기 가드링에 집속되어 있는 반도체 집적회로 장치.
6. (정정) 제3항에 있어서, 각 상기 DRAM 매크로 셀은, 상기 DRAM 매크로 셀의 전원 공급선과 접지선의 사이에 접속된 바이패스 캐패시터를 포함하는 반도체 집적회로장치.
7. (정정) 제6항에있어서, 상기 메모리셀의 캐패시터 및 상기 바이패스 캐패시터가 트렌치형 캐패시터인 반도체 집적회로 장치.
8. (정정) 반도체 집적회로 장치에 있어서-상기 반도체 집적회로 장치내에는 전원패드들과, 접지 패드들과, 신호 패드들이 형성되어 있는 동일 칩의 반도체 기판상에 공통의 CMOS 공정 단계를 이용하여 응용 주문형 회로(ASIC)논리 블록 및 내부배선에 의해서 상기 논리 블록과 접속되는 메모리 블록이 형성된다,

   ① 상기 메모리 블록은' 하나 이상의 DRAM 메모리 셀 어레이들을 포함하는 감지 증폭기들과 디코더들을 가지는 복수의 DRAM 매크로 셀들과, 상기 DRAM 메모리 어레이들의 판독 및 기록 메모리 기능에 필요한 주변회로들과, 전원 공급선과, 접지선을 포함하며,

   ② 상기 논리 블록은 논리 회로와, 전원 공급선과, 접지선을 포함하고,

   ③ 상기 DRAM 매크로 셀들의 상기 전원 공급선과 상기 논리 블록의 상기 전원 공급선은 각각 다른 전원 패드에 접속되고,

   ④ 상기 DRAM 매크로 셀들의 상기 접지선과 상기 논리 블록의 상기 접지선동일 접지 패드나 저임피던스선으로 상호 집속된 근접한 다른 패드들에 접속되고,

   ⑤ 상기 DRAM 매크로 셀들의 각각은, 소정의 전원 패드나 접지 패드에 접속되나, 상기 메모리 블록의 내부회로에는 접속되지 않는 추가 전원 공급선이나 접지선을 포함하며, 상기 추가 전원 공급선이나 접지선은 복수 개소에서 상기 반도체기판과 접속되어 상기 반도체 기판의 전위를 안정화시킴으로써 반도체 집적회로 장치의 소비 전력과 노이즈를 감소시키는 반도체 집적회로 장치.
9. (정정) 제8항에 있어서, 상기 칩은, 전원 공급선과 접지선을 구비한 오프칩 드라이버 회로를 포함하며, 상기 오프칩 드라이버회로의 전원 공급선은 상기 메모리 블록 및 상기 논리 블록의 전원 공급선이 접속된 전원 패드와는 다른 전원 패드에 접속되어 있는 반도체 집적회로 장치.
10. (정정) 제8항에 있어서, 상기 칩은, 전원 공급선과, 접지선을 구비한 오프칩 드라이버 회로를 포함하며, 상기 오프칩 드라이버 회로의 접지선은 상기 메모리 블록 및 상기 논리 블록의 접지선이 접속된 접지 패드와는 다른 접지 패드에 접속되어 있는 반도체 집적회로 장치.
11. (정정) 제8항에있어서, 상기 반도체 기판은, 각 상기 DRAM 매크로 셀의 DRAM 메모리 셀 어레이 및 주변회로의 영역을 둘러싸도록 형성된, 상기 반도체 기판과 반대 전도형의 가드링을 포함하는 반도체 집적회로장치.
12. (정정) 제11항에 있어서, 상기 반도체 기판은 P 전도형이고, 상기 가드링은 N 전도형이고, 각 상기 DRAM 매크로 셀의 전원공급선은, 각 상기 DRAM 매크로 셀의 DRAM 메모리 셀 어레이 및 주변회로의 영역을 둘러싸고 또한 상기 가드링과 위치적으로 겹치도록 프레임으로 형성되어 있고, 또한 상기 가드링에 접속되어 있는 반도체 집적회로 장치.
13. 제11항에있어서, 상기 반도체 기판은 N 전도형이고, 상기 가드링은 P 전도형이고, 각 상기 DRAM 매크로 셀의 전원공급선은, 각 상기 DRAM 매크로 셀의 DRAM 메모리 셀 어레이 및 주변회로의 영역을 둘러싸고 또한 상기 가드링과 위치적으로 겹치도록 프레임으로 형성되어 있고, 또한 상기 가드링에 접속되어 있는 반도체 집적회로 장치.