KR100226786B1 - Method for forming metal interconnection layer of semiconductor device - Google Patents

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Abstract

반도체소자의 배선 형성방법에 관한 것으로 특히, 공정을 단순화시키고, 신뢰성을 향상시킨 반도체소자의 배선 형성방법에 관한 것이다. 이와 같은 본 발명 반도체소자의 배선 형성방법은 반도체기판상에 콘택홀을 가진 제 1 절연막을 형성하는 단계, 상기 콘택홀을 포함한 상기 제 1 절연막 전면에 제 1 배선층과 상기 제 1 배선층상에 제 2 절연막을 형성하는 단계, 상기 제 2 절연막중 상기 콘택홀 상측에 위치한 상기 제 2 절연막을 일정 깊이 제거하여 트랜치를 형성하는 단계, 상기 트랜치를 포함한 상기 제 2 절연막 전면에 감광막을 도포한후 상기 트랜치에 인접한 상기 제 2 절연막상에만 남도록 패터닝하는 단계, 상기 패터닝된 감광막을 마스크로 이용한 식각공정으로 상기 제 2 절연막을 선택적으로 제거하여 상기 제 1 배선층이 노출되는 비아홀을 형성하는 단계, 상기 트랜치, 비아홀 및 노출된 제 1 배선층을 포함한 상기 제 2 절연막 전면에 베리어 메탈층 및 제 2 배선층을 형성하는 단계, 상기 제 2 배선층 및 베리어 메탈층을 상기 제 2 절연막의 상면과 동일 높이가 되도록 식각하는 단계, 그리고 상기 제 2 절연막을 포함한 전면에 제 3 절연막을 형성하는 단계를 포함한다.The present invention relates to a method of forming a wiring of a semiconductor device, and more particularly, to a method of forming a wiring of a semiconductor device with a simplified process and improved reliability. The method of forming a wiring of the semiconductor device according to the present invention includes forming a first insulating film having a contact hole on a semiconductor substrate, and forming a first wiring layer on the entire surface of the first insulating film including the contact hole and a second wiring on the first wiring layer. Forming an insulating film, removing a second depth of the second insulating film located above the contact hole from the second insulating film to form a trench, applying a photoresist film to the entire surface of the second insulating film including the trench, and then forming a trench in the trench. Patterning the patterned photoresist so as to remain only on the adjacent second insulating film, and selectively removing the second insulating film by an etching process using the patterned photoresist as a mask to form a via hole through which the first wiring layer is exposed; Forming a barrier metal layer and a second wiring layer on the entire surface of the second insulating film including the exposed first wiring layer; System, comprising the steps of etching so that the second wiring layer and barrier metal layer has an upper surface flush with the second insulating film, and a step of forming a third insulation film on the front, including the second insulating film.

Description

반도체소자의 배선 형성방법Wiring Formation Method of Semiconductor Device

본 발명은 반도체소자의 배선 형성방법에 관한 것으로 특히, 공정을 단순화시키고, 신뢰성을 향상시킨 반도체소자의 배선 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a wiring of a semiconductor device, and more particularly, to a method for forming a wiring of a semiconductor device with a simplified process and improved reliability.

집적회로의 배선재료에는 전류를 전송한다는 성질 이외에 미세한 배선 패턴을 저코스트로 효율적으로 제조하고 또한 장시간의 사용에 대해서 단선 등의 고장이 생겨서는 안된다는 것등 제조 및 신뢰성면에 대해 여러 가지 조건이 필요하다.In addition to the property of transmitting current, the wiring material of the integrated circuit requires various conditions on the manufacturing and reliability aspects such as the efficient manufacture of fine wiring patterns at low cost and the failure such as disconnection for long time use. Do.

그와 같은 여러 조건은 염가의 고순도 재료, 전기전도율이 높을 것, 레지스트와의 선택비가 높을 것과 미세 가공이 가능할 것 등이다.Such conditions include low cost, high purity materials, high electrical conductivity, high selectivity with resist, and fine processing.

상기한 바와 같은 여러조건에 가장적합한 것으로 알려져 배선재료로 많이 사용되는 물질이 알루미늄(Al)인데 이와 같은 알루미늄도 일렉트로마이그레이션(electromigration : 전자이동)이 발생하기 쉽다는 등의 문제점이 있다. 이때, 전기적 이동도를 뜻하는 상기 일렉트로마이크레이션은 갖가지 금속에서 발생하는 현상으로 일반적으로 반도체소자의 배선재료로 사용하는 알루미늄 배선층에서도 알루미늄 배선층에 장시간 전류를 계속 흘리면 전자의 흐름에 의해 알루미늄 이온이 움직이는 것을 말하는 것으로 이러한 현상이 장시간 지속될 경우 보이드(void)나 크랙(crack)이 발생하게 되어 배선층이 단선하게 된다. 그러므로, 알루미늄을 합금막으로하거나, 그와 같은 알루미늄 합금막의 수명을 미리 예측해서 고장이 발생하지 않는 전류밀도가 되도록 배선 패턴에 대한 설계를 하거나, 베리어 메탈을 알루미늄의 상하층에 형성하거나,또는 다른 배선 금속을 사용하는 등의 연구가 진행되고 있다.Aluminum (Al), which is known to be most suitable for various conditions as described above, is widely used as a wiring material, and aluminum has such a problem that electromigration is likely to occur. In this case, the electromigration, which refers to electrical mobility, is a phenomenon occurring in various metals. In the aluminum wiring layer, which is generally used as a wiring material of a semiconductor device, aluminum ions move due to the flow of electrons when a current is continuously flowed in the aluminum wiring layer for a long time. If this phenomenon persists for a long time, voids or cracks are generated and the wiring layer is disconnected. Therefore, aluminum is used as an alloy film, or the wiring pattern is designed to have a current density at which failure does not occur by predicting the lifetime of such an aluminum alloy film in advance, or barrier metal is formed on the upper and lower layers of aluminum, or other Studies such as using a wiring metal are in progress.

또한, 대규모 집적회로에서는 칩면적의 대부분을 배선이 차지하게 되기 때문에 배선밀도를 높이는 것이 집적도를 높이는 데 최대의 기술과제이다. 이와 같은 문제를 해결하기 위한 방법중의 하나가 다층배선인데 집적회로에서의 다층배선이 필요한 주된 이유는 첫째, 교차배선을 가능하게 하여 회로 설계의 자유도를 향상시키고 둘째, 배선의 다층화에 의해서 집적도의 향상을 도모하며 셋째, 배선의 길이를 단축해서 배선저항과 기생용량을 저감시키므로 지연시간을 짧게 하여 소자의 동작속도 향상을 도모하는 것등이다.In addition, in a large-scale integrated circuit, since most of the chip area is occupied by wiring, increasing the wiring density is the biggest technical challenge in increasing the integration degree. One of the methods to solve this problem is multi-layered wiring. The main reason for multi-layered wiring in integrated circuits is to firstly improve the degree of freedom in circuit design by enabling cross-wiring, and Third, to shorten the length of the wiring to reduce the wiring resistance and parasitic capacitance, the delay time is shortened to improve the operation speed of the device.

이와 같은 종래 반도체소자의 배선 형성방법을 첨부된 도면을 참조하여 설명하기로 한다.Such a method of forming a wiring of a conventional semiconductor device will be described with reference to the accompanying drawings.

도 1a 내지 도 1f는 종래 반도체소자의 배선 형성공정 단면도이다.1A to 1F are cross-sectional views of a wiring forming process of a conventional semiconductor device.

먼저, 도 1a에 나타낸 바와 같이, 반도체기판(1)상에 절연막(2)을 형성한후 상기 절연막(2)을 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 콘택홀(3)을 형성한다.First, as shown in FIG. 1A, after forming the insulating film 2 on the semiconductor substrate 1, the insulating film 2 is selectively patterned (photolithography process + etching process) to form the contact hole 3. .

도 1b에 나타낸 바와 같이, 상기 콘택홀(3)을 포함한 절연막(2) 전면에 제 1 배선층(4) 및 IMD(Inter Metal Dielectric)층(5)을 차례로 형성한후 상기 IMD층(5)상에 감광막(PR1)을 도포한다. 이어서, 노광 및 현상공정으로 상기 콘택홀(3)과 동일한 위치의 감광막(PR1)을 선택적으로 패터닝하고, 패터닝된 감광막(PR1)을 마스크로 이용한 식각공정으로 상기 IMD층(5)을 선택적으로 제거하여 비아 홀(VIA hole)(6)을 형성한다. 이때, 상기 제 1 배선층(4)은 알루미늄이나 텅스텐을 사용하여 형성한다. 그리고, 상기 IMD층(5)은 제 1 배선층(4)을 절연하기 위한 금속층간 절연막이다.As shown in FIG. 1B, a first wiring layer 4 and an intermetal dielectric (IMD) layer 5 are sequentially formed on the entire surface of the insulating film 2 including the contact hole 3, and then on the IMD layer 5. The photosensitive film PR 1 is applied to the film. Subsequently, the photoresist film PR 1 at the same position as the contact hole 3 is selectively patterned by an exposure and development process, and the IMD layer 5 is selectively selected by an etching process using the patterned photoresist film PR 1 as a mask. To form a via hole (VIA hole) 6. At this time, the first wiring layer 4 is formed using aluminum or tungsten. The IMD layer 5 is an intermetallic insulating film for insulating the first wiring layer 4.

도 1c에 나타낸 바와 같이, 상기 감광막(PR1)을 제거한다. 이어서, 상기 비아홀(6)을 포함한 상기 IMD층(5) 전면에 베리어 메탈층(7) 및 텅스텐층(8)을 차례로 형성한다. 이때, 상기 베리어 메탈층(7)은 일렉트로마이그레이션(electromigration)특성을 저하시키기 위하여 형성하는 것으로 TiN이나 TiW등과 같은 물질을 사용하여 형성한다.As shown in FIG. 1C, the photosensitive film PR 1 is removed. Subsequently, a barrier metal layer 7 and a tungsten layer 8 are sequentially formed on the entire surface of the IMD layer 5 including the via holes 6. In this case, the barrier metal layer 7 is formed to reduce the electromigration characteristics and is formed using a material such as TiN or TiW.

도 1d에 나타낸 바와 같이, 상기 텅스텐층(8)을 에치백하여 상기 비아홀(6)내에 텅스텐 플러그(8a)를 형성한다. 그다음, 상기 텅스텐 플러그(8a)를 포함한 상기 베리어 메탈층(7) 전면에 금속층(9) 및 반사방지막(ARC : Anti Reflectivity Coating)(10)을 차례로 형성한다. 이어서, 상기 반사방지막(10)상에 감광막(PR2)을 도포한후 노광 및 현상공정으로 제 2 배선층 형성영역에만 남도록 상기 감광막(PR2)을 소정간격으로 패터닝한다. 이때, 상기 제 2 배선층 형성영역은 상기 제 1 배선층(4)과 수직한 방향으로 정의하여, 상기 비아홀(6) 및 비아홀(6)에 인접한 반사방지막(10)상측으로 정의한다. 그리고, 상기 금속층(9)은 알루미늄을 사용하여 형성하고, 상기 반사방지막(10)은 TiN이나 SiON 등을 사용하여 형성한다. 이때, 상기 알루미늄을 형성할 때 PVD(Physical Vapor Deposition)법을 사용하여 형성한다.As shown in FIG. 1D, the tungsten layer 8 is etched back to form a tungsten plug 8a in the via hole 6. Next, a metal layer 9 and an anti-reflective coating (ARC) 10 are sequentially formed on the barrier metal layer 7 including the tungsten plug 8a. Subsequently, after the photoresist film PR 2 is applied onto the antireflection film 10, the photoresist film PR 2 is patterned at predetermined intervals so as to remain only in the second wiring layer formation region by an exposure and development process. In this case, the second wiring layer forming region is defined in a direction perpendicular to the first wiring layer 4, and is defined above the anti-reflection film 10 adjacent to the via hole 6 and the via hole 6. The metal layer 9 is formed using aluminum, and the antireflection film 10 is formed using TiN, SiON, or the like. At this time, the aluminum is formed by using a physical vapor deposition (PVD) method.

도 1e에 나타낸 바와 같이, 상기 패터닝된 감광막(PR2)을 마스크로 이용한 식각공정으로 상기 반사방지막(10), 금속층(9) 및 베리어 메탈층(7)을 선택적으로 제거하여 소정 간격을 갖는 제 2 배선층(9a)을 형성한다. 이어서, 상기 감광막(PR2)을 제거한다. 그다음, 상기 제 2 배선층(9a), 반사방지막(10)의 표면 및 제 2 배선층(9a)사이의 IMD층(5)표면상에 TEOS층(11)을 형성한다.As shown in FIG. 1E, the anti-reflection film 10, the metal layer 9, and the barrier metal layer 7 are selectively removed by an etching process using the patterned photoresist PR 2 as a mask to have a predetermined interval. 2 wiring layer 9a is formed. Subsequently, the photosensitive film PR 2 is removed. Then, a TEOS layer 11 is formed on the surface of the second wiring layer 9a, the surface of the antireflection film 10, and the surface of the IMD layer 5 between the second wiring layer 9a.

도 1f에 나타낸 바와 같이, 상기 TEOS층(11) 전면에 SOG층(12)을 형성한다음 에치백하여 상기 제 2 배선층(9a) 사이의 골을 채워 평탄화시킨다. 이어서, 상기 TEOS층(11) 및 SOG층(12) 전면에 TEOS 등으로 이루어진 산화막(13)을 형성하여 TEOS층(11), SOG층(12) 및 산화막(13)등으로 이루어진 제 2 IMD층 형성공정을 완료한다.As shown in FIG. 1F, the SOG layer 12 is formed on the entire surface of the TEOS layer 11, and then etched back to fill and planarize the valleys between the second wiring layers 9a. Subsequently, an oxide film 13 made of TEOS or the like is formed over the TEOS layer 11 and the SOG layer 12 to form a second IMD layer made of the TEOS layer 11, the SOG layer 12, the oxide film 13, and the like. Complete the forming process.

종래 반도체소자의 배선 형성방법에 있어서는 다음과 같은 문제점이 있었다.The conventional method for forming a wiring of a semiconductor device has the following problems.

첫째, 제 1 배선층 상측의 비아홀을 통해 금속층을 콘택시키는 공정시 금속층 형성물질인 알루미늄을 PVD법으로 증착하는데, 종횡비(aspect ratio)가 클 경우 PVD법은 비아홀로 인한 스텝 커버리지에 취약하기 때문에 텅스텐을 증착는 공정과 에치백하여 텅스텐 플러그를 형성하는 공정 등을 필요로 하므로 공정이 복잡해 생산성이 저하되는 문제점이 있었다.First, in the process of contacting the metal layer through the via hole on the upper side of the first wiring layer, aluminum, which is a metal layer forming material, is deposited by the PVD method. If the aspect ratio is large, the PVD method is vulnerable to the step coverage caused by the via hole. Since deposition requires a process of forming a tungsten plug by etching and backing the process, the process is complicated and productivity has been reduced.

둘째, 알루미늄으로 형성하는 제 2 배선층에 대한 패터닝 공정시 알루미늄의 광에 대한 반사율이 심해 알루미늄의 상층에 광에 대한 반사율이 낮은 반사방지막을 형성하여야 하므로 공정이 복잡한 문제점이 있었다.Second, in the patterning process for the second wiring layer formed of aluminum, the aluminum has a high reflectance with respect to light, and thus an antireflection film having a low reflectance with respect to light must be formed on the upper layer of aluminum, thereby causing a complicated process.

셋째, 제 2 IMD층을 형성하는 공정이 금속층을 패터닝하여 제 2 배선층을 형성한후 제 2 배선층사이의 골을 채우기 위해 TEOS층과 SOG층을 형성하고 에치백한후 산화막을 형성하는등 3 단계로 이루어져 공정이 복잡한 문제점이 있었다.Third, in the process of forming the second IMD layer, the metal layer is patterned to form the second wiring layer, and then the TEOS layer and the SOG layer are formed, etched back, and an oxide film is formed to fill the valleys between the second wiring layers. The process consisted of complex problems.

넷째, 제 2 배선층 사이의 골을 채우는 공정시 TEOS층과 SOG층등의 산화막(SiO2)이 금속층인 제 2 배선층의 측면과 직접 접촉하므로 산화막 내부의 수분(OH-)에 의한 부식(CORROSION)에 취약한 문제점이 있고, 특히 제 2 배선층의 상측면 및 하측면에만 반사방지막 또는 베리어 메탈층의 역할을 하도록 TiN, TiW 및 SiON과 같은 물질을 형성하여 제 2 배선층의 양측면에서 발생하는 일렉트로마이그레이션에 취약한 문제점이 있었다.Fourth, in the process of filling the valleys between the second wiring layers, the oxide film (SiO 2 ) such as the TEOS layer and the SOG layer is in direct contact with the side surface of the second wiring layer, which is a metal layer, so that corrosion due to moisture (OH − ) in the oxide film is prevented. There is a problem that is vulnerable, in particular, the formation of a material such as TiN, TiW and SiON to act as an anti-reflection film or barrier metal layer only on the upper side and the lower side of the second wiring layer, which is vulnerable to electromigration occurring at both sides of the second wiring layer. There was this.

본 발명은 상기한 바와 같은 종래 반도체소자의 배선 형성방법의 문제점을 해결하기 위하여 안출한 것으로 특히, 절연막에 트랜치를 형성한다음 상기 트랜치에 선택적으로 비아홀을 형성한후 배선층을 형성하므로 공정을 단순화시킴은 물론 신뢰성을 향상시킨 반도체소자의 배선 형성방법을 제공하는데 그 목적이 있다The present invention has been made to solve the problems of the conventional method for forming a wiring of a semiconductor device as described above. In particular, a trench is formed in an insulating film and a via layer is formed after the via hole is selectively formed in the trench, thereby simplifying the process. Of course, the purpose of the present invention is to provide a method for forming a wiring of a semiconductor device with improved reliability.

도 1a 내지 도 1는 종래 반도체소자의 배선 형성공정 단면도1A to 1 are cross-sectional views of a wiring forming process of a conventional semiconductor device.

도 2a 내지 도 2h는 본 발명 반도체소자의 배선 형성공정 단면도2A to 2H are cross-sectional views of a wiring forming process of a semiconductor device of the present invention.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

21 : 반도체기판 22 : 절연막21 semiconductor substrate 22 insulating film

23 : 콘택홀 24 : 제 1 배선층23 contact hole 24 first wiring layer

25 : 제 1 IMD층 26 : 트랜치25: first IMD layer 26: trench

27 : 비아홀 28 : 베리어 메탈층27: via hole 28: barrier metal layer

29 : 제 1 금속층 30a : 제 2 배선층29: first metal layer 30a: second wiring layer

31 : 제 2 IMD층31: second IMD layer

본 발명에 따른 반도체소자의 배선 형성방법은 반도체기판상에 콘택홀을 가진 제 1 절연막을 형성하는 단계, 상기 콘택홀을 포함한 상기 제 1 절연막 전면에 제 1 배선층과 상기 제 1 배선층상에 제 2 절연막을 형성하는 단계, 상기 제 2 절연막중 상기 콘택홀과 동일한 위치의 상기 제 2 절연막을 일정 깊이 제거하여 트랜치를 형성하는 단계, 상기 트랜치를 포함한 상기 제 2 절연막 전면에 감광막을 도포한후 상기 트랜치에 인접한 상기 제 2 절연막상에만 남도록 선택적으로 패터닝하는 단계, 상기 패터닝된 감광막을 마스크로 이용한 식각공정으로 상기 제 2 절연막을 선택적으로 제거하여 상기 제 1 배선층이 노출되는 비아홀을 형성하는 단계, 상기 트랜치, 비아홀 및 노출된 제 1 배선층을 포함한 상기 제 2 절연막 전면에 베리어 메탈층 및 제 2 배선층을 형성하는 단계, 상기 제 2 배선층 및 베리어 메탈층을 상기 제 2 절연막의 상면과 동일 높이가 되도록 식각하는 단계, 그리고 상기 제 2 절연막을 포함한 전면에 제 3 절연막을 형성하는 단계를 포함한다.In the method for forming a wiring of a semiconductor device according to the present invention, forming a first insulating film having a contact hole on a semiconductor substrate, and forming a first wiring layer on the entire surface of the first insulating film including the contact hole and a second wiring layer on the first wiring layer. Forming an insulating film, forming a trench by removing a predetermined depth of the second insulating film at the same position as the contact hole in the second insulating film, applying a photoresist to the entire surface of the second insulating film including the trench, and then forming the trench. Selectively patterning only the second insulating layer adjacent to the second insulating layer, wherein the second insulating layer is selectively removed by an etching process using the patterned photoresist as a mask to form a via hole through which the first wiring layer is exposed; A barrier metal layer and a second wiring layer on the entire surface of the second insulating layer including a via hole and an exposed first wiring layer; Forming the second wiring layer and the barrier metal layer to have the same height as the upper surface of the second insulating layer, and forming a third insulating layer on the entire surface including the second insulating layer.

이와 같은 본 발명 반도체소자의 배선 형성방법을 첨부된 도면을 참조하여 설명하기로 한다.Such a wiring forming method of the semiconductor device of the present invention will be described with reference to the accompanying drawings.

도 2a 내지 도 2h는 본 발명 반도체소자의 배선 형성공정 단면도이다.2A to 2H are cross-sectional views of a wiring forming step of the semiconductor device of the present invention.

먼저, 도 2a에 나타낸 바와 같이, 반도체기판(21)상에 절연막(22)을 형성한후 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 콘택홀(23)을 형성한다.First, as shown in FIG. 2A, an insulating film 22 is formed on a semiconductor substrate 21 and then selectively patterned (photolithography process + etching process) to form a contact hole 23.

도 2b에 나타낸 바와 같이, 상기 콘택홀(23)을 포함한 절연막(22) 전면에 제 1 배선층(24) 및 제 1 IMD(Inter Metal Dielectric)층(25)을 차례로 형성한다. 이때, 상기 제 1 배선층(24)은 알루미늄이나 텅스텐을 사용하여 형성한다. 그리고, 상기 제 1 IMD층(25)은 제 1 배선층(24)을 절연하기 위한 금속층간 절연막이다.As shown in FIG. 2B, the first wiring layer 24 and the first IMD (Inter Metal Dielectric) layer 25 are sequentially formed on the entire surface of the insulating film 22 including the contact hole 23. In this case, the first wiring layer 24 is formed using aluminum or tungsten. The first IMD layer 25 is an intermetallic insulating film for insulating the first wiring layer 24.

도 2c에 나타낸 바와 같이, 상기 제 1 IMD층(25)상에 제 1 감광막(PR11)을 도포한다. 이어서, 노광 및 현상공정으로 제 2 배선층 형성영역을 정의하여 상기 콘택홀(23)과 동일한 위치의 제 1 감광막(PR11)을 포함하여 소정간격으로 제 1 감광막(PR11)을 선택적으로 패터닝하고, 패터닝된 제 1 감광막(PR11)을 마스크로 이용한 식각공정으로 상기 제 1 IMD층(25)을 일정깊이 식각하여 트랜치(26)를 형성한다.As shown in FIG. 2C, a first photosensitive film PR 11 is coated on the first IMD layer 25. Subsequently, the second wiring layer forming region is defined by an exposure and development process to selectively pattern the first photoresist film PR 11 at a predetermined interval, including the first photoresist film PR 11 at the same position as the contact hole 23. The trench 26 is formed by etching the first IMD layer 25 to a predetermined depth by an etching process using the patterned first photoresist film PR 11 as a mask.

도 2d에 나타낸 바와 같이, 상기 제 1 감광막(PR11)을 제거한다. 이어서, 상기 트랜치(26)를 포함한 제 1 IMD층(25) 전면에 제 2 감광막(PR12)을 도포한다. 그다음, 노광 및 현상공정으로 콘택홀(23)상측의 트랜치(26)보다 넓은 폭으로 상기 제 2 감광막(PR12)을 패터닝한다음, 패터닝된 제 2 감광막(PR12)을 마스크로 이용한 식각공정으로 상기 제 1 IMD층(25)을 식각하여 비아홀(27)을 형성한다. 이때, 상기 식각공정은 이방성 건식식각법을 사용하여 상기 트랜치(26)형성부분의 제 1 IMD층(25)을 통해 상기 제 1 배선층(24)의 상측면이 노출되면 식각공정을 종료시킨다. 그러면, 상기 비아홀(27)은 계단 형상으로 형성된다. 즉, 상기 비아홀(27)을 상부와 하부로 구분하였을 경우 상기 비아홀(27)의 상부를 하부보다 넓은 폭으로 형성하는 것이다. 이와 같은 비아홀(27)은 상기 제 1 배선층(24)과 후속공정에서 형성할 제 2 배선층을 연결시킬 목적으로 형성하는 것으로 제 1 배선층(24)에 수직하게 형성되는 제 2 배선층 또한 일정간격으로 형성되며, 트랜치(26) 및 비아홀(27)은 그와 같은 제 2 배선층이 일정간격으로 형성될 부분을 나타낸 것이다.As shown in FIG. 2D, the first photosensitive film PR 11 is removed. Next, a second photosensitive film PR 12 is coated on the entire surface of the first IMD layer 25 including the trench 26. Next, the second photoresist film PR 12 is patterned in a wider width than the trench 26 on the contact hole 23 by an exposure and development process, and then an etching process using the patterned second photoresist film PR 12 as a mask. The first IMD layer 25 is etched to form via holes 27. In this case, the etching process is terminated when the upper surface of the first wiring layer 24 is exposed through the first IMD layer 25 of the trench 26 forming part by using the anisotropic dry etching method. Then, the via hole 27 is formed in a step shape. That is, when the via hole 27 is divided into an upper part and a lower part, the upper part of the via hole 27 is formed to have a wider width than the lower part. The via hole 27 is formed to connect the first wiring layer 24 and the second wiring layer to be formed in a subsequent process, and the second wiring layer perpendicular to the first wiring layer 24 is also formed at a predetermined interval. The trench 26 and the via hole 27 represent portions in which such second wiring layers are to be formed at regular intervals.

도 2e에 나타낸 바와 같이, 상기 제 2 감광막(PR12)을 제거한다. 이어서, 상기 비아홀(27) 및 트랜치(26)가 형성된 제 1 IMD층(25) 상측의 모서리부분을 선택적으로 식각하여 그 모서리부분을 라운드(round)지게 한다. 이때, 상기 식각방법은 RF 스퍼터링법을 사용한다.As shown in FIG. 2E, the second photosensitive film PR 12 is removed. Subsequently, an edge portion of the upper portion of the first IMD layer 25 having the via hole 27 and the trench 26 is selectively etched to round the edge portion. In this case, the etching method uses an RF sputtering method.

도 2f에 나타낸 바와 같이, 상기 트랜치(26) 및 비아홀(27)이 형성된 제 1 IMD층(25) 표면 및 노출된 제 1 배선층(24) 표면에 베리어 메탈층(28)을 형성한후 상기 베리어 메탈층(28)상에 제 1 및 제 2 금속층(29)(30)을 차례로 형성한다. 이때, 상기 제 1 금속층(29)은 CVD법으로 텅스텐으로 형성하고, 상기 제 2 금속층(30)은 CVD나 PVD법을 사용하여 알루미늄으로 형성한다. 이때, 상기 알루미늄은 PVD법으로 형성한다음 리플로잉(reflowing)할 수 있다.As shown in FIG. 2F, the barrier metal layer 28 is formed on the surface of the first IMD layer 25 and the exposed first wiring layer 24 on which the trench 26 and the via hole 27 are formed. First and second metal layers 29 and 30 are sequentially formed on the metal layer 28. In this case, the first metal layer 29 is formed of tungsten by CVD, and the second metal layer 30 is formed of aluminum by CVD or PVD. In this case, the aluminum may be formed by PVD and then reflowed.

도 2g에 나타낸 바와 같이, 상기 제 2, 제 1 금속층(30)(29) 및 베리어 메탈층(28)을 IMD층(25)의 상측면이 노출될 때까지 화학기계적경면연마(CMP : Chemical Mechanical Polishing)법으로 연마하여 트랜치(26) 및 비아홀(27)내에 제 2 배선층(30a)을 형성한다. 이때, 다층배선의 하부 배선층과의 콘택을 위해 형성하는 비아홀(27)에 형성된 제 2 배선층(30a)을 살펴보면, 반도체소자의 다층배선 형성공정시 비아홀(27)의 종횡비가 커지더라도 제 2 배선층(30a)의 하부가 플러그 형상으로 형성되어 종횡비의 증가로 인한 단차문제를 해결할 수 있음을 알 수 있다. 즉, 플러그를 형성할 필요가 없는 것이다.As shown in FIG. 2G, the second and first metal layers 30 and 29 and the barrier metal layer 28 are subjected to chemical mechanical mirror polishing (CMP) until the upper surface of the IMD layer 25 is exposed. The second wiring layer 30a is formed in the trench 26 and the via hole 27 by polishing by a polishing method. In this case, referring to the second wiring layer 30a formed in the via hole 27 formed to contact the lower wiring layer of the multilayer wiring, even if the aspect ratio of the via hole 27 increases during the multilayer wiring forming process of the semiconductor device, the second wiring layer ( It can be seen that the lower portion of 30a) is formed in a plug shape to solve a step problem caused by an increase in aspect ratio. That is, there is no need to form a plug.

도 2h에 나타낸 바와 같이, 상기 제 2 배선층(30a)을 포함한 제 1 IMD층(25) 전면에 산화막 등의 절연막을 사용하여 제 2 IMD층(31)을 형성한다. 이상에서와 같은 본 발명 반도체소자의 배선 형성방법을 사용하면 상기 제 2 배선층(30a)상에 제 3, 제 4 배선층등 다층의 배선을 형성할 경우에도 용이하게 형성할 수 있을 것이다.As shown in FIG. 2H, the second IMD layer 31 is formed on the entire surface of the first IMD layer 25 including the second wiring layer 30a by using an insulating film such as an oxide film. When the wiring forming method of the semiconductor device of the present invention as described above is used, even when the multilayer wiring such as the third and fourth wiring layers is formed on the second wiring layer 30a, it can be easily formed.

본 발명에 따른 반도체소자의 배선 형성방법에 있어서는 다음과 같은 효과가 있다.The wiring forming method of the semiconductor device according to the present invention has the following effects.

첫째, 제 2 배선층을 형성하는 공정이 먼저, 트랜치를 형성하여 배선영역을 정의한후 상기 트랜치보다 넓은 폭을 갖는 비아홀을 계단 형상으로 형성한다음, 상기 비아홀을 포함한 전면에 텅스텐 및 배선층을 형성한후 CMP를 진행하므로 텅스텐 플러그를 형성하기 위하여 에치백하는 공정과 반사방지막을 형성하는 공정 등을 생략할 수 있어 공정을 단순화시키므로 생산성을 향상시킬수 있다.First, the process of forming the second wiring layer first forms a trench to define a wiring region, and then forms a via hole having a wider width than the trench in a step shape, and then forms a tungsten and wiring layer on the entire surface including the via hole. As CMP proceeds, the process of etching back to form a tungsten plug and the process of forming an anti-reflection film can be omitted, thereby simplifying the process and improving productivity.

둘째, 제 2 IMD층을 형성하는 공정이 제 2 배선층 형성공정후 제 2 배선층 및 제 1 IMD층상에 대한 증착공정만으로 형성할 수 있어 공정을 단순화할 수 있다.Second, the process of forming the second IMD layer can be formed only by the deposition process on the second wiring layer and the first IMD layer after the second wiring layer forming process, thereby simplifying the process.

셋째, 제 2 배선층 사이의 골을 채우는 공정이 필요없다Third, there is no need to fill the valleys between the second wiring layers.

넷째, 제 2 배선층의 양측면 및 하측면이 텅스텐 및 베리어 메탈층으로 감싸져 있으므로 일렉트로마이그레이션 특성을 향상시키고, 수분 등에 의한 배선층의 부식을 방지하여 신뢰도있는 반도체소자의 배선을 제공할 수 있다.Fourth, since both side surfaces and the bottom surface of the second wiring layer are wrapped with the tungsten and barrier metal layers, the electromigration characteristics can be improved, and corrosion of the wiring layer due to moisture or the like can be provided to provide reliable wiring of the semiconductor device.

Claims (4)

반도체기판상에 콘택홀을 가진 제 1 절연막을 형성하는 단계;Forming a first insulating film having a contact hole on the semiconductor substrate; 상기 콘택홀을 포함한 상기 제 1 절연막 전면에 제 1 배선층과 상기 제 1 배선층상에 제 2 절연막을 형성하는 단계;Forming a first insulating layer on the entire first insulating layer including the contact hole and a second insulating layer on the first wiring layer; 상기 제 2 절연막중 상기 콘택홀과 동일한 위치의 상기 제 2 절연막을 일정 깊이 제거하여 트랜치를 형성하는 단계;Forming a trench by removing a predetermined depth from the second insulating film at the same position as the contact hole in the second insulating film; 상기 트랜치를 포함한 상기 제 2 절연막 전면에 감광막을 도포한후 상기 트랜치를 제외한 상기 트랜치에 인접한 상기 제 2 절연막상에만 남도록 패터닝하는 단계;Applying a photoresist over the entire surface of the second insulating film including the trench and patterning the photoresist to remain only on the second insulating film adjacent to the trench except for the trench; 상기 패터닝된 감광막을 마스크로 이용한 식각공정으로 상기 제 2 절연막을 선택적으로 제거하여 상기 제 1 배선층이 노출되는 비아홀을 형성하는 단계;Forming a via hole through which the first wiring layer is exposed by selectively removing the second insulating layer by an etching process using the patterned photoresist as a mask; 상기 트랜치, 비아홀 및 노출된 제 1 배선층을 포함한 상기 제 2 절연막 전면에 베리어 메탈층 및 제 2 배선층을 형성하는 단계;Forming a barrier metal layer and a second wiring layer on an entire surface of the second insulating film including the trench, via holes, and the exposed first wiring layer; 상기 제 2 배선층 및 베리어 메탈층을 상기 제 2 절연막의 상면과 동일 높이가 되도록 식각하는 단계; 그리고Etching the second wiring layer and the barrier metal layer to be flush with the upper surface of the second insulating layer; And 상기 제 2 절연막을 포함한 전면에 제 3 절연막을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체소자의 배선 형성방법.And forming a third insulating film on the entire surface including the second insulating film. 제 1 항에 있어서, 상기 감광막을 마스크로 이용한 식각공정으로 상기 비아홀을 형성할 때 상기 트랜치부분의 상기 제 2 절연막이 제거되어 상기 제 1 배선층이 노출되면 식각을 종료하는 것을 특징으로 하는 반도체소자의 배선 형성방법.The semiconductor device of claim 1, wherein when the via hole is formed by an etching process using the photoresist layer as a mask, etching is terminated when the second insulating layer of the trench is removed to expose the first wiring layer. Wiring formation method. 제 1 항에 있어서, 상기 비아홀의 상부를 비아홀의 하부보다 넓게 형성함을 특징으로 하는 반도체소자의 배선 형성방법.The method of claim 1, wherein an upper portion of the via hole is formed wider than a lower portion of the via hole. 제 1 항에 있어서, 상기 비아홀 형성후 상기 제 2 절연막 상측의 모서리부분을 라운드지도록 선택적으로 식각하는 단계를 포함함을 특징으로 하는 반도체소자의 배선 형성방법.The method of claim 1, further comprising selectively etching a corner portion of the upper side of the second insulating layer after the via hole is formed.
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