KR100226026B1 - Inside power voltage generation circuit of dram device - Google Patents

Inside power voltage generation circuit of dram device Download PDF

Info

Publication number
KR100226026B1
KR100226026B1 KR1019960065319A KR19960065319A KR100226026B1 KR 100226026 B1 KR100226026 B1 KR 100226026B1 KR 1019960065319 A KR1019960065319 A KR 1019960065319A KR 19960065319 A KR19960065319 A KR 19960065319A KR 100226026 B1 KR100226026 B1 KR 100226026B1
Authority
KR
South Korea
Prior art keywords
power supply
supply voltage
signal
output
internal power
Prior art date
Application number
KR1019960065319A
Other languages
Korean (ko)
Other versions
KR19980046894A (en
Inventor
송호성
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019960065319A priority Critical patent/KR100226026B1/en
Publication of KR19980046894A publication Critical patent/KR19980046894A/en
Application granted granted Critical
Publication of KR100226026B1 publication Critical patent/KR100226026B1/en

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)

Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 소정레벨의 외부 전원전압을 입력받아 미리 예정된 내부 전원전압으로 변환하여 일정하게 출력하는 DRAM 장치의 내부 전원전압 발생회로에 관한 것으로써, 외부로부터 인가되는 외부 전원전압을 미리 예정된 내부 전원전압으로 변환하는 DRAM 장치의 내부 전원전압 발생회로에 있어서, 제 1 신호에 응답하여, 소정 레벨의 기준전압과 상기 내부 전원전압을 비교한 비교신호를 출력하되, 상기 내부 전원전압이 상기 기준전압에 비해 높은 전압레벨일 경우 제 1 레벨의 상기 비교신호를 출력하고, 상기 내부 전원전압이 상기 기준전압에 비해 낮은 전압레벨일 경우 제 2 레벨의 상기 비교신호를 출력하는 비교부와; 상기 비교부로부터 출력된 상기 비교신호에 응답하여, 상기 외부 전원전압으로부터 상기 내부 전원전압이 출력되는 출력단자로 일정 전류를 공급하는 제 1 구동부와; 상기 비교부를 디세이블시키거나 인에이블시키기 위해, 제 2 신호에 응답하여 상기 비교부로 인가된 상기 제 1 신호를 출력하는 제어부와; 셀프 리프레쉬 모드시 인에이블되는 제 3 신호에 응답하여, 상기 외부 전원전압으로부터 상기 출력단자로 일정 전류를 공급하는 제 2 구동부와; 상기 제 2 구동부로부터 출력되는 제 4 신호와 외부로부터 인가되는 제 5 신호를 각각 입력받아, 상기 두 신호들을 디코딩한 상기 제어부로 입력된 상기 제 2 신호를 출력하는 디코딩부로 이루어졌다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to an internal power supply voltage generation circuit of a DRAM device that receives an external power supply voltage of a predetermined level and converts the same into a predetermined internal power supply voltage. In an internal power supply voltage generation circuit of a DRAM device that converts an applied external power supply voltage into a predetermined internal power supply voltage, in response to a first signal, a comparison signal comparing a predetermined level of a reference voltage with the internal power supply voltage is output. Output the comparison signal of a first level when the internal power supply voltage is higher than the reference voltage; and output the comparison signal of a second level when the internal power supply voltage is lower than the reference voltage. A comparator for outputting; A first driver supplying a constant current to an output terminal from which the internal power supply voltage is output from the external power supply voltage in response to the comparison signal output from the comparison unit; A controller for outputting the first signal applied to the comparator in response to a second signal to disable or enable the comparator; A second driver configured to supply a constant current from the external power supply voltage to the output terminal in response to a third signal enabled in the self refresh mode; The decoder is configured to receive a fourth signal output from the second driver and a fifth signal applied from the outside, and output the second signal input to the controller which decodes the two signals.

Description

DRAM 장치의 내부 전원전압 발생회로.Internal power supply voltage generation circuit of DRAM device.

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 소정레벨의 외부 전원전압을 입력받아 미리 예정된 내부 전원전압으로 변환하여 일정하게 출력하는 DRAM 장치의 내부 전원전압 발생회로에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to an internal power supply voltage generation circuit of a DRAM device that receives an external power supply voltage having a predetermined level, converts the predetermined power supply voltage into a predetermined internal power supply voltage, and outputs the same.

최근 멀티 미디어 시스템의 고속화 및 소형화 추세에 따라 반도체 메모리 장치 역시 점차 고집적, 저전력, 고속, 그리고 다기능화되어 가고 있다. 이로인해, 유저들은 시스템의 전원소모를 최소화시키기 위해 스탠바이 상태에서는 DRAM을 셀프 리프레쉬 모드로 진입시켜 전력 소모를 줄이는 방법을 사용하여 왔다. 특히 휴대용 기기에 실장되는 반도체 메모리는 낮은 전원전압 영역에서도 안정하게 동작해야할 뿐만아니라 전원전압 소모 또한 작아야한다. 셀프 리프레쉬 모드시 소모되는 전류를 ICCS(Self Reflesh Current)라 칭한다. 결국 낮은 전원전압 영역에서 동작하는 DRAM의 특성은 상기 ICCS가 작을수록, 낮은 전원전압 영역에서 안정하게 동작할수록 좋다고할 수 있다. 그러나, 최근에는 시스템이 스탠바이 상태에서 전원전압을 2.5볼트 이하로 다운시켜 반도체 메모리에서 소모되는 ICCS를 줄이는 방법으로 시스템의 전원을 절감시키고 있다. 이러한 전원절감 모드를 사용함에 있어, 반도체 메모리가 2.5볼트 이하의 셀프 리프레쉬 모드에서도 안정적으로 동작해야 하는 선결 문제가 있다.With the recent trend toward higher and smaller multimedia systems, semiconductor memory devices are also becoming increasingly integrated, low power, high speed, and multifunctional. As a result, users have used a method to reduce power consumption by putting DRAM in self-refresh mode in standby mode to minimize power consumption of the system. In particular, the semiconductor memory mounted in a portable device must not only operate stably even in a low power supply voltage range, but also require low power supply voltage consumption. The current consumed in the self refresh mode is called ICCS (Self Reflesh Current). As a result, the characteristics of the DRAM operating in the low power supply voltage region may be better as the ICCS is smaller and stable in the low power supply voltage region. Recently, however, the system has been reducing power by reducing the ICCS consumed in the semiconductor memory by lowering the supply voltage to 2.5 volts or less in the standby state. In using such a power saving mode, there is a preliminary problem that the semiconductor memory must operate stably even in the self refresh mode of 2.5 volts or less.

최근 고밀도 반도체 메모리에서는 고속 동작과 동작 전류 감소 등의 반도체 특성 개선을 위해 3V - 6V의 동작 영역에서는 외부 공급 전압(external power voltage)에 관계없이 일정한 레벨을 유지시키는 IVC(internal voltage convertor) 발생회로를 채용하고 있다. 또한, EVC(external VCC, 외부전원)를 사용하도록 설계된 3.3볼트의 낮은 전원전압에서 동작하는 제품은 고 전원전압에서의 VIH 레벨의 취약과 동작 전류(ICC1) 증대 등의 문제가 있으므로 IVC를 사용하여 이러한 단점을 없앤 제품이 각광받고 있다. 종래 기술에 따른 DRAM 장치의 내부전원 발생회로는 도 1에 도시된 바와같다. 도 2에는 동작 타이밍도가 되어 있다. 도 1 내지 도 2를 참조하면서, 종래기술에 따른 셀프 리프레쉬 동작을 설명하면 다음과 같다.In recent years, in high density semiconductor memories, internal voltage convertor (IVC) generation circuits that maintain a constant level irrespective of external power voltage are used in operating regions of 3V to 6V to improve semiconductor characteristics such as high speed operation and reduced operating current. I adopt it. In addition, products operating at a low supply voltage of 3.3 volts designed to use EVC (external VCC) have a problem of weakness of VIH level at high power supply voltage and increase of operating current (ICC1). Products that eliminate these disadvantages are in the spotlight. The internal power generation circuit of the DRAM device according to the prior art is as shown in FIG. 2 is an operation timing diagram. 1 to 2, a self refresh operation according to the prior art will be described.

먼저, RASB 신호가 논리 '하이' 상태로 유지되는 RASB 프리챠지시 상기 RASB 신호가 지연된 PRASBD 신호 역시 논리 '하이' 상태로 유지된다. 이러한 경우, 프리챠지 및 등화용 PMOS 트랜지스터들(25, 26)이 각각 턴-온되어 출력단자(N1)를 외부 전원전압(VEXT)으로 프리챠지하고, 상기 출력단자(N1)와 노드 3를 동일한 상기 외부 전원전압(VEXT)으로 등화시킨다. 또한, 상기 출력단자(N1)가 상기 외부 전원전압(VEXT)으로 프리챠지되어 있기 때문에, 상기 외부 전원전압(VEXT)이 인가되는 전원단자(1)와 내부 전원전압(IVC)이 출력되는 출력단자(3) 사이에 채널이 연결되며 상기 출력단자(N1)에 게이트 단자가 연결된 외부 전원전압 드라이브용 PMOS 트랜지스터(16)는 턴-오프된다. 그리고, 정전류원으로 동작하는 NMOS 트랜지스터들(14, 15)은 상기 PRASBD 신호가 논리 '하이' 상태로 유지되어 있기 때문에 턴-오프된다. 따라서, 내부 전원전압 발생회로는 디세이블된다.First, when a RASB precharge in which a RASB signal is maintained in a logic 'high' state, the PRASBD signal in which the RASB signal is delayed is also maintained in a logic 'high' state. In this case, the precharge and equalization PMOS transistors 25 and 26 are turned on, respectively, to precharge the output terminal N1 to the external power supply voltage VEXT, and the output terminal N1 and the node 3 are the same. Equalize the external power supply voltage VEXT. In addition, since the output terminal N1 is precharged to the external power supply voltage VEXT, the power supply terminal 1 to which the external power supply voltage VEXT is applied and the output terminal outputting the internal power supply voltage IVC are output. A PMOS transistor 16 for an external power supply voltage drive having a channel connected between the terminals 3 and a gate terminal connected to the output terminal N1 is turned off. In addition, the NMOS transistors 14 and 15 that operate as constant current sources are turned off because the PRASBD signal remains in a logic 'high' state. Thus, the internal power supply voltage generation circuit is disabled.

이때, 상기 RASB 신호가 논리 '로우'로 천이되기 이전에 CASB 신호가 먼저 논리 '로우'로 천이되면 내부 회로들의 동작에 의해 셀프 리프레쉬 모드를 알리는 PSRAS 신호가 수십 uS후에 논리 '로우'에서 논리 '하이' 상태로 인에이블된다. 이로써, 도 2에 도시된 바와같이, 셀프 리프레쉬 모드(SELF REFLESH MODE) 또는 CBR(CASB BEFORE RASB)로 진입된다. 셀프 리프레쉬 모드에서 PRASBD 신호는 논리 '로우' 상태로 유지되며, 상기 PSRAS 신호는 논리 '하이' 상태로 유지된다. 이로써, 프리챠지 및 등화용 PMOS 트랜지스터들(25, 26)은 턴-오프된다. 그리고, 정전류원으로써 동작하는 상기 NMOS 트랜지스터들(14, 15)이 턴-온되어 일정한 전류를 흘려줌으로써 내부 전원전압 발생회로가 인에이블된다. 이때, 기준전압(VREFP)에 비해 내부 전원전압(IVC)이 높은 경우 노드 1의 전압레벨이 (VEXT - Vtp9) 전압레벨로 낮아져 상기 외부 전원전압 드라이버용 PMOS 트랜지스터(16)가 턴-온된다. 이로써, 내부 전원전압이 상기 PMOS 트랜지스터(16)를 통해 공급되는 일정 전류에 의해 원하는 소정 레벨로 유지된다.In this case, before the RASB signal transitions to logic 'low', if the CASB signal first transitions to logic 'low', the PSRAS signal indicating the self-refresh mode by the operation of internal circuits becomes logic 'low' in logic 'low' after several tens of uS. Enabled 'state. Thus, as shown in FIG. 2, the self refresh mode (SELF REFLESH MODE) or CBR (CASB BEFORE RASB) is entered. In the self refresh mode, the PRASBD signal remains in a logic 'low' state, and the PSRAS signal remains in a logic 'high' state. As a result, the precharge and equalization PMOS transistors 25 and 26 are turned off. The NMOS transistors 14 and 15, which operate as constant current sources, are turned on to flow a constant current, thereby enabling an internal power supply voltage generation circuit. At this time, when the internal power supply voltage IVC is higher than the reference voltage VREFP, the voltage level of the node 1 is lowered to the voltage level (VEXT-Vtp9), so that the external power supply voltage driver PMOS transistor 16 is turned on. Thus, the internal power supply voltage is maintained at a desired predetermined level by a constant current supplied through the PMOS transistor 16.

그러나, 상술한 바와같은 내부 전원전압 발생회로에 의하면, 3.3볼트 제품으로 2.5볼트 이하의 셀프 리프레쉬 동작 마진을 구현함에 있어 어려움이 따른다. 왜냐하면, 센싱 동작시 내부 전원전압(IVC)의 DIP(dissipasion)이 발생하면 데이터 '1' 센싱이 불량해져 셀에 재저장시 데이터가 뒤집힐 수 있기 때문이다. 그리고, 내부 전원전압(IVC)의 DIP은, 도 1에서 보는 바와같이, 기준전압(VREFP)과 내부 전원전압(IVC)의 비교시 상기 내부 전원전압(IVC)이 상기 기준전압(VREFP)에 비해 낮을 경우, 출력단자(N1)가 곧바로 논리 '로우'가 되어 외부 전원전압 드라이버용 PMOS 트랜지스터(16)를 턴-온시켜야한다. 그러나, 신호 지연으로 인해 상기 외부 전원전압 드라이버용 PMOS 트랜지스터(16)의 턴-온이 늦어져 내부 전원전압(IVC)의 DIP이 발생하며, 이러한 현상은 낮은 전원전압 영역(Low Vcc)에서 더욱 심하다. 또한, 도 2에 도시된 바와같이, 내부 전원전압 발생회로가 액티브되어 있는 동안, 기준전압(VREFP)과 내부 전원전압(IVC) 레벨이 비교되고 있기 때문에 정전류원으로 동작하는 상기 NMOS 트랜지스터들(14, 15)을 통해 DC 전류가 소모되는 문제점이 생겼다.However, according to the internal power supply voltage generation circuit described above, there is a difficulty in implementing a self refresh operation margin of 2.5 volts or less with a 3.3 volt product. This is because, when sensing DIP (dissipasion) of the internal power supply voltage (IVC) occurs during the sensing operation, data '1' sensing may be deteriorated and the data may be reversed when re-stored in the cell. In addition, as shown in FIG. 1, the DIP of the internal power supply voltage IVC has an internal power supply voltage IVC compared to the reference voltage VREFP when the reference voltage VREFP and the internal power supply voltage IVC are compared. When low, the output terminal N1 immediately becomes logic 'low' and the PMOS transistor 16 for external power supply voltage driver must be turned on. However, due to the signal delay, the turn-on of the PMOS transistor 16 for the external power supply voltage driver is delayed, causing a DIP of the internal power supply voltage IVC, which is more severe in the low power supply voltage region (Low Vcc). . Also, as shown in FIG. 2, while the internal power supply voltage generation circuit is active, the NMOS transistors 14 operating as a constant current source because the reference voltage VREFP and the internal power supply voltage IVC level are compared. , 15) caused the DC current to be consumed.

따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 셀프 리프레쉬 모드시 내부 전원전압의 DIP를 방지하며 기준전압과 내부 전원전압 레벨 비교시 소모되는 DC 전류를 방지하기 위한 DRAM 장치의 내부 전원전압 발생회로를 제공하는데 있다.Accordingly, an object of the present invention is to solve the above-mentioned problems, and to prevent DIP of an internal power supply voltage in a self-refresh mode and to prevent DC current consumed when comparing a reference voltage and an internal power supply voltage level. An internal power supply voltage generation circuit is provided.

도 1은 종래 기술에 따른 DRAM 장치의 내부 전원전압 발생회로를 보여주는 회로도;1 is a circuit diagram showing an internal power supply voltage generation circuit of a DRAM device according to the prior art;

도 2는 종래 기술에 따른 동작 타이밍도;2 is an operation timing diagram according to the prior art;

도 3은 본 발명에 따른 DRAM 장치의 내부 전원전압 발생회로의 구성을 보여주는 블록도;3 is a block diagram showing a configuration of an internal power supply voltage generation circuit of a DRAM device according to the present invention;

도 4는 본 발명에 따른 동작 타이밍도,4 is an operation timing diagram according to the present invention;

*도면의 주요 부분에 대한 부호 설명* Explanation of symbols on the main parts of the drawings

100 : 비교부120 : 제 1 구동부100: comparison unit 120: first drive unit

140 : 제어부160 : 제 2 구동부140: control unit 160: second drive unit

180 : 디코딩부200 : 프리챠지 및 등화수단180: decoding unit 200: precharge and equalization means

상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 외부로부터 인가되는 외부 전원전압을 미리 예정된 내부 전원전압으로 변환하는 DRAM 장치의 내부 전원전압 발생회로에 있어서, 제 1 신호에 응답하여, 소정 레벨의 기준전압과 상기 내부 전원전압을 비교한 비교신호를 출력하되, 상기 내부 전원전압이 상기 기준전압에 비해 높은 전압레벨일 경우 제 1 레벨의 상기 비교신호를 출력하고, 상기 내부 전원전압이 상기 기준전압에 비해 낮은 전압레벨일 경우 제 2 레벨의 상기 비교신호를 출력하는 비교부와; 상기 비교부로부터 출력된 상기 비교신호에 응답하여, 상기 외부 전원전압으로부터 상기 내부 전원전압이 출력되는 출력단자로 일정 전류를 공급하는 제 1 구동부와; 상기 비교부를 디세이블시키거나 인에이블시키기 위해, 제 2 신호에 응답하여 상기 비교부로 인가된 상기 제 1 신호를 출력하는 제어부와; 셀프 리프레쉬 모드시 인에이블되는 제 3 신호에 응답하여, 상기 외부 전원전압으로부터 상기 출력단자로 일정 전류를 공급하는 제 2 구동부와; 상기 제 2 구동부로부터 출력되는 제 4 신호와 외부로부터 인가되는 제 5 신호를 각각 입력받아, 상기 두 신호들을 디코딩한 상기 제어부로 입력된 상기 제 2 신호를 출력하는 디코딩부를 포함한다.According to one aspect of the present invention for achieving the above object, in the internal power supply voltage generation circuit of a DRAM device for converting an external power supply voltage applied from the outside into a predetermined internal power supply voltage, in response to the first signal And output a comparison signal comparing the reference voltage of a predetermined level with the internal power supply voltage, and output the comparison signal of a first level when the internal power supply voltage is higher than the reference voltage. A comparator for outputting the comparison signal at a second level when the voltage level is lower than the reference voltage; A first driver supplying a constant current to an output terminal from which the internal power supply voltage is output from the external power supply voltage in response to the comparison signal output from the comparison unit; A controller for outputting the first signal applied to the comparator in response to a second signal to disable or enable the comparator; A second driver configured to supply a constant current from the external power supply voltage to the output terminal in response to a third signal enabled in the self refresh mode; And a decoder configured to receive a fourth signal output from the second driver and a fifth signal applied from the outside, and output the second signal input to the controller which decodes the two signals.

이 실시예에 있어서, 상기 비교부는, 상기 기준전압이 인가되는 제 1 입력단자에 게이트 단자가 연결되며, 상기 비교신호가 출력되는 출력단자와 노드 2 사이에 채널이 연결된 제 1 n형 인한스먼트 NMOS 트랜지스터와; 상기 내부 전원전압이 출력되는 상기 출력단자에 게이트 단자가 연결되며, 노드 3과 상기 노드 2 사이에 채널이 연결된 제 2 n형 인한스먼트 MOS 트랜지스터와; 상기 제 1 전원단자와 상기 노드 1 사이에 채널이 연결되며, 상기 노드 3에 게이트 단자가 연결된 제 1 p형 인한스먼트 MOS 트랜지스터와; 상기 제 1 전원단자와 상기 노드 3에 채널이 연결되며, 상기 노드 3에 게이트 단자가 연결된 제 2 p형 인한스먼트 MOS 트랜지스터와; 상기 노드 2와 제 2 전원단자 사이에 각 채널이 직렬연결되며, 각 게이트 단자가 상기 제 1 신호가 인가되는 제 1 신호라인에 연결된 제 3 및 제 4 n형 인한스먼트 MOS 트랜지스터들로 구성되는 것을 특징으로 한다.In this embodiment, the comparator includes a first n-type resultant having a gate terminal connected to a first input terminal to which the reference voltage is applied, and a channel connected between an output terminal to which the comparison signal is output and node 2. An NMOS transistor; A second n-type implanted MOS transistor having a gate terminal connected to the output terminal to which the internal power supply voltage is output, and a channel connected between the node 3 and the node 2; A first p-type implanted MOS transistor having a channel connected between the first power terminal and the node 1 and a gate terminal connected to the node 3; A second p-type implanted MOS transistor having a channel connected to the first power terminal and the node 3 and a gate terminal connected to the node 3; Each channel is connected in series between the node 2 and the second power supply terminal, and each gate terminal includes third and fourth n-type excitation MOS transistors connected to a first signal line to which the first signal is applied. It is characterized by.

이 실시예에 있어서, 상기 제 1 구동부는, 상기 제 1 전원단자와 상기 내부 전원전압(이 출력되는 상기 출력단자 사이에 채널이 연결되며 상기 비교부의 출력단자에 게이트 단자가 연결된 제 3 p형 인한스먼트 MOS 트랜지스터로 구성되는 것을 특징으로 한다.In this embodiment, the first driving unit is a third p-type due to the channel is connected between the first power terminal and the output terminal (the output terminal which is output) and the gate terminal is connected to the output terminal of the comparator It is characterized by consisting of a segment MOS transistor.

이 실시예에 있어서, 상기 제어부는, 상기 내부 전원전압이 출력되는 상기 출력단자와 상기 제 2 신호가 전달되는 제 2 신호라인 사이에 채널이 연결되며 상기 제 2 신호라인에 게이트 단자가 연결된 제 4 p형 인한스먼트 MOS 트랜지스터와; 상기 제 2 신호라인과 상기 제 1 신호라인 사이에 채널이 연결되며 상기 제 1 신호라인에 게이트 단자가 연결된 제 5 p형 인한스먼트 MOS 트랜지스터와; 상기 제 1 신호라인과 상기 제 2 전원단자 사이에 채널이 연결된 상기 제 2 신호라인에 게이트 단자가 연결된 제 5 n형 인한스먼트 MOS 트랜지스터로 구성되는 것을 특징으로 한다.In this embodiment, the control unit, the channel is connected between the output terminal to which the internal power supply voltage is output and the second signal line through which the second signal is transmitted, the fourth connected to the gate terminal to the second signal line a p-type due MOS transistor; A fifth p-type implanted MOS transistor having a channel connected between the second signal line and the first signal line and a gate terminal connected to the first signal line; And a fifth n-type implanted MOS transistor having a gate terminal connected to the second signal line having a channel connected between the first signal line and the second power supply terminal.

이 실시예에 있어서, 상기 제 2 구동부는, 상기 제 3 신호의 위상을 반전시켜 출력하는 제 1 인버터와; 상기 제 1 인버터의 출력단자에 게이트 단자가 연결되며, 상기 제 1 전원단자와 상기 내부 전원전압이 출력되는 상기 출력단자 사이에 채널이 연결된 제 6 p형 인한스먼트 MOS 트랜지스터로 구성되는 것을 특징으로 한다.In this embodiment, the second driving unit comprises: a first inverter for inverting and outputting a phase of the third signal; A gate terminal is connected to an output terminal of the first inverter, and a sixth p-type implanted MOS transistor has a channel connected between the first power terminal and the output terminal to which the internal power supply voltage is output. do.

이 실시예에 있어서, 상기 디코딩부는, 상기 제 5 신호의 위상을 반전시켜 출력하는 제 2 인버터와; 상기 제 1 및 제 2 인버터들의 각 출력단자에 입력단자들이 연결된 낸드 게이트로 구성되는 것을 특징으로 한다.In this embodiment, the decoding unit comprises: a second inverter for inverting and outputting a phase of the fifth signal; The NAND gate may include an input terminal connected to each output terminal of the first and second inverters.

이 실시예에 있어서, 상기 비교부는, 상기 제 2 신호에 응답하여 상기 비교신호가 출력되는 상기 출력단자를 상기 외부 전원전압으로 프리챠지하며 상기 출력단자와 상기 노드 3 사이를 상기 외부 전원전압으로 등화하는 프리챠지 및 등화수단을 더 포함하는 것을 특징으로 한다.In this embodiment, the comparator precharges the output terminal from which the comparison signal is output to the external power voltage in response to the second signal, and equalizes the output terminal and the node 3 to the external power voltage. It characterized in that it further comprises a precharge and equalizing means.

이 실시예에 있어서, 상기 프리챠지 및 등화수단은, 상기 제 2 신호의 위상을 반전시켜 출력하는 제 3 인버터와; 상기 제 3 인버터의 출력단자에 게이트 단자가 연결되며, 상기 제 1 전원단자와 상기 출력단자 사이에 채널이 연결된 제 7 p형 인한스먼트 MOS 트랜지스터와; 상기 제 3 인버터의 출력단자에 게이트 단자가 연결되며, 상기 출력단자와 상기 노드 3 사이에 채널이 연결된 제 8 p형 인한스먼트 MOS 트랜지스터로 구성되는 것을 특징으로 한다.In this embodiment, the precharge and equalization means comprises: a third inverter for inverting and outputting the phase of the second signal; A seventh p-type implanted MOS transistor having a gate terminal connected to an output terminal of the third inverter and having a channel connected between the first power terminal and the output terminal; A gate terminal is connected to an output terminal of the third inverter, and an eighth p-type implanted MOS transistor having a channel connected between the output terminal and the node 3 is configured.

이와같은 회로에 의해서, 셀프 리프레쉬 모드에서 기준전압과 내부 전원전압 비교시 소모되는 DC 전류를 방지함과 동시에 직접 내부 전원전압을 공급함으로써 셀프 리프레쉬 전류 및 내부 전원전압의 DIP를 방지할 수 있다.By such a circuit, it is possible to prevent the DC current consumed when comparing the reference voltage and the internal power supply voltage in the self-refresh mode and to supply the internal power supply voltage directly to prevent the DIP of the self refresh current and the internal power supply voltage.

이하 본 발명의 실시예에 따른 참조도면 도 3 내지 도 4에 의거하여 상세히 설명한다.Reference will be made in detail below with reference to FIGS. 3 to 4 according to an embodiment of the present invention.

도 3 내지 도 4에 있어서, 도 1 내지 도 2에 도시된 구성요소와 동일한 기능을 갖는 구성요소에 대해서 동일한 참조번호를 병기한다.In Figs. 3 to 4, the same reference numerals are given to the components having the same functions as the components shown in Figs.

도 3에는 본 발명의 바람직한 실시예에 따른 DRAM 장치의 내부 전원전압 발생회로의 구성을 보여주는 블록도가 도시되어 있다.3 is a block diagram showing the configuration of an internal power supply voltage generation circuit of a DRAM device according to a preferred embodiment of the present invention.

도 3를 참조하면, 본 발명에 따른 내부 전원전압 발생회로는 비교부(100), 제 1 구동부(120), 제어부(140), 제 2 구동부(160), 그리고, 디코딩부(180)로 구성되어 있다. 상기 비교부(100)는 상기 제어부(140)로부터 출력되는 소정레벨의 제어신호(S_CNT)에 응답하여, 소정 레벨의 기준전압(VREFP)과 상기 내부 전원전압(IVC)을 비교한 비교신호(S_COMP)를 출력한다. 즉, 상기 내부 전원전압(IVC)이 상기 기준전압(VREFP)에 비해 높은 전압레벨일 경우 논리 '하이'의 상기 비교신호(S_COMP)를 출력하여 상기 제 1 구동부(120)를 디세이블시킨다. 그리고, 상기 내부 전원전압(IVC)이 상기 기준전압(VREFP)에 비해 낮은 전압레벨일 경우 논리 '로우'의 상기 비교신호(S_COMP)를 출력하여 상기 제 1 구동부(120)를 인에이블시킨다.Referring to FIG. 3, the internal power supply voltage generation circuit according to the present invention includes a comparator 100, a first driver 120, a controller 140, a second driver 160, and a decoder 180. It is. The comparison unit 100 compares the reference voltage VREFP of the predetermined level with the internal power supply voltage IVC in response to the control signal S_CNT of the predetermined level output from the control unit 140. ) That is, when the internal power supply voltage IVC is at a higher voltage level than the reference voltage VREFP, the first driving unit 120 is disabled by outputting the comparison signal S_COMP having a logic 'high'. When the internal power supply voltage IVC is at a lower voltage level than the reference voltage VREFP, the first driving unit 120 is enabled by outputting the comparison signal S_COMP having a logic 'low'.

그리고, 상기 제 1 구동부(120)는 상기 비교부(100)로부터 출력된 상기 비교신호(S_COMP)에 응답하여 상기 외부 전원전압(VEXT)으로부터 상기 내부 전원전압(IVC)이 출력되는 출력단자(3)로 일정 전류를 공급한다. 상기 제어부(140)는 상기 비교부(100)를 디세이블시키거나 인에이블시키기 위해, 상기 디코딩부(180)로부터 출력되는 PRSBDD 신호에 응답하여 상기 비교부(100)로 인가된 상기 제어신호(S_CNT)를 출력하다. 상기 제 2 구동부(160)는 셀프 리프레쉬 모드를 알리는 PSRAS 신호에 응답하여, 상기 외부 전원전압(VEXT)을 상기 출력단자(3)로 일정하게 공급한다. 상기 디코딩부(180)는 상기 제 2 구동부(160)로부터 출력되는 PSRASB 신호와 외부로부터 인가되는 PRASBD 신호를 각각 입력받아, 상기 두 신호들(PSRASB, PRASBD)을 디코딩한 상기 제어부(140)로 입력된 상기 PRASBDD 신호를 출력한다. 그리고, 프리챠지 및 등화수단(200)은 상기 PRASBDD 신호에 응답하여 상기 비교신호(S_COMP)가 출력되는 상기 출력단자(N1)를 상기 외부 전원전압(VEXT)으로 프리챠지하며 상기 출력단자(N1)와 노드 3 사이를 상기 외부 전원전압(VEXT)으로 등화한다.In addition, the first driver 120 outputs the internal power supply voltage IVC from the external power supply voltage VEXT in response to the comparison signal S_COMP output from the comparator 100. Supply a constant current. The controller 140 applies the control signal S_CNT applied to the comparator 100 in response to a PRSBDD signal output from the decoder 180 to disable or enable the comparator 100. Output) The second driver 160 supplies the external power voltage VEXT to the output terminal 3 in response to the PSRAS signal indicating the self refresh mode. The decoder 180 receives the PSRASB signal output from the second driver 160 and the PRASBD signal applied from the outside, respectively, and decodes the two signals PSRASB and PRASBD to the controller 140. Output the PRASBDD signal. The precharge and equalization means 200 precharges the output terminal N1, from which the comparison signal S_COMP is output, to the external power voltage VEXT in response to the PRASBDD signal, and outputs the output terminal N1. Equalize between node 3 and node 3 with the external power supply voltage VEXT.

도 4에는 본 발명에 따른 동작 타이밍도가 도시되어 있다. 도 3 내지 도 4를 참조하면서, 본 발명에 따른 셀프 리프레쉬 동작을 설명하면 다음과 같다.4 is an operation timing diagram according to the present invention. Referring to Figures 3 to 4, the self-refresh operation according to the present invention will be described.

먼저, RASB 신호가 논리 '하이' 상태로 유지되는 RASB 프리챠지시 상기 RASB 신호가 지연된 PRASBD 신호 역시 논리 '하이' 상태로 유지되고 셀프 리프레쉬 모드를 알리는 PSRAS 신호는 논리 '로우' 상태로 유지된다. 이러한 경우, 프리챠지 및 등화수단(200)의 프리챠지 및 등화용 PMOS 트랜지스터들(25, 26)이 턴-온된다. 비교부(100)의 출력단자(N1)는 상기 프리챠지용 PMOS 트랜지스터(25)를 통해 외부 전원전압(VEXT) 레벨로 프리챠지된다. 그리고, 상기 비교부(100)의 상기 출력단자(N1)와 노드 3는 상기 등화용 PMOS 트랜지스터(26)에 의해 상기 외부 전원전압(VEXT) 레벨로 등화된다. 이때, 외부 전원전압(VEXT) 레벨로 프리챠지된 상기 출력단자(N1)에 게이트 단자가 연결된 제 1 구동부(120)의 PMOS 트랜지스터(16)는 턴-온된다. 그리고, 논리 '로우' 상태의 상기 PSRAS 신호에 의해 제 2 구동부(160)는 디세이블되며, 상기 제 2 구동부(160)로부터 출력되는 논리 '하이'의 PSRASB 신호와 상기 PRASBD 신호를 입력받은 디코딩부(180)는 논리 '하이'의 PRASBDD 신호를 출력한다. 이로인해, 제어부(140)의 NMOS 트랜지스터(19)가 턴-온되어 상기 비교부(100)의 정전류원으로써 동작하는 NMOS 트랜지스터들(14, 15)이 턴-오프된다. 따라서, 상기 비교부(100)는 디세이블(disable)된다.First, when a RASB precharge in which a RASB signal is maintained in a logic 'high' state, the PRASBD signal in which the RASB signal is delayed is also maintained in a logic 'high' state and a PSRAS signal indicating a self refresh mode is maintained in a logic 'low' state. In this case, the precharge and equalization PMOS transistors 25 and 26 of the precharge and equalization means 200 are turned on. The output terminal N1 of the comparator 100 is precharged to the external power supply voltage VEXT level through the precharge PMOS transistor 25. The output terminal N1 and the node 3 of the comparator 100 are equalized to the external power supply voltage VEXT level by the equalizing PMOS transistor 26. In this case, the PMOS transistor 16 of the first driver 120 connected to the output terminal N1 precharged to the external power supply voltage VEXT level is turned on. In addition, the second driver 160 is disabled by the PSRAS signal in the logic 'low' state, and the decoding unit receives the PSRASB signal of the logic 'high' output from the second driver 160 and the PRASBD signal. 180 outputs a PRASBDD signal of logic 'high'. As a result, the NMOS transistors 19 of the controller 140 are turned on to turn off the NMOS transistors 14 and 15 that operate as the constant current source of the comparator 100. Thus, the comparator 100 is disabled.

이때, 상기 RASB 신호가 논리 '하이'에서 논리 '로우'로 천이되기 이전에 CASB 신호가 먼저 논리 '로우'로 천이되면, 내부 회로들의 동작에 의해 셀프 리프레쉬 모드를 알리는 상기 PSRAS 신호가 수십 uS 후에 논리 '하이' 상태로 천이된다. 그러나, 상기 PSRAS 신호가 논리 '하이' 상태로 천이되기 이전에, 도 4에 도시된 바와같이, 논리 '로우' 상태로 천이된 상기 PRASBD 신호에 의해 상기 프리챠지 및 등화수단(200)은 디세이블되고, 상기 제어부(140)로부터 논리 '로우'의 상기 제어신호(S_CNT)가 출력된다. 이로써, 상기 비교부(100)의 정전류원으로 동작하는 상기 NMOS 트랜지스터들(14, 15)이 턴-온되어 상기 비교부(100)가 인에이블(enable)된다. 이때, 상기 비교부(100)의 일단자(4)로 입력되는 기준전압(VREFP)에 비해 내부 전원전압(IVC)이 낮을 경우 출력단자(N1)로부터 논리 '로우'의 비교신호(S_COMP)가 출력된다. 따라서, 상기 논리 '로우'의 상기 비교신호(S_COMP)에 의해 제 1 구동부(120)의 PMOS 트랜지스터(16)가 턴-온되어 상기 외부 전원전압(VEXT)을 상기 내부 전원전압(IVC)이 출력되는 출력단자(3)로 일정하게 공급한다.In this case, before the RASB signal transitions from logic 'high' to logic 'low', if the CASB signal first transitions to logic 'low', the PSRAS signal indicating the self-refresh mode by the operation of internal circuits is several tens of uS. Transitions to a logic 'high' state. However, before the PSRAS signal transitions to the logic 'high' state, as shown in FIG. 4, the precharge and equalization means 200 is disabled by the PRASBD signal transitioned to the logic 'low' state. The control signal S_CNT of logic 'low' is output from the controller 140. As a result, the NMOS transistors 14 and 15 operating as the constant current source of the comparator 100 are turned on to enable the comparator 100. At this time, when the internal power supply voltage IVC is lower than the reference voltage VREFP input to the first terminal 4 of the comparison unit 100, the comparison signal S_COMP of logic 'low' is output from the output terminal N1. Is output. Accordingly, the PMOS transistor 16 of the first driver 120 is turned on by the comparison signal S_COMP of the logic 'low' to output the external power supply voltage VEXT to the internal power supply voltage IVC. The output is constantly supplied to the output terminal 3.

상기한 동작이 수십 uS 진행된 후, 도 4에 도시된 바와같이, RASB 신호에 의해 상기 PSRAS 신호가 논리 '로우' 상태에서 논리 '하이' 상태로 천이한다. 상기 PSRAS 신호에 의해 상기 제 2 구동부(160)의 PMOS 트랜지스터(21)가 턴-온되어 외부 전원전압(VEXT)이 내부 전원전압(IVC)이 출력되는 상기 출력단자(3)로 일정하게 공급된다. 그리고, 상기 디코딩부(180)는 논리 '로우'의 상기 PRASBD 신호와 상기 제 2 구동부(160)로부터 출력되는 논리 '로우'의 PSRASB 신호에 의해 논리 '하이'의 상기 PRASBDD 신호를 출력한다. 이에의해, 상기 제어부(140)의 NMOS 트랜지스터(19)가 턴-온되어, 상기 비교부(100)의 NMOS 트랜지시터들(14, 15)이 턴-오프된다.After the above operation proceeds for several tens of uS, as shown in FIG. 4, the PSRAS signal transitions from a logic 'low' state to a logic 'high' state by a RASB signal. The PMOS transistor 21 of the second driver 160 is turned on by the PSRAS signal so that an external power supply voltage VEXT is constantly supplied to the output terminal 3 through which an internal power supply voltage IVC is output. . The decoding unit 180 outputs the PRASBDD signal of the logic 'high' by the PRASBD signal of the logic 'low' and the PSRASB signal of the logic 'low' output from the second driver 160. As a result, the NMOS transistor 19 of the controller 140 is turned on so that the NMOS transistors 14 and 15 of the comparator 100 are turned off.

이와 동시에, 프리챠지 및 등화수단(200)의 PMOS 트랜지터들(25, 26)이 턴-온되어 프리챠지 및 등화작용을 수행함으로써 출력단자(N1)를 외부 전원전압(VEXT)으로 프리챠지한다. 이로인해, 상기 출력단자(N1)에 게이트 단자가 연결된 제 1 구동부(120)의 PMOS 트랜지스터(16)가 턴-오프된다. 상술한 바와같이, 셀프 리프레쉬 모드를 알리는 상기 PSRAS 신호에 의해 상기 제 2 구동부(160)는 인에이블되고 상기 비교부(100)는 디세이블되어 셀프 리프레쉬 모드에서 상기 비교부(100)에 의해 소모되었던 DC 전류를 방지할 뿐만아니라, 내부 전원전압(IVC)의 DIP 현상을 방지할 수 있게 되었다.At the same time, the PMOS transistors 25 and 26 of the precharge and equalization means 200 are turned on to precharge and equalize to precharge the output terminal N1 to the external power supply voltage VEXT. . As a result, the PMOS transistor 16 of the first driver 120 having the gate terminal connected to the output terminal N1 is turned off. As described above, the second driver 160 is enabled by the PSRAS signal indicating the self refresh mode, and the comparator 100 is disabled and consumed by the comparator 100 in the self refresh mode. In addition to preventing DC current, the DIP phenomenon of the internal power supply voltage (IVC) can be prevented.

상기한 바와같이, 셀프 리프레쉬 모드시 비교부에 의해 소모되는 전류를 줄이기 위해 셀프 리프레쉬 모드를 알리는 PSRAS 신호를 이용하여 상기 비교부를 디세이블시킨 상태에서 본 발명에 따라 직접 외부 전원전압을 내부 전원전압이 출력되는 출력단자로 공급하였다. 이로써, 셀프 리프레쉬 모드시 비교부에 의해 소모되었던 DC 전류를 방지할 수 있게 되었다. 뿐만아니라, 직접적으로 내부 전원전압을 공급함으로써 낮은 동작전압의 전원절감 모드의 셀프 리프레쉬시 발생되는 내부 전원전압의 DIP을 방지할 수 있게 되었다.As described above, in order to reduce the current consumed by the comparator in the self refresh mode, the internal power supply voltage is directly changed to the external power supply voltage according to the present invention in a state in which the comparator is disabled using the PSRAS signal indicating the self refresh mode. Supply to the output terminal to be output. As a result, it is possible to prevent the DC current consumed by the comparator in the self refresh mode. In addition, by directly supplying the internal power supply voltage, it is possible to prevent the DIP of the internal power supply voltage generated during the self-refreshing of the low operation voltage power saving mode.

Claims (8)

외부로부터 인가되는 외부 전원전압을 미리 예정된 내부 전원전압으로 변환하는 DRAM 장치의 내부 전원전압 발생회로에 있어서,In the internal power supply voltage generation circuit of a DRAM device for converting an external power supply voltage applied from the outside into a predetermined internal power supply voltage, 제 1 신호(S_CNT)에 응답하여, 소정 레벨의 기준전압(VREFP)과 상기 내부 전원전압(IVC)을 비교한 비교신호(S_COMP)를 출력하되,In response to the first signal S_CNT, a comparison signal S_COMP comparing the reference voltage VREFP of the predetermined level and the internal power supply voltage IVC is output. 상기 내부 전원전압(IVC)이 상기 기준전압(VREFP)에 비해 높은 전압레벨일 경우 제 1 레벨의 상기 비교신호(S_COMP)를 출력하고, 상기 내부 전원전압(IVC)이 상기 기준전압(VREFP)에 비해 낮은 전압레벨일 경우 제 2 레벨의 상기 비교신호(S_COMP)를 출력하는 비교부(100)와;When the internal power supply voltage IVC is at a higher voltage level than the reference voltage VREFP, the comparison signal S_COMP of the first level is output, and the internal power supply voltage IVC is applied to the reference voltage VREFP. A comparator 100 for outputting the comparison signal S_COMP of a second level when the voltage level is lower than that of the second level; 상기 비교부(100)로부터 출력된 상기 비교신호(S_COMP)에 응답하여, 상기 외부 전원전압(VEXT)으로부터 상기 내부 전원전압(IVC)이 출력되는 출력단자(3)로 일정 전류를 공급하는 제 1 구동부(120)와;A first current supplying a constant current from the external power supply voltage VEXT to an output terminal 3 from which the internal power supply voltage IVC is output in response to the comparison signal S_COMP output from the comparator 100; A driving unit 120; 상기 비교부(100)를 디세이블시키거나 인에이블시키기 위해, 제 2 신호(PRSBDD)에 응답하여 상기 비교부(100)로 인가된 상기 제 1 신호(S_CNT)를 출력하는 제어부(140)와;A controller 140 for outputting the first signal S_CNT applied to the comparator 100 in response to a second signal PRSBDD to disable or enable the comparator 100; 셀프 리프레쉬 모드시 인에이블되는 제 3 신호(PSRAS)에 응답하여, 상기 외부 전원전압(VEXT)으로부터 상기 출력단자(3)로 일정 전류를 공급하는 제 2 구동부(160)와;A second driver 160 for supplying a predetermined current from the external power supply voltage VEXT to the output terminal 3 in response to the third signal PSRAS enabled in the self refresh mode; 상기 제 2 구동부(160)로부터 출력되는 제 4 신호(PSRASB)와 외부로부터 인가되는 제 5 신호(PRASBD)를 각각 입력받아, 상기 두 신호들(PSRASB, PRASBD)을 디코딩한 상기 제어부(140)로 입력된 상기 제 2 신호(PRASBDD)를 출력하는 디코딩부(180)를 포함하는 것을 특징으로 하는 DRAM 장치의 내부 전원전압 발생회로.The fourth signal PSRASB output from the second driver 160 and the fifth signal PRASBD applied from the outside are respectively input to the controller 140 which decodes the two signals PSRASB and PRASBD. And a decoding unit (180) for outputting the input second signal (PRASBDD). 제 1 항에 있어서,The method of claim 1, 상기 비교부(100)는, 상기 기준전압(VREFP)이 인가되는 제 1 입력단자(4)에 게이트 단자가 연결되며, 상기 비교신호(S_COMP)가 출력되는 출력단자(N1)와 노드 2 사이에 채널이 연결된 제 1 n형 인한스먼트 NMOS 트랜지스터(10)와; 상기 내부 전원전압(IVC)이 출력되는 상기 출력단자(3)에 게이트 단자가 연결되며, 노드 3과 상기 노드 2 사이에 채널이 연결된 제 2 n형 인한스먼트 MOS 트랜지스터(11)와; 상기 제 1 전원단자(1)와 상기 노드 1 사이에 채널이 연결되며, 상기 노드 3에 게이트 단자가 연결된 제 1 p형 인한스먼트 MOS 트랜지스터(12)와; 상기 제 1 전원단자(1)와 상기 노드 3에 채널이 연결되며, 상기 노드 3에 게이트 단자가 연결된 제 2 p형 인한스먼트 MOS 트랜지스터(13)와; 상기 노드 2와 제 2 전원단자(2) 사이에 각 채널이 직렬연결되며, 각 게이트 단자가 상기 제 1 신호(S_CNT)가 인가되는 제 1 신호라인(L1)에 연결된 제 3 및 제 4 n형 인한스먼트 MOS 트랜지스터들(14, 15)로 구성되는 것을 특징으로 하는 DRAM 장치의 내부 전원전압 발생회로.The comparator 100 has a gate terminal connected to the first input terminal 4 to which the reference voltage VREFP is applied, and between the output terminal N1 and the node 2 where the comparison signal S_COMP is output. A first n-type implanted NMOS transistor 10 having a channel connected thereto; A second n-type implanted MOS transistor (11) having a gate terminal connected to the output terminal (3) to which the internal power supply voltage (IVC) is output, and a channel connected between the node 3 and the node 2; A first p-type implanted MOS transistor (12) having a channel connected between the first power supply terminal (1) and the node 1 and a gate terminal connected to the node 3; A second p-type implanted MOS transistor (13) having a channel connected to the first power supply terminal (1) and the node 3 and a gate terminal connected to the node 3; Each channel is connected in series between the node 2 and the second power supply terminal 2, and the third and fourth n-types are connected to the first signal line L1 to which the first signal S_CNT is applied. An internal power supply voltage generation circuit of a DRAM device, characterized in that it is comprised of due MOS transistors (14, 15). 제 1 항에 있어서,The method of claim 1, 상기 제 1 구동부(120)는, 상기 제 1 전원단자(1)와 상기 내부 전원전압(IVC)이 출력되는 상기 출력단자(3) 사이에 채널이 연결되며 상기 비교부(100)의 출력단자(N1)에 게이트 단자가 연결된 제 3 p형 인한스먼트 MOS 트랜지스터(16)로 구성되는 것을 특징으로 하는 DRAM 장치의 내부 전원전압 발생회로.The first driving unit 120 has a channel connected between the first power supply terminal 1 and the output terminal 3 to which the internal power supply voltage IVC is output, and the output terminal of the comparator 100 ( And a third p-type implanted MOS transistor (16) having a gate terminal connected to N1). 제 1 항에 있어서,The method of claim 1, 상기 제어부(140)는, 상기 내부 전원전압(IVC)이 출력되는 상기 출력단자(3)와 상기 제 2 신호(PRASBDD)가 전달되는 제 2 신호라인(L2) 사이에 채널이 연결되며 상기 제 2 신호라인(L2)에 게이트 단자가 연결된 제 4 p형 인한스먼트 MOS 트랜지스터(17)와; 상기 제 2 신호라인(L2)과 상기 제 1 신호라인(L1) 사이에 채널이 연결되며 상기 제 1 신호라인(L1)에 게이트 단자가 연결된 제 5 p형 인한스먼트 MOS 트랜지스터(18)와; 상기 제 1 신호라인(L1)과 상기 제 2 전원단자(2) 사이에 채널이 연결된 상기 제 2 신호라인(L2)에 게이트 단자가 연결된 제 5 n형 인한스먼트 MOS 트랜지스터(19)로 구성되는 것을 특징으로 하는 DRAM 장치의 내부 전원전압 발생회로.The controller 140 has a channel connected between the output terminal 3 to which the internal power voltage IVC is output and the second signal line L2 to which the second signal PRASBDD is transmitted. A fourth p-type implanted MOS transistor 17 having a gate terminal connected to the signal line L2; A fifth p-type implanted MOS transistor (18) having a channel connected between the second signal line (L2) and the first signal line (L1) and a gate terminal connected to the first signal line (L1); And a fifth n-type implanted MOS transistor 19 having a gate terminal connected to the second signal line L2 having a channel connected between the first signal line L1 and the second power supply terminal 2. An internal power supply voltage generation circuit of a DRAM device. 제 1 항에 있어서,The method of claim 1, 상기 제 2 구동부(160)는, 상기 제 3 신호(PSRAS)의 위상을 반전시켜 출력하는 제 1 인버터(20)와; 상기 제 1 인버터(20)의 출력단자에 게이트 단자가 연결되며, 상기 제 1 전원단자(1)와 상기 내부 전원전압(IVC)이 출력되는 상기 출력단자(3) 사이에 채널이 연결된 제 6 p형 인한스먼트 MOS 트랜지스터(21)로 구성되는 것을 특징으로 하는 DRAM 장치의 내부 전원전압 발생회로.The second driver 160 includes: a first inverter 20 for inverting and outputting a phase of the third signal PSRAS; A sixth p having a gate terminal connected to an output terminal of the first inverter 20 and a channel connected between the first power terminal 1 and the output terminal 3 to which the internal power voltage IVC is output; An internal power supply voltage generation circuit of a DRAM device, characterized in that it is comprised of a type-inmented MOS transistor (21). 제 1 항에 있어서,The method of claim 1, 상기 디코딩부(180)는, 상기 제 5 신호(PRASBD)의 위상을 반전시켜 출력하는 제 2 인버터(22)와; 상기 제 1 및 제 2 인버터들(20, 22)의 각 출력단자에 입력단자들이 연결된 낸드 게이트(23)로 구성되는 것을 특징으로 하는 DRAM 장치의 내부 전원전압 발생회로.The decoding unit 180 includes: a second inverter 22 for inverting and outputting a phase of the fifth signal PRASBD; An internal power supply voltage generation circuit of a DRAM device, comprising: a NAND gate (23) having input terminals connected to respective output terminals of the first and second inverters (20, 22). 제 1 항에 있어서,The method of claim 1, 상기 비교부(100)는, 상기 제 2 신호(PRASBDD)에 응답하여 상기 비교신호(S_COMP)가 출력되는 상기 출력단자(N1)를 상기 외부 전원전압(VEXT)으로 프리챠지하며 상기 출력단자(N1)와 상기 노드 3 사이를 상기 외부 전원전압(VEXT)으로 등화하는 프리챠지 및 등화수단(200)을 더 포함하는 것을 특징으로 하는 DRAM 장치의 내부 전원전압 발생회로.The comparison unit 100 precharges the output terminal N1 outputting the comparison signal S_COMP to the external power voltage VEXT in response to the second signal PRASBDD, and outputs the output terminal N1. And a precharge and equalization means (200) for equalizing between the node and the node 3 to the external power supply voltage (VEXT). 제 7 항에 있어서,The method of claim 7, wherein 상기 프리챠지 및 등화수단(200)은, 상기 제 2 신호(PRASBDD)의 위상을 반전시켜 출력하는 제 3 인버터(24)와; 상기 제 3 인버터(24)의 출력단자에 게이트 단자가 연결되며, 상기 제 1 전원단자(1)와 상기 출력단자(N1) 사이에 채널이 연결된 제 7 p형 인한스먼트 MOS 트랜지스터(25)와; 상기 제 3 인버터(24)의 출력단자에 게이트 단자가 연결되며, 상기 출력단자(N1)와 상기 노드 3 사이에 채널이 연결된 제 8 p형 인한스먼트 MOS 트랜지스터(26)로 구성되는 것을 특징으로 하는 DRAM 장치의 내부 전원전압 발생회로.The precharge and equalization means (200) includes: a third inverter (24) for inverting and outputting a phase of the second signal (PRASBDD); A seventh p-type implanted MOS transistor 25 having a gate terminal connected to an output terminal of the third inverter 24, and having a channel connected between the first power supply terminal 1 and the output terminal N1; ; A gate terminal is connected to an output terminal of the third inverter 24 and an eighth p-type implanted MOS transistor 26 having a channel connected between the output terminal N1 and the node 3. Internal power supply voltage generation circuit of a DRAM device.
KR1019960065319A 1996-12-13 1996-12-13 Inside power voltage generation circuit of dram device KR100226026B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960065319A KR100226026B1 (en) 1996-12-13 1996-12-13 Inside power voltage generation circuit of dram device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960065319A KR100226026B1 (en) 1996-12-13 1996-12-13 Inside power voltage generation circuit of dram device

Publications (2)

Publication Number Publication Date
KR19980046894A KR19980046894A (en) 1998-09-15
KR100226026B1 true KR100226026B1 (en) 1999-10-15

Family

ID=19487662

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960065319A KR100226026B1 (en) 1996-12-13 1996-12-13 Inside power voltage generation circuit of dram device

Country Status (1)

Country Link
KR (1) KR100226026B1 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100342872B1 (en) * 1999-12-30 2002-07-02 박종섭 Voltage down converter
KR100695037B1 (en) * 2005-09-15 2007-03-14 삼성전자주식회사 Circuit and method for generating internal supply voltage of a semiconductor memory device

Also Published As

Publication number Publication date
KR19980046894A (en) 1998-09-15

Similar Documents

Publication Publication Date Title
JP3374258B2 (en) Voltage generator
US6842382B2 (en) Internal voltage generating circuit for periphery, semiconductor memory device having the circuit and method thereof
KR100298584B1 (en) Internal power supply voltage generation circuit
US20100176873A1 (en) Internal voltage generator for semiconductor integrated circuit capable of compensating for change in voltage level
US7579821B2 (en) Voltage generator
KR100406548B1 (en) Method and Circuit for Bit Line Precharging in Semiconductor Memory Device
US20070097758A1 (en) Power supply circuit for delay locked loop and its method
US7362167B2 (en) Voltage generator
US5901055A (en) Internal boosted voltage generator of semiconductor memory device
US7969797B2 (en) Semiconductor memory device and method for operating the same
JP3735824B2 (en) Semiconductor memory device having a booster circuit
KR0173934B1 (en) Internal power supply
US20030210090A1 (en) Internal power voltage generating circuit of semiconductor memory device and internal power voltage controlling method thereof
US7706206B2 (en) Semiconductor integrated circuit
KR100886628B1 (en) Internal voltage generation circuit in semiconductor device
KR100616496B1 (en) Power supply control device for changing power line connection type corresponding to operation mode in semiconductor memory device
KR19990007459A (en) Differential amplifier circuit
KR100226026B1 (en) Inside power voltage generation circuit of dram device
JP2002124084A (en) Internal voltage level control circuit, semiconductor memory, and their control method
US6323691B1 (en) Logic circuit
KR100226024B1 (en) Standby inside power voltage generation circuit of dram device
US6307803B1 (en) Dynamic random access memory suitable for use as a compatible transistor of a static random access memory and the method for operating the same
KR100401519B1 (en) Voltage generation circuit of semiconductor memory device
KR100245555B1 (en) Semiconductor memory device and circuit of suppling internal power voltage thereof
KR100239410B1 (en) Data bus precharge circuit

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070612

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee