KR100226024B1 - Standby inside power voltage generation circuit of dram device - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 스탠바이 동작 모드시 소정레벨의 외부 전원전압을 입력받아 이를 미리 예정된 내부 전원전압으로 변환하여 일정하게 출력하는 DRAM 장치의 스탠바이 내부 전원전압 발생회로에 관한 것으로써, 스탠바이 동작모드시 외부 전원전압을 미리 예정된 레벨의 내부 전원전압을 공급하는 DRAM 장치의 스탠바이 내부 전원전압 발생회로에 있어서, 소정 레벨로 챠지되는 제 1 도전경로 및 제 2 도전경로와, 상기 제 1 및 제 2 도전경로들로 동일한 양의 전류를 공급하는 전류미러와, 소정 레벨의 기준전압과 상기 내부 전원전압에 응답하여 상기 제 1 및 제 2 도전경로들 중 어느 하나로부터 소정 전류를 흘려주는 제 1 스위칭 수단과, 상기 기준전압과 상기 내부 전원전압의 레벨 비교시 상기 제 1 스위칭 수단을 통해 전달되는 소정 전류를 일정하게 흘려주기 위한 로드 수단과, 제 1 제어신호에 응답하여 상기 로드 수단을 접지전압이 인가되는 접지단자로 연결하는 제 2 스위칭 수단을 구비하며, 상기 제 1 제어신호에 응답하여 상기 기준전압과 상기 내부 전원전압 레벨을 비교한 소정 레벨의 비교신호를 출력하되, 상기 기준전압이 상기 내부 전원전압에 비해 낮은 전압레벨일 경우 제 1 레벨의 상기 비교신호를 출력하고 상기 기준전압이 상기 내부 전원전압에 비해 높은 전압레벨일 경우 제 2 레벨의 상기 비교신호를 출력하는 비교부와; 상기 비교부로부터 출력된 상기 비교신호에 응답하여, 상기 외부 전원전압으로부터 상기 내부 전원전압이 출력되는 출력단자로 일정한 전류를 공급하는 구동부와; 제 2 제어신호에 응답하여, 상기 비교부로 인가된 상기 제 1 제어신호를 출력하고 상기 비교신호가 출력되는 상기 제 1 도전경로를 상기 외부 전원전압 레벨로 챠지하는 전원공급부와; 상기 전원공급부로부터 출력된 상기 제 1 제어신호에 응답하여, 상기 외부 전원전압으로 챠지된 상기 제 1 도전경로와 이에 대응되는 상기 제 2 도전경로를 상기 외부 전원전압 레벨로 등화하는 등화부로 이루어졌다.The present invention relates to a semiconductor memory device, and more particularly, to a standby internal power supply voltage generation circuit of a DRAM device which receives an external power supply voltage having a predetermined level in a standby operation mode, and converts the same to a predetermined internal power supply voltage. A standby internal power supply voltage generation circuit of a DRAM device that supplies an external power supply voltage at a predetermined level in a standby operation mode, comprising: a first conductive path and a second conductive path charged to a predetermined level; A current mirror for supplying the same amount of current to the first and second conductive paths, and a predetermined current from one of the first and second conductive paths in response to a predetermined level of the reference voltage and the internal power supply voltage. A first switching means for flowing, and the first switch when comparing the level of the reference voltage and the internal power supply voltage; A load means for constantly flowing a predetermined current transmitted through the means, and second switching means for connecting the load means to a ground terminal to which a ground voltage is applied in response to a first control signal, wherein the first control Outputs a comparison signal having a predetermined level comparing the reference voltage and the internal power supply voltage in response to the signal, and outputs the comparison signal of the first level when the reference voltage is lower than the internal power supply voltage; A comparator for outputting the comparison signal of a second level when the reference voltage is higher than the internal power supply voltage; A driving unit supplying a constant current to an output terminal from which the internal power supply voltage is output from the external power supply voltage in response to the comparison signal output from the comparison unit; A power supply unit outputting the first control signal applied to the comparison unit in response to a second control signal and charging the first conductive path to which the comparison signal is output to the external power voltage level; In response to the first control signal output from the power supply unit, the equalizing unit for equalizing the first conductive path charged with the external power voltage and the second conductive path corresponding to the external power voltage level.

Description

DRAM 장치의 스탠바이 내부 전원전압 발생회로.Standby internal power supply voltage generation circuit of DRAM device.

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 스탠바이 동작 모드시 소정레벨의 외부 전원전압을 입력받아 이를 미리 예정된 내부 전원전압으로 변환하여 일정하게 출력하는 DRAM 장치의 스탠바이 내부 전원전압 발생회로에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a standby internal power supply voltage generation circuit of a DRAM device which receives an external power supply voltage having a predetermined level in a standby operation mode, and converts the same to a predetermined internal power supply voltage. It is about.

최근 멀티 미디어 시스템의 고속화 및 소형화 추세에 따라 반도체 메모리 장치 역시, 점차 고집적, 저전력, 고속, 그리고 다기능화되어 가고 있다. 이로인해, 유저들은 시스템의 전원소모를 최소화시키기 위해 스탠바이 상태에서는 DRAM을 셀프 리프레쉬 모드로 진입시켜 전력 소모를 줄이는 방법을 사용하여 왔다. 특히 휴대용 기기에 실장되는 반도체 메모리는 낮은 전원전압 영역에서도 안정하게 동작해야할 뿐만아니라, 전원전압 소모 또한 작아야 한다. 셀프 리프레쉬 모드에서 소모되는 전류를 셀프 리프레쉬 전류(ICCS, Self Reflesh Current)라 칭한다. 결국 낮은 전원전압에서 동작하는 DRAM의 특성은 상기 셀프 리프레쉬 전류(ICCS)가 작을수록, 낮은 전원전압 영역에서 안정하게 동작할수록 좋다고할 수 있다.With the recent trend toward higher speeds and smaller sized multimedia systems, semiconductor memory devices are also becoming increasingly integrated, low power, high speed, and multifunctional. As a result, users have used a method to reduce power consumption by putting DRAM in self-refresh mode in standby mode to minimize power consumption of the system. In particular, the semiconductor memory mounted in a portable device must not only operate stably even in a low power supply voltage range, but also require low power supply voltage consumption. The current consumed in the self refresh mode is called a self refresh current (ICCS). As a result, the characteristics of a DRAM operating at a low power supply voltage may be better as the self-refresh current ICCS is smaller and more stable in the low power supply voltage region.

최근 고밀도 반도체 메모리에서는, 노멀 동작 모드시, 고속 동작과 동작 전류 감소 등의 반도체 특성 개선을 위해 3V - 6V의 동작 영역에서는 외부 공급 전압(external power voltage)에 관계없이 일정한 레벨을 유지시키는 IVC(internal voltage convertor) 발생회로를 채용하고 있다. 또한, EVC(external VCC, 외부전원)를 사용하도록 설계된 3.3볼트의 낮은 전원전압에서 동작하는 제품은 고 전원전압에서의 VIH 레벨의 취약과 동작 전류 증대 등의 문제가 있으므로 내부 전원전압 발생회로를 사용하여 이러한 단점을 없앤 제품이 각광받고 있다. 또한, 고밀도 반도체 메모리 장치에서는, 스탠바이 동작 모드시, 상기 IVC 발생회로는 디세이블되는 반면에 인에이블되는 스탠바이 내부 전원전압 발생회로를 실장하고 있다.In high density semiconductor memory, IVC (internal) maintains a constant level regardless of external power voltage in the operating region of 3V-6V to improve semiconductor characteristics such as high speed operation and reduction of operating current in normal operation mode. voltage convertor) circuit is adopted. In addition, products operating at a low supply voltage of 3.3 volts designed to use EVC (external VCC, external power supply) use an internal power supply voltage generation circuit because there is a problem of weakness of VIH level at high power supply voltage and increase of operating current. The product that eliminates these disadvantages is in the spotlight. In the high-density semiconductor memory device, in the standby operation mode, the IVC generation circuit is disabled while the standby internal power supply voltage generation circuit is mounted.

도 1에는 종래 기술에 따른 DRAM 장치의 스탠바이 내부 전원전압 발생회로를 보여주는 회로도가 도시되어 있다.1 is a circuit diagram illustrating a standby internal power supply voltage generation circuit of a DRAM device according to the prior art.

도 1에 도시된 스탠바이 내부 전원전압 발생회로는 스탠바이 영역에서 동작하여 일정한 내부 전원전압(IVC)을 공급하기 위한 것이다. 노멀 동작 모드시 내부 전원전압(IVC)을 발생하는 회로는 RASB 신호가 논리 '로우'인 구간에서 인에이블되고, 스탠바이 동작 모드시 RASB 신호가 논리 '하이'로 천이함에 따라 디세이블된다. 스탠바이 동작 모드시, 즉 상기 RASB 신호가 논리 '하이'인 구간에서 도 1에 도시된 스탠바이 내부 전원전압이 인에이블되어 일정한 내부 전원전압을 공급하게 된다. 스탠바이 내부 전원전압 발생회로는, 도 1에 도시된 바와같이, 제 1 내지 제 8 MOS 트랜지스터들(M0 - M7)로 이루어졌다.The standby internal power supply voltage generation circuit shown in FIG. 1 operates in the standby region to supply a constant internal power supply voltage IVC. The circuit generating the internal power supply voltage (IVC) in the normal operation mode is enabled in a section in which the RASB signal is logic 'low', and is disabled as the RASB signal transitions to logic 'high' in the standby operation mode. In the standby operation mode, that is, the standby internal power supply voltage shown in FIG. 1 is enabled in a section in which the RASB signal is logic 'high' to supply a constant internal power supply voltage. The standby internal power supply voltage generation circuit is composed of the first to eighth MOS transistors M0 to M7, as shown in FIG.

상기 제 1 MOS 트랜지스터(M0)는 기준전압(VREFP)이 입력되는 입력단자(4)에 게이트 단자가 연결되고, 노드 1과 노드 2 사이에 채널이 연결되어 있다. 상기 제 2 MOS 트랜지스터(M1)는 내부 전원전압(IVC)이 출력되는 출력단자(3)에 게이트 단자가 연결되며, 노드 3와 상기 노드 2 사이에 채널이 연결되어 있다. 상기 제 1 및 제 2 MOS 트랜지스터들(M0, M1)로 각각 인가되는 기준전압(VREFP) 및 내부 전원전압(IVC) 중 어느 하나의 레벨이 높을 경우 이에 해당되는 트랜지스터가 턴-온되며 낮은 레벨이 인가되는 트랜지스터는 턴-오프된다. 상기 제 3 MOS 트랜지스터(M2)는 외부 전원전압(VEXT)이 인가되는 전원단자(1)와 상기 노드 1 사이에 채널이 연결되며, 상기 노드 3에 게이트 단자가 연결되어 있다. 상기 제 4 MOS 트랜지스터(M3)는 상기 전원단자(1)와 상기 노드 3 사이에 채널이 연결되며, 상기 노드 3에 게이트 단자가 연결되어 있다. 상기 제 3 및 제 4 MOS 트랜지스터들(M2, M3)은 전류미러(current mirror)로써 상기 노드 1과 상기 노드 3에 각각 동일한 양의 전류를 공급하는 역할을 한다.In the first MOS transistor M0, a gate terminal is connected to an input terminal 4 to which a reference voltage VREFP is input, and a channel is connected between node 1 and node 2. The second MOS transistor M1 has a gate terminal connected to an output terminal 3 on which an internal power supply voltage IVC is output, and a channel is connected between the node 3 and the node 2. When the level of any one of the reference voltage VREFP and the internal power supply voltage IVC applied to the first and second MOS transistors M0 and M1 is high, the corresponding transistor is turned on and the low level is increased. The transistor applied is turned off. In the third MOS transistor M2, a channel is connected between the power supply terminal 1 to which the external power supply voltage VEXT is applied and the node 1, and a gate terminal is connected to the node 3. In the fourth MOS transistor M3, a channel is connected between the power supply terminal 1 and the node 3, and a gate terminal is connected to the node 3. The third and fourth MOS transistors M2 and M3 serve to supply the same amount of current to the node 1 and the node 3 as current mirrors, respectively.

상기 제 5 내지 제 7 MOS 트랜지스터들(M4 - M6)은 상기 노드 2와 접지단자(2) 사이에 각 채널이 직렬 연결되며, 상기 입력단자(4)에 각 게이트 단자가 공통 연결되어 있다. 그리고, 상기 제 5 내지 제 7 MOS 트랜지스터들(M4 - M6)은 상기 제 1 및 제 2 MOS 트랜지스터들(M1, M2) 중 어느 하나를 통해 흐르는 전류를 상기 접지단자(2)로 일정하게 흘려주기 위한 정전류원으로써 동작한다. 상기 제 8 MOS 트랜지스터(M7)는 상기 노드 1에 게이트 단자가 연결되며, 상기 전원단자(1)와 상기 출력단자(3) 사이에 채널이 연결되어 있다.In the fifth to seventh MOS transistors M4 to M6, each channel is connected in series between the node 2 and the ground terminal 2, and each gate terminal is commonly connected to the input terminal 4. In addition, the fifth to seventh MOS transistors M4 to M6 constantly flow current flowing through any one of the first and second MOS transistors M1 and M2 to the ground terminal 2. It acts as a constant current source for In the eighth MOS transistor M7, a gate terminal is connected to the node 1, and a channel is connected between the power supply terminal 1 and the output terminal 3.

도 2에는 노멀 동작 모드시 일정한 내부 전원전압을 공급하기 위한 액티브 내부 전원전압 발생회로를 보여주는 상세 회로도가 도시되어 있다. 도 3에는 일반적인 노멀 동작 및 셀프 리프레쉬 동작 모드시의 동작 타이밍도가 도시되어 있다. 도 1 내지 도 3를 참조하면서, 상기한 구성을 갖는 스탠바이 내부 전원전압 발생회로의 동작을 설명하면 다음과 같다. 도 1에 도시된 스탠바이 내부 전원전압 발생회로는 일정 레벨의 기준전압(VREFP)과 내부 전원전압(IVC)을 비교하여 상기 기준전압(VREFP)이 상기 내부 전원전압(IVC)에 비해 높은 레벨일 경우, 상기 제 1 MOS 트랜지스터(M0)가 턴-온되어 노드 1이 논리 '로우'로 천이된다. 이로인해, 상기 제 8 MOS 트랜지스터(M7) 즉, 외부 전원전압 드라이버용 PMOS 트랜지스터(M7)가 턴-온되어 외부 전원전압(VEXT)으로부터 내부 전원전압(IVC)으로 일정한 전류를 흘려주게 된다. 이로써 상기 내부 전원전압(IVC) 레벨을 상승시켜 일정 레벨의 내부 전원전압(IVC)을 유지하게 된다.FIG. 2 is a detailed circuit diagram illustrating an active internal power supply voltage generation circuit for supplying a constant internal power supply voltage in a normal operation mode. 3 is an operation timing diagram in the normal normal operation and the self refresh operation mode. 1 to 3, the operation of the standby internal power supply voltage generation circuit having the above-described configuration will be described. The standby internal power supply voltage generation circuit illustrated in FIG. 1 compares a reference level VREFP with an internal power supply voltage IVC at a predetermined level, and the reference voltage VREFP is higher than the internal power supply voltage IVC. The first MOS transistor M0 is turned on so that node 1 transitions to a logic 'low'. As a result, the eighth MOS transistor M7, that is, the PMOS transistor M7 for the external power supply voltage driver is turned on to flow a constant current from the external power supply voltage VEXT to the internal power supply voltage IVC. As a result, the internal power supply voltage IVC level is increased to maintain the internal power supply voltage IVC at a predetermined level.

반면, 상기 기준전압(VREFP)이 상기 내부 전원전압(IVC)에 비해 낮은 레벨일 경우, 상기 제 2 MOS 트랜지스터(M1)가 턴-온되어 상기 노드 1이 논리 '하이'로 천이된다. 이로인해, 상기 외부 전원전압 드라이버용 PMOS 트랜지스터(M7)가 턴-오프되어 외부 전원전압(VEXT)으로부터 내부 전원전압(IVC)으로 전류를 흘려주지 못하게 된다. 이로써, 상기 내부 전원전압(IVC) 레벨이 다운됨으로써 일정 레벨의 내부 전원전압(IVC)을 유지하게 된다.On the other hand, when the reference voltage VREFP is at a lower level than the internal power supply voltage IVC, the second MOS transistor M1 is turned on so that the node 1 transitions to a logic 'high'. As a result, the PMOS transistor M7 for the external power supply voltage driver is turned off to prevent current from flowing from the external power supply voltage VEXT to the internal power supply voltage IVC. As a result, the internal power supply voltage IVC is lowered to maintain the internal power supply voltage IVC of a predetermined level.

노멀 동작 모드시, 도 3에 도시된 바와같이, RASB 신호가 논리 '하이'에서 논리 '로우'로 천이하면 이에따라 일정한 내부 전원전압(IVC)을 발생하는 도 2에 도시된 액티브 내부 전원전압 발생회로가 인에이블되어 내부 전원전압(IVC)을 공급하게 된다. 그리고, 상기 RASB 신호가 논리 '로우,에서 논리 '하이'로 천이하면 디세이블된다. 반면, 상기 RASB 신호가 논리 '하이'인 영역 즉, 스탠바이 영역에서는 내부 전원전압(IVC) 레벨이 기준전압(VREFP) 레벨에 비해 낮을 경우에만 동작하는 스탠바이 내부 전원전압 발생회로를 구비함으로써 스탠바이 영역에서도 상기 내부 전원전압(IVC)을 일정하게 공급하게 유지하게 된다.In the normal operation mode, as shown in FIG. 3, when the RASB signal transitions from logic 'high' to logic 'low', the active internal power supply voltage generation circuit shown in FIG. 2 generates a constant internal power supply voltage (IVC) accordingly. Is enabled to supply the internal power supply voltage IVC. When the RASB signal transitions from logic 'low' to logic 'high', it is disabled. On the other hand, in the standby region where the RASB signal is logic 'high', that is, in the standby region, a standby internal power supply voltage generation circuit operates only when the internal power supply voltage IVC level is lower than the reference voltage VREFP level. The internal power supply voltage IVC is maintained to be constantly supplied.

상술한 바와같은 스탠바이 내부 전원전압 발생회로에 의하면, 스탠바이 구간 즉, 상기 RASB 신호가 논리 '하이'인 구간에서만 일정레벨의 내부 전원전압을 공급하기 위한 것이다. 그러나, 상기 스탠바이 내부 전원전압 발생회로는 상기 RASB 신호의 상태에 관계없이 상기 내부 전원전압(IVC)과 상기 기준전압(VREFP)을 비교하기 위해 항상 DC 전류를 소모하게 된다. 이로인해, 셀프 리프레쉬 전류(Self Reflesh Current, ICCS)가 증가하는 문제점이 생겼다.According to the standby internal power supply voltage generation circuit as described above, the internal power supply voltage of a predetermined level is supplied only in a standby period, that is, a section in which the RASB signal is logic 'high'. However, the standby internal power supply voltage generation circuit always consumes a DC current to compare the internal power supply voltage IVC and the reference voltage VREFP regardless of the state of the RASB signal. This causes a problem of increasing self refresh current (ICCS).

따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 셀프 리프레쉬 모드시 소모되는 DC 전류에 의한 셀프 리프레쉬 전류를 감소시키기 위한 DRAM 장치의 스탠바이 내부 전원전압 발생회로를 제공하는데 있다.Accordingly, an object of the present invention is to provide a standby internal power supply voltage generation circuit of a DRAM device for reducing the self refresh current caused by DC current consumed in the self refresh mode.

도 1은 종래 기술에 따른 DRAM 장치의 스탠바이 내부 전원전압 발생회로를 보여주는 회로도;1 is a circuit diagram showing a standby internal power supply voltage generation circuit of a DRAM device according to the prior art;

도 2는 노멀 동작 모드시 내부 전원전압을 공급하기 위한 액티브 내부 전원전압 발생회로를 보여주는 회로도;2 is a circuit diagram showing an active internal power supply voltage generation circuit for supplying an internal power supply voltage in a normal operation mode;

도 3은 노멀 동작 및 셀프 리프레쉬 동작 모드시의 동작 타이밍도;3 is an operation timing diagram in a normal operation and a self refresh operation mode;

도 4는 본 발명에 따른 DRAM 장치의 스탠바이 내부 전원전압 발생회로의 구성을 보여주는 블록도,4 is a block diagram showing a configuration of a standby internal power supply voltage generation circuit of a DRAM device according to the present invention;

*도면의 주요 부분에 대한 부호 설명* Explanation of symbols on the main parts of the drawings

100 : 비교부200 : 구동부100: comparison unit 200: drive unit

300 : 전원공급부400 : 등화부300: power supply unit 400: equalization unit

상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 스탠바이 동작모드시 외부 전원전압을 미리 예정된 레벨의 내부 전원전압을 공급하는 DRAM 장치의 스탠바이 내부 전원전압 발생회로에 있어서, 소정 레벨로 챠지되는 제 1 도전경로 및 제 2 도전경로와, 상기 제 1 및 제 2 도전경로들로 동일한 양의 전류를 공급하는 전류미러와, 소정 레벨의 기준전압과 상기 내부 전원전압에 응답하여 상기 제 1 및 제 2 도전경로들 중 어느 하나로부터 소정 전류를 흘려주는 제 1 스위칭 수단과, 상기 기준전압과 상기 내부 전원전압의 레벨 비교시 상기 제 1 스위칭 수단을 통해 전달되는 소정 전류를 일정하게 흘려주기 위한 로드 수단과, 제 1 제어신호에 응답하여 상기 로드 수단을 접지전압이 인가되는 접지단자로 연결하는 제 2 스위칭 수단을 구비하며, 상기 제 1 제어신호에 응답하여 상기 기준전압과 상기 내부 전원전압 레벨을 비교한 소정 레벨의 비교신호를 출력하되, 상기 기준전압이 상기 내부 전원전압에 비해 낮은 전압레벨일 경우 제 1 레벨의 상기 비교신호를 출력하고 상기 기준전압이 상기 내부 전원전압에 비해 높은 전압레벨일 경우 제 2 레벨의 상기 비교신호를 출력하는 비교부와; 상기 비교부로부터 출력된 상기 비교신호에 응답하여, 상기 외부 전원전압으로부터 상기 내부 전원전압이 출력되는 출력단자로 일정 전류를 공급하는 구동부와; 제 2 제어신호에 응답하여, 상기 비교부로 인가된 상기 제 1 제어신호를 출력하고 상기 비교신호가 출력되는 상기 제 1 도전경로를 상기 외부 전원전압 레벨로 챠지하는 전원공급부와; 상기 전원공급부로부터 출력된 상기 제 1 제어신호에 응답하여, 상기 외부 전원전압으로 챠지된 상기 제 1 도전경로와 이에 대응되는 상기 제 2 도전경로를 상기 외부 전원전압 레벨로 등화하는 등화부를 포함한다.According to one aspect of the present invention for achieving the above object, in a standby internal power supply voltage generation circuit of a DRAM device that supplies an external power supply voltage with a predetermined level in a standby operation mode, at a predetermined level. The first and second conductive paths charged, a current mirror supplying the same amount of current to the first and second conductive paths, and a first level in response to a reference voltage and the internal power supply voltage. And first switching means for flowing a predetermined current from any one of the second conductive paths, and for constantly flowing a predetermined current transmitted through the first switching means when the level of the reference voltage and the internal power supply voltage are compared. A load means and second switching means for connecting the load means to a ground terminal to which a ground voltage is applied in response to a first control signal; And outputs a comparison signal having a predetermined level comparing the reference voltage and the internal power supply voltage in response to the first control signal, and when the reference voltage is a voltage level lower than that of the internal power supply voltage. A comparator for outputting a comparison signal and outputting the comparison signal at a second level when the reference voltage is higher than the internal power supply voltage; A driving unit supplying a constant current to an output terminal from which the internal power supply voltage is output from the external power supply voltage in response to the comparison signal output from the comparison unit; A power supply unit outputting the first control signal applied to the comparison unit in response to a second control signal and charging the first conductive path to which the comparison signal is output to the external power voltage level; And an equalizer for equalizing the first conductive path charged with the external power voltage and the second conductive path corresponding thereto to the external power voltage level in response to the first control signal output from the power supply.

이 실시예에 있어서, 상기 비교부의 상기 전류미러는, 상기 외부 전원전압이 인가되는 전원단자와 상기 제 1 도전경로 사이에 채널이 연결되며, 상기 제 2 도전경로에 게이트 단자가 연결된 제 1 p형 인한스먼트 MOS 트랜지스터와; 상기 전원단자와 상기 제 2 도전경로 사이에 채널이 연결되며, 상기 제 2 도전경로에 게이트 단자가 연결된 제 2 p형 인한스먼트 MOS 트랜지스터로 구성되는 것을 특징으로 한다.In the present exemplary embodiment, the current mirror of the comparison unit may include a first p-type having a channel connected between a power supply terminal to which the external power supply voltage is applied and the first conductive path and a gate terminal connected to the second conductive path. Due to the segment MOS transistor; A channel is connected between the power supply terminal and the second conductive path, and a second p-type implanted MOS transistor having a gate terminal connected to the second conductive path.

이 실시예에 있어서, 상기 비교부의 상기 제 1 스위칭 수단은, 상기 기준전압이 인가되는 제 1 입력단자에 게이트 단자가 연결되며, 상기 제 1 도전경로와 노드 1 사이에 채널이 연결된 제 1 n형 인한스먼트 MOS 트랜지스터와; 상기 제 2 도전경로와 상기 노드 1 사이에 채널이 연결되며 상기 출력단자에 게이트 단자가 연결된 제 2 n형 인한스먼트 MOS 트랜지스터로 구성되는 것을 특징으로 한다.In this embodiment, the first switching means of the comparator includes a first n-type having a gate terminal connected to a first input terminal to which the reference voltage is applied, and a channel connected between the first conductive path and node 1. Due to the segment MOS transistor; And a second n-type implanted MOS transistor having a channel connected between the second conductive path and the node 1 and a gate terminal connected to the output terminal.

이 실시예에 있어서, 상기 비교부의 상기 로드 수단은, 상기 노드 1과 상기 제 2 스위칭 수단 사이에 각 채널이 직렬연결되며, 상기 제 1 입력단자에 각 게이트 단자가 연결된 제 3 및 제 4 n형 인한스먼트 MOS 트랜지스터들로 구성되는 것을 특징으로 한다.In this embodiment, the load means of the comparison unit, the third and fourth n-type each channel is connected in series between the node 1 and the second switching means, each gate terminal is connected to the first input terminal It is characterized by consisting of due MOS transistors.

이 실시예에 있어서, 상기 비교부의 상기 제 2 스위칭 수단은, 상기 제 1 제어신호가 전달되는 제 3 도전경로에 게이트 단자가 연결되며, 상기 로드 수단과 상기 접지단자 사이에 채널이 연결된 제 5 n형 인한스먼트 MOS 트랜지스터로 구성되는 것을 특징으로 한다.In this embodiment, the second switching means of the comparator, the fifth n is connected to the gate terminal to the third conductive path to which the first control signal is transmitted, the fifth n is connected to the channel between the load means and the ground terminal; It is characterized by consisting of a type MOS transistor.

이 실시예에 있어서, 상기 구동부는, 상기 전원단자와 상기 출력단자 사이에 채널이 연결되며, 상기 제 1 도전경로에 게이트 단자가 연결된 제 3 p형 인한스먼트 MOS 트랜지스터로 구성되는 것을 특징으로 한다.In this exemplary embodiment, the driving unit may include a third p-type implanted MOS transistor having a channel connected between the power supply terminal and the output terminal and a gate terminal connected to the first conductive path. .

이 실시예에 있어서, 상기 전원공급부는 상기 제 2 제어신호가 인가되는 제 2 입력단자와 상기 제 3 도전경로 사이에 연결된 인버터와; 상기 제 3 도전경로에 게이트 단자가 연결되며, 상기 전원단자와 상기 제 1 도전경로 사이에 채널이 연결된 제 4 p형 인한스먼트 MOS 트랜지스터로 구성되는 것을 특징으로 한다.The power supply unit may include an inverter connected between a second input terminal to which the second control signal is applied and the third conductive path; And a fourth p-type implanted MOS transistor having a gate terminal connected to the third conductive path and having a channel connected between the power supply terminal and the first conductive path.

이 실시예에 있어서, 상기 등화부는, 상기 제 3 도전경로에 게이트 단자가 연결되며, 상기 제 1 및 제 2 도전경로들 사이에 채널이 연결된 제 5 p형 인한스먼트 MOS 트랜지스터로 구성되는 것을 특징으로 한다.In the present exemplary embodiment, the equalizer may include a fifth p-type implanted MOS transistor having a gate terminal connected to the third conductive path and a channel connected between the first and second conductive paths. It is done.

이 실시예에 있어서, 상기 전원공급부로 인가되는 상기 제 2 제어신호는 셀프 리프레쉬 모드시 논리 '로우' 상태에서 논리 '하이' 상태로 천이하여 셀프 리프레쉬 모드를 알리는 플래그 신호인 것을 특징으로 한다.In the present embodiment, the second control signal applied to the power supply is a flag signal for informing the self refresh mode by transitioning from a logic 'low' state to a logic 'high' state in the self refresh mode.

이와같은 회로에 의해서, 셀프 리프레쉬 모드시 소모되었던 DC 전류를 방지를 함으로써 셀프 리프레쉬 전류를 감소시킬 수 있다.By such a circuit, the self refresh current can be reduced by preventing the DC current that was consumed in the self refresh mode.

이하 본 발명의 실시예에 따른 참조도면 도 4에 의거하여 상세히 설명한다.Hereinafter, reference will be made in detail with reference to FIG. 4 according to an embodiment of the present invention.

도 4를 참조하면, 본 발명의 신규한 스탠바이 내부 전원전압 발생회로에 있어서, RASB 신호가 논리 '하이'에서 논리 '로우'로 천이되기 이전에 CASB 신호가 먼저 논리 '로우'로 천이되면 셀프 리프레쉬 모드를 알리는 PSRAS 신호가 논리 '하이'로 천이된다. 상기 PSRAS 신호를 이용하여 셀프 리프레쉬 모드에서는 스탠바이 내부 전원전압 발생회로를 디세이블시킴으로써 셀프 리프레쉬 전류(ICCS)를 감소시킬 수 있다. 즉, 논리 '하이'의 상기 PSRAS 신호를 이용하여 셀프 리프레쉬 모드시 정전류원으로써 동작하는 로드 수단(160)을 접지단자(2)와 분리시키고, 전원공급부(300)를 통해 비교부(100)의 제 1 도전경로(L1)를 외부 전원전압(VEXT)으로 챠지함으로써 구동부(200)를 디세이블시킨다. 이로써, 상기 비교부(100)가 디세이블되어 셀프 리프레쉬 모드에서 기준전압(VREFP)과 내부 전원전압(IVC)의 비교시 소모되는 DC 전류를 방지할 수 있게 되었다.Referring to FIG. 4, in the novel standby internal power supply voltage generation circuit of the present invention, before the RASB signal transitions from logic 'high' to logic 'low', if the CASB signal first transitions to logic 'low', the self refresh is performed. The PSRAS signal informing the mode transitions to a logic 'high'. In the self refresh mode using the PSRAS signal, the self refresh current ICCS can be reduced by disabling the standby internal power supply voltage generation circuit. That is, the load means 160 operating as a constant current source in the self-refresh mode using the PSRAS signal of logic 'high' is separated from the ground terminal 2, and the power supply unit 300 of the comparator 100 The driving unit 200 is disabled by charging the first conductive path L1 with the external power supply voltage VEXT. As a result, the comparison unit 100 may be disabled to prevent DC current consumed when the reference voltage VREFP and the internal power supply voltage IVC are compared in the self refresh mode.

도 4에는 본 발명의 바람직한 실시예에 따른 DRAM 장치의 스탠바이 내부 전원전압 발생회로의 구성을 보여주는 블록도가 도시되어 있다.4 is a block diagram illustrating a configuration of a standby internal power supply voltage generation circuit of a DRAM device according to an exemplary embodiment of the present invention.

도 4를 참조하면, 본 발명에 따른 스탠바이 내부 전원전압 발생회로는 전류미러(120), 제 1 스위칭수단(140), 로드수단(160), 그리고 제 2 스위칭 수단(180)으로 이루어진 비교부(100)와 구동부(200)와 전원공급부(300)와 등화부(400)로 구성되어 있다. 상기 비교부(100)는 S_EQUR 신호에 응답하여 기준전압(VREFP)과 내부 전원전압(IVC) 레벨을 비교한 소정 레벨의 비교신호(S_COMP)를 출력한다. 즉, 상기 기준전압(VREFP)이 상기 내부 전원전압(IVC)에 비해 낮은 전압레벨일 경우 논리 '하이'의 상기 비교신호(S_COMP)를 출력하여 상기 구동부(200)를 디세이블시킨다. 그리고, 상기 기준전압(VREFP)이 상기 내부 전원전압(IVC)에 비해 높은 전압레벨일 경우 논리 '로우'의 상기 비교신호(S_COMP)를 출력하여 상기 구동부(200)를 인에이블 시킨다.Referring to FIG. 4, a standby internal power supply voltage generation circuit according to the present invention includes a comparison unit including a current mirror 120, a first switching unit 140, a loading unit 160, and a second switching unit 180 ( 100), the driving unit 200, the power supply unit 300, and the equalizing unit 400 are configured. The comparator 100 outputs a comparison signal S_COMP having a predetermined level comparing the level of the reference voltage VREFP and the internal power supply voltage IVC in response to the S_EQUR signal. That is, when the reference voltage VREFP is at a lower voltage level than the internal power supply voltage IVC, the driving unit 200 is disabled by outputting the comparison signal S_COMP having a logic 'high'. When the reference voltage VREFP is at a higher voltage level than the internal power supply voltage IVC, the driving unit 200 is enabled by outputting the comparison signal S_COMP having a logic 'low'.

상기 전류미러(120)는 소정 레벨로 챠지되는 제 1 도전경로(L1) 및 제 2 도전경로(L2)로 동일한 양의 전류를 공급한다. 상기 제 1 스위칭 수단(140)은 상기 기준전압(VREFP)과 상기 내부 전원전압(IVC)에 응답하여 상기 제 1 및 제 2 도전경로들(L1, L2) 중 어느 하나로부터 소정 전류를 흘려준다. 상기 로드 수단(160)은 상기 기준전압(VREFP)과 상기 내부 전원전압(IVC)의 레벨 비교시 상기 제 1 스위칭 수단(140)을 통해 전달되는 소정 전류를 일정하게 흘려준다. 그리고, 상기 제 2 스위칭 수단(180)은 상기 전원공급부(300)로부터 출력되는 S_EQUR 신호에 응답하여 상기 로드 수단(160)을 접지전압이 인가되는 접지단자(2)로 연결하는 역할을 한다.The current mirror 120 supplies the same amount of current to the first conductive path L1 and the second conductive path L2 charged to a predetermined level. The first switching means 140 flows a predetermined current from any one of the first and second conductive paths L1 and L2 in response to the reference voltage VREFP and the internal power supply voltage IVC. The load means 160 constantly flows a predetermined current transmitted through the first switching means 140 when comparing the level of the reference voltage VREFP with the internal power supply voltage IVC. The second switching means 180 connects the load means 160 to the ground terminal 2 to which the ground voltage is applied in response to the S_EQUR signal output from the power supply unit 300.

상기 구동부(200)는 상기 비교부(100)로부터 출력된 상기 비교신호(S_COMP)에 응답하여, 상기 외부 전원전압(VEXT)으로부터 상기 내부 전원전압(IVC)이 출력되는 출력단자(3)로 일정한 전류를 공급한다. 상기 전원공급부(300)는 PSRAS 신호에 응답하여, 상기 비교부(100)로 인가된 상기 S_EQUR 신호를 출력하고 상기 비교신호(S_COMP)가 출력되는 상기 제 1 도전경로(L1)를 상기 외부 전원전압(VEXT) 레벨로 챠지한다. 그리고, 상기 등화부(400)는 상기 전원공급부(300)로부터 출력된 상기 S_EQUR 신호에 응답하여, 상기 외부 전원전압(VEXT)으로 챠지된 상기 제 1 도전경로(L1)와 이에 대응되는 상기 제 2 도전경로(L2)를 상기 외부 전원전압(VEXT) 레벨로 이퀄라이징한다. 여기서, 상기 PSRAS 신호는 셀프 리프레쉬 모드시 논리 '로우' 상태에서 논리 '하이' 상태로 천이하여 상기 셀프 리프레쉬 모드를 알리는 플래그 신호이다.The driver 200 is fixed to the output terminal 3 from which the internal power supply voltage IVC is output from the external power supply voltage VEXT in response to the comparison signal S_COMP output from the comparator 100. Supply the current. The power supply unit 300 outputs the S_EQUR signal applied to the comparator 100 in response to a PSRAS signal, and supplies the first conductive path L1 through which the comparison signal S_COMP is output to the external power voltage. Charge to the (VEXT) level. In addition, the equalizer 400 responds to the S_EQUR signal output from the power supply unit 300, and the first conductive path L1 charged with the external power voltage VEXT and the second conductive path L1 corresponding to the external power voltage VEXT. The conductive path L2 is equalized to the external power supply voltage VEXT level. Here, the PSRAS signal is a flag signal indicating the self refresh mode by transitioning from a logic 'low' state to a logic 'high' state in the self refresh mode.

도 3 및 도 4를 참조하면서, 본 발명에 따른 동작을 설명하면 다음과 같다.3 and 4, the operation according to the present invention will be described.

노멀 동작 모드시 RASB 신호가 논리 '하이'에서 논리 '로우'로 천이하면 이에따라, 도 2에 도시된 바와같이, 일정한 내부 전원전압을 발생하는 내부 전원전압 발생회로가 인에이블되어 내부 전원전압을 공급하게 된다. 그리고, 상기 RASB 신호가 논리 '로우,에서 논리 '하이'로 천이하면 디세이블된다. 반면, 상기 RASB 신호가 논리 '하이'인 영역 즉, 스탠바이 영역에서는 내부 전원전압 레벨이 기준전압 레벨에 비해 낮을 경우에만 동작하는 스탠바이 내부 전원전압 발생회로를 구비함으로써 스탠바이 영역에서도 상기 내부 전원전압을 일정하게 공급하게 된다.When the RASB signal transitions from logic 'high' to logic 'low' in the normal operation mode, as shown in FIG. 2, an internal power supply voltage generation circuit for generating a constant internal power supply voltage is enabled to supply the internal power supply voltage. Done. When the RASB signal transitions from logic 'low' to logic 'high', it is disabled. On the other hand, in the region where the RASB signal is logic 'high', that is, in the standby region, the internal power supply voltage generation circuit is provided in the standby region by providing a standby internal power supply voltage generation circuit that operates only when the internal power supply voltage level is lower than the reference voltage level. Will be supplied.

따라서, 상기 RASB 신호가 논리 '하이'인 구간에서는, 도 3에 도시된 바와같이, 셀프 리프레쉬 모드를 알리는 PSRAS 신호가 논리 '로우' 상태이므로 전원공급부(300)는 디세이블되며, 상기 전원공급부(300)로부터 논리 '하이'의 S_EQUR 신호가 출력된다. 상기 S_EQUR 신호를 입력받은 비교부(100)의 제 2 스위칭 수단(180)이 인에이블된다. 이로써, 상기 비교부(100)가 인에이블되어 기준전압(VREFP)과 내부 전원전압(IVC)을 비교하여 원하는 레벨의 내부 전원전압(IVC)을 얻게된다. 즉, 상기 비교부(100)로 인가되는 상기 기준전압(VREFP)이 상기 내부 전원전압(IVC)에 비해 높은 레벨일 경우, 제 1 스위칭 수단(140)의 NMOS 트랜지스터(M0)가 턴-온되어 제 1 도전경로(L1)가 논리 '로우'로 천이된다. 이에따라, 상기 제 1 도전경로(L1)에 게이트 단자가 연결된 구동부(200)의 PMOS 트랜지스터(M7)가 턴-온되고, 이를 통해 상기 내부 전원전압(IVC)이 출력되는 출력단자(3)로 전류를 공급함으로써 상기 내부 전원전압을 상승시켜 일정 레벨의 내부 전원전압을 유지할 수 있다.Therefore, in the section in which the RASB signal is logic 'high', as shown in FIG. 3, since the PSRAS signal indicating the self refresh mode is in a logic 'low' state, the power supply unit 300 is disabled, and the power supply unit ( 300, a S_EQUR signal of logic 'high' is output. The second switching means 180 of the comparator 100 receiving the S_EQUR signal is enabled. As a result, the comparator 100 is enabled to obtain the internal power supply voltage IVC having a desired level by comparing the reference voltage VREFP and the internal power supply voltage IVC. That is, when the reference voltage VREFP applied to the comparator 100 is at a level higher than that of the internal power supply voltage IVC, the NMOS transistor M0 of the first switching unit 140 is turned on. The first conductive path L1 transitions to logic 'low'. Accordingly, the PMOS transistor M7 of the driving unit 200 having the gate terminal connected to the first conductive path L1 is turned on, and the current is output to the output terminal 3 through which the internal power supply voltage IVC is output. By supplying the internal power supply voltage can be increased to maintain the internal power supply voltage at a predetermined level.

만약, 상기 기준전압(VREFP)이 상기 내부 전원전압(IVC)에 비해 낮은 레벨일 경우, 상기 제 1 스위칭수단(140)의 NMOS 트랜지스터(M1)가 턴-온되어 상기 제 1 도전경로(L1)가 논리 '하이'로 천이된다. 이로써, 상기 구동부(200)의 PMOS 트랜지스터(M7)가 턴-오프된다. 이로인해, 상기 PMOS 트랜지스터(M7)를 통해 공급되었던 전류가 차단되며 이에 따라 상기 내부 전원전압(IVC)이 다운되어 일정레벨의 내부 전원전압을 유지할 수 있게 된다.If the reference voltage VREFP is at a lower level than the internal power supply voltage IVC, the NMOS transistor M1 of the first switching unit 140 is turned on so that the first conductive path L1 is turned on. Is transitioned to the logic 'high'. As a result, the PMOS transistor M7 of the driver 200 is turned off. As a result, the current supplied through the PMOS transistor M7 is cut off so that the internal power supply voltage IVC is down to maintain the internal power supply voltage at a predetermined level.

다음, 도 3에 도시된 바와같이, 상기 RASB 신호가 논리 '하이'에서 논리 '로우'로 천이되기 이전에 CASB 신호가 논리 '로우'로 먼저 천이되면 셀프 리프레쉬 모드를 알리는 PSRAS 신호가 논리 '하이'로 천이된다. 이와같은 셀프 리프레쉬 모드에서는 상기 전원공급부(300)가 인에이블되어 상기 제 1 도전경로(L1)를 외부 전원전압(VEXT) 레벨로 챠지한다. 그리고, 상기 제 1 도전경로(L1)에 게이트 단자가 연결된 상기 구동부(200)의 PMOS 트랜지스터(M7)가 턴-오프되어 더 이상 상기 내부 전원전압이 출력되는 출력단자(3)로 전류를 공급하지 못하게 된다.Next, as shown in FIG. 3, before the RASB signal transitions from logic 'high' to logic 'low', if the CASB signal first transitions to logic 'low', the PSRAS signal indicating the self refresh mode is logic 'high'. 'Will be transitioned to. In such a self-refresh mode, the power supply unit 300 is enabled to charge the first conductive path L1 to the external power voltage VEXT level. In addition, the PMOS transistor M7 of the driving unit 200 having the gate terminal connected to the first conductive path L1 is turned off to no longer supply current to the output terminal 3 through which the internal power supply voltage is output. You will not.

또한, 상기 전원공급부(300)로부터 출력되는 S_EQUR 신호에 의해 제 2 스위칭 수단(180)이 디세이블되어 상기 로드 수단(160)을 통해 흐르는 전류를 접지단자(2)로 흘려주지 못하게 된다. 상기와 같이, 셀프 리프레쉬 모드를 알리는 PSRAS 신호를 이용하여 정전류원으로써 동작하는 로드 수단(160)의 전류 패스를 차단한다. 이와 동시에, 전원공급부(300)를 통해 제 1 도전경로(L1)를 외부 전원전압(VEXT)으로 챠지함으로써 구동부(200)를 디세이블시켜 셀프 리프레쉬 모드시 스탠바이 내부 전원전압 발생회로에 의해 소모되는 DC 전류를 방지할 수 있다.In addition, the second switching means 180 is disabled by the S_EQUR signal output from the power supply unit 300 to prevent the current flowing through the load means 160 from flowing to the ground terminal 2. As described above, the current path of the load means 160 operating as the constant current source is blocked by using the PSRAS signal indicating the self refresh mode. At the same time, the first conductive path L1 is charged to the external power supply voltage VEXT through the power supply unit 300 to disable the driving unit 200 so that DC is consumed by the standby internal power supply voltage generation circuit in the self-refresh mode. Current can be prevented.

상기한 바와같이, 셀프 리프레쉬 모드를 알리는 PSRAS 신호를 이용하여 비교부의 전류패스를 차단함과 동시에 구동부의 PMOS 트랜지스터를 오프시킴으로써 셀프 리프레쉬 모드시 스탠바이 내부 전원전압 발생회로에 의해 소모되는 DC 전류를 방지할 수 있게 되었다. 따라서, 셀프 리프레쉬 모드에서 소모되는 셀프 리프레쉬 전류(ICCS) 역시 감소시킬 수 있다.As described above, by using the PSRAS signal indicating the self refresh mode, the current path of the comparator is blocked and the PMOS transistor of the driver is turned off to prevent DC current consumed by the standby internal power supply voltage generation circuit in the self refresh mode. It became possible. Therefore, the self refresh current ICCS consumed in the self refresh mode can also be reduced.

Claims (9)

스탠바이 동작모드시 외부 전원전압으로부터 미리 예정된 레벨의 내부 전원전압을 공급하는 DRAM 장치의 스탠바이 내부 전원전압 발생회로에 있어서,In a standby internal power supply voltage generation circuit of a DRAM device that supplies an internal power supply voltage of a predetermined level from an external power supply voltage in a standby operation mode, 소정 레벨로 챠지되는 제 1 도전경로(L1) 및 제 2 도전경로(L2)와, 상기 제 1 및 제 2 도전경로들(L1, L2)로 동일한 양의 전류를 공급하는 전류미러(120)와, 소정 레벨의 기준전압(VREFP)과 상기 내부 전원전압(IVC)에 응답하여 상기 제 1 및 제 2 도전경로들(L1, L2) 중 어느 하나로부터 소정 전류를 흘려주는 제 1 스위칭 수단(140)과, 상기 기준전압(VREFP)과 상기 내부 전원전압(IVC)의 레벨 비교시 상기 제 1 스위칭 수단(140)을 통해 전달되는 소정 전류를 일정하게 흘려주기 위한 로드 수단(160)과, 제 1 제어신호(S_EQUR)에 응답하여 상기 로드 수단(160)을 접지전압이 인가되는 접지단자(2)로 연결하는 제 2 스위칭 수단(180)을 구비하며,The first conductive path L1 and the second conductive path L2 charged to a predetermined level, and the current mirror 120 for supplying the same amount of current to the first and second conductive paths L1 and L2, and First switching means 140 for flowing a predetermined current from any one of the first and second conductive paths L1 and L2 in response to a reference level VREFP of the predetermined level and the internal power supply voltage IVC. And a load means 160 for constantly flowing a predetermined current transmitted through the first switching means 140 when the level of the reference voltage VREFP and the internal power supply voltage IVC are compared. A second switching means 180 connecting the load means 160 to a ground terminal 2 to which a ground voltage is applied in response to a signal S_EQUR, 상기 제 1 제어신호(S_EQUR)에 응답하여 상기 기준전압(VREFP)과 상기 내부 전원전압(IVC) 레벨을 비교한 소정 레벨의 비교신호(S_COMP)를 출력하되, 상기 기준전압(VREFP)이 상기 내부 전원전압(IVC)에 비해 낮은 전압레벨일 경우 제 1 레벨의 상기 비교신호(S_COMP)를 출력하고 상기 기준전압(VREFP)이 상기 내부 전원전압(IVC)에 비해 높은 전압레벨일 경우 제 2 레벨의 상기 비교신호(S_COMP)를 출력하는 비교부(100)와;In response to the first control signal S_EQUR, a comparison signal S_COMP having a predetermined level comparing the level of the reference voltage VREFP and the internal power supply voltage IVC is output, wherein the reference voltage VREFP is internal. When the voltage level is lower than the power supply voltage IVC, the comparison signal S_COMP of the first level is output and when the reference voltage VREFP is higher than the internal power supply voltage IVC, A comparator 100 for outputting the comparison signal S_COMP; 상기 비교부(100)로부터 출력된 상기 비교신호(S_COMP)에 응답하여, 상기 외부 전원전압(VEXT)으로부터 상기 내부 전원전압(IVC)이 출력되는 출력단자(3)로 일정 전류를 공급하는 구동부(200)와;In response to the comparison signal S_COMP output from the comparison unit 100, a driving unit for supplying a constant current from the external power supply voltage VEXT to the output terminal 3 from which the internal power supply voltage IVC is output ( 200); 제 2 제어신호(PSRAS)에 응답하여, 상기 비교부(100)로 인가된 상기 제 1 제어신호(S_EQUR)를 출력하고 상기 비교신호(S_COMP)가 출력되는 상기 제 1 도전경로(L1)를 상기 외부 전원전압(VEXT) 레벨로 챠지하는 전원공급부(300)와;In response to the second control signal PSRAS, the first conductive path L1 outputs the first control signal S_EQUR applied to the comparator 100 and the comparison signal S_COMP is output. A power supply unit 300 charged to an external power supply voltage VEXT level; 상기 전원공급부(300)로부터 출력된 상기 제 1 제어신호(S_EQUR)에 응답하여, 상기 외부 전원전압(VEXT)으로 챠지된 상기 제 1 도전경로(L1)와 이에 대응되는 상기 제 2 도전경로(L2)를 상기 외부 전원전압(VEXT) 레벨로 등화하는 등화부(400)를 포함하는 것을 특징으로 DRAM 장치의 스탠바이 내부 전원전압 발생회로.In response to the first control signal S_EQUR output from the power supply unit 300, the first conductive path L1 charged with the external power voltage VEXT and the second conductive path L2 corresponding thereto. ) An equalization unit (400) for equalizing the external power supply voltage to the external power supply voltage (VEXT) level. 제 1 항에 있어서,The method of claim 1, 상기 비교부(100)의 상기 전류미러(120)는, 상기 외부 전원전압(VEXT)이 인가되는 전원단자(1)와 상기 제 1 도전경로(L1) 사이에 채널이 연결되며, 상기 제 2 도전경로(L2)에 게이트 단자가 연결된 제 1 p형 인한스먼트 MOS 트랜지스터(M2)와; 상기 전원단자(1)와 상기 제 2 도전경로(L2) 사이에 채널이 연결되며, 상기 제 2 도전경로(L2)에 게이트 단자가 연결된 제 2 p형 인한스먼트 MOS 트랜지스터(M3)로 구성된 DRAM 장치의 스탠바이 내부 전원전압 발생회로.In the current mirror 120 of the comparison unit 100, a channel is connected between the power supply terminal 1 to which the external power supply voltage VEXT is applied and the first conductive path L1, and the second conductive path. A first p-type implanted MOS transistor M2 having a gate terminal connected to the path L2; A DRAM comprising a second p-type implanted MOS transistor M3 having a channel connected between the power supply terminal 1 and the second conductive path L2 and having a gate terminal connected to the second conductive path L2. Standby internal power supply voltage generator circuit. 제 1 항에 있어서,The method of claim 1, 상기 비교부(100)의 상기 제 1 스위칭 수단(140)은, 상기 기준전압(VREFP)이 인가되는 제 1 입력단자(4)에 게이트 단자가 연결되며, 상기 제 1 도전경로(L1)와 노드 1 사이에 채널이 연결된 제 1 n형 인한스먼트 MOS 트랜지스터(M0)와; 상기 제 2 도전경로(L2)와 상기 노드 1 사이에 채널이 연결되며, 상기 출력단자(3)에 게이트 단자가 연결된 제 2 n형 인한스먼트 MOS 트랜지스터(M1)로 구성되는 것을 특징으로 하는 DRAM 장치의 스탠바이 내부 전원전압 발생회로.The first switching means 140 of the comparison unit 100 has a gate terminal connected to the first input terminal 4 to which the reference voltage VREFP is applied, and the first conductive path L1 and the node. A first n-type implanted MOS transistor M0 with a channel connected between the first and the first n-type implanted MOS transistor M0; And a second n-type implanted MOS transistor (M1) having a channel connected between the second conductive path (L2) and the node 1 and a gate terminal connected to the output terminal (3). Standby internal power supply voltage generator circuit. 제 1 항에 있어서,The method of claim 1, 상기 비교부(100)의 상기 로드 수단(160)은, 상기 노드 1과 상기 제 2 스위칭 수단(180) 사이에 각 채널이 직렬연결되며, 상기 제 1 입력단자(4)에 각 게이트 단자가 연결된 제 3 및 제 4 n형 인한스먼트 MOS 트랜지스터들(M4, M5)로 구성되는 것을 특징으로 하는 DRAM 장치의 스탠바이 내부 전원전압 발생회로.In the load means 160 of the comparator 100, each channel is connected in series between the node 1 and the second switching means 180, and each gate terminal is connected to the first input terminal 4. A standby internal power supply voltage generation circuit of a DRAM device, comprising: third and fourth n-type implanted MOS transistors (M4, M5). 제 1 항에 있어서,The method of claim 1, 상기 비교부(100)의 상기 제 2 스위칭 수단(180)은, 상기 제 1 제어신호(S_EQUR)가 전달되는 제 3 도전경로(L3)에 게이트 단자가 연결되며, 상기 로드 수단(160)과 상기 접지단자(2) 사이에 채널이 연결된 제 5 n형 인한스먼트 MOS 트랜지스터(M6)로 구성되는 것을 특징으로 하는 DRAM 장치의 스탠바이 내부 전원전압 발생회로.The second switching means 180 of the comparator 100 has a gate terminal connected to a third conductive path L3 through which the first control signal S_EQUR is transmitted, and the load means 160 and the A standby internal power supply voltage generation circuit of a DRAM device, characterized by comprising a fifth n-type implanted MOS transistor (M6) having a channel connected between the ground terminals (2). 제 1 항에 있어서,The method of claim 1, 상기 구동부(200)는, 상기 전원단자(1)와 상기 출력단자(3) 사이에 채널이 연결되며, 상기 제 1 도전경로(L1)에 게이트 단자가 연결된 제 3 p형 인한스먼트 MOS 트랜지스터(M7)로 구성되는 것을 특징으로 하는 DRAM 장치의 스탠바이 내부 전원전압 발생회로.The driver 200 may include a third p-type implanted MOS transistor having a channel connected between the power supply terminal 1 and the output terminal 3 and a gate terminal connected to the first conductive path L1. M7), a standby internal power supply voltage generation circuit of a DRAM device. 제 1 항에 있어서,The method of claim 1, 상기 전원공급부(300)는, 상기 제 2 제어신호(PSRAS)가 인가되는 제 2 입력단자(5)와 상기 제 3 도전경로(L3) 사이에 연결된 인버터(I1)와; 상기 제 3 도전경로(L3)에 게이트 단자가 연결되며, 상기 전원단자(1)와 상기 제 1 도전경로(L1) 사이에 채널이 연결된 제 4 p형 인한스먼트 MOS 트랜지스터(M8)로 구성되는 것을 특징으로 하는 DRAM 장치의 스탠바이 내부 전원전압 발생회로.The power supply unit 300 includes: an inverter (I1) connected between a second input terminal (5) to which the second control signal (PSRAS) is applied and the third conductive path (L3); A gate terminal is connected to the third conductive path L3, and a fourth p-type implanted MOS transistor M8 having a channel connected between the power supply terminal 1 and the first conductive path L1. A standby internal power supply voltage generation circuit of a DRAM device. 제 1 항에 있어서,The method of claim 1, 상기 등화부(400)는, 상기 제 3 도전경로(L3)에 게이트 단자가 연결되며, 상기 제 1 및 제 2 도전경로(L1, L2)들 사이에 채널이 연결된 제 5 p형 인한스먼트 MOS 트랜지스터(M9)로 구성되는 것을 특징으로 하는 DRAM 장치의 스탠바이 내부 전원전압 발생회로.The equalization unit 400 includes a fifth p-type implanted MOS having a gate terminal connected to the third conductive path L3 and a channel connected between the first and second conductive paths L1 and L2. A standby internal power supply voltage generation circuit of a DRAM device, characterized by comprising a transistor (M9). 제 1 항에 있어서,The method of claim 1, 상기 전원공급부(300)로 인가되는 상기 제 2 제어신호(PSRAS)는 셀프 리프레쉬 모드시 논리 '로우' 상태에서 논리 '하이' 상태로 천이하여 상기 셀프 리프레쉬 모드를 알리는 플래그 신호인 것을 특징으로 하는 DRAM 장치의 스탠바이 내부 전원전압 발생회로.The second control signal PSRAS applied to the power supply unit 300 is a DRAM signal which transitions from a logic 'low' state to a logic 'high' state in the self refresh mode to indicate the self refresh mode. Standby internal power supply voltage generator circuit.
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