KR100225581B1

KR100225581B1 - 영상재생 장치의 분할 화면 출력 제어방법 및 이를 수행하기 위한 장치

Info

Publication number: KR100225581B1
Application number: KR1019960074013A
Authority: KR
Inventors: 나대희; 이기순
Original assignee: 전주범; 대우전자주식회사
Priority date: 1996-12-27
Filing date: 1996-12-27
Publication date: 1999-10-15
Also published as: KR19980054828A

Abstract

영상 재생 장치에서 분할 화면 출력시에 가로세로비의 왜곡을 적게 하면서 두화면에 동시에 출력시키기 위한 영상 재생 장치의 분할 화면 출력 제어 방법 및 이를 수행하기 위한 장치가 개시되어 있다. 안테나로부터 입력된 다수의 아날로그의 방송 신호 중 채널 1을 선택하고, 상기 채널 1의 동기 신호를 분리하여 클럭 1 및 상기 클럭 1와 주파수가 다른 클럭 3을 생성하고, 상기 채널 1의 방송 신호를 디지탈로 변환시켜 클럭 1에 대응되게 저장시킨다. 상기 다수의 아날로그의 방송 신호중 채널 2를 선택하고, 상기 채널 2의 동기 신호를 분리하여 클럭 2을 생성하고, 상기 채널 2의 방송 신호를 디지탈로 변환시켜 클럭 2에 대응되게 저장시킨다. 저장된 채널 1 및 채널 2에 따른 디지탈 신호들을 클럭 3에 대응되도록 독출하여 이를 재저장시킨다. 재저장된 채널 1 및 채널 2에 따른 디지탈 신호들을 특정한 시차를 두고 순차적으로 출력시킨다. 채널 1에 대응되는 디지탈 신호 중 특정 부분에 해당되는 디지탈 신호만을 선택하고, 상기 채널 2에 대응되는 디지탈 신호 중 특정 부분에 해당되는 디지탈 신호만을 선택하여, 하나의 영상 신호로 혼합시킨다. 혼합된 영상 신호를 아날로그 신호로 변환하고, 동기 신호를 생성하여 생성된 동기 신호에 대응되게 출력시킨다.

Description

영상 재생 장치의 분할 화면 출력 제어 방법 및 이를 수행하기 위한 장치

본 발명은 영상 재생 장치의 분할 화면 출력 제어 방법 및 이를 수행하기 위한 장치에 관한 것으로, 특히 영상 재생 장치에서 분할 화면 출력시에 가로세로비(Aspect ratio)의 왜곡을 적게 하면서 두화면에 동시에 출력시키기 위한 영상 재생 장치의 분할 화면 출력 제어 방법 및 이를 수행하기 위한 장치에 관한 것이다.

일반적으로 PIP(Picture-In-Picture)기능은 영상 재생 장치의 한 화면을 분할하여 다수의 채널을 한 화면에 동시에 출력하는 것이다.

도 1은 일반적인 영상 재생 장치에서 분할 화면 출력 기능시에 화면 왜곡 현상이 발생됨을 보여주기 위한 개략도이고, 도 2는 일반적인 영상 재생 장치에서 분할 화면 출력 동작을 설명하기 위한 파형도이다.

방송 채널에 따라 다른 복수의 화면을 한 화면상에 출력시키는 PIP기능은 도 1에서 보는 바와 같이, 영상 재생 장치의 화면을 가로 또는 세로로 분할하고, 분할된 화면마다 각각의 채널에서 수신되는 영상 신호를 동시에 출력시킨다.

영상 재생 장치에서 PIP 기능이 수행되기 위하여는 도 2에서 보는 바와 같이, 영상 재생 장치에 구비된 다수의 튜너에서 동기 신호(Sync 신호)에 따라 아날로그의 형태로 입력되는 영상 신호를 수신한다. 즉, 도 2의(a)에서 보는 바와 같이, 하나의 튜너에서 임의의 채널 1에 대응되는 아날로그의 영상 신호가 입력되면, 도 2의(b)에서 보는 바와 같이, 다른 튜너에서는 임의의 채널 2에 대응되는 아날로그의 영상 신호가 입력된다. 상기 튜너들로부터 입력된 아날로그 신호는 화면 분할 모드에 따라 샘플링(Sampling; 부호화)함으로써 디지탈 변환된다. 상기 디지탈로 변환된 영상 신호는 분할된 화면의 크기에 대응되도록 영상 데이터의 량을 압축하여야 한다. 즉, 상기 디지탈 변환된 영상 데이터를 화면 분할 모드(화면의 가로 분할 또는 세로 분할)에 따라 라이트 클럭(Write clock)을 이용하여 압축하여 메모리에 저장한다. 즉, 화면을 두개로 분할하여 분할된 화면에 동시에 임의의 채널 1 및 채널 2를 출력시키는 경우에 채널 1에 대응되는 아날로그의 영상 신호는 도 2의(c)에서 보는 바와 같이, 1/2로 압축된다. 또한, 채널 2에 대응되는 아날로그의 영상 신호도 도 2의(d)에서 보는 바와 같이, 1/2로 압축된다.

결론적으로, 도 2의(e)에서 보는 바와 같이, 채널 1에서 입력된 영상 신호와 채널 2에서 입력된 영상 신호가 동기 신호와 다음 동기 신호와의 사이에서 압축된다. 상기와 같이 압축된 화면은 출력시에 상기 메모리에 압축되어 저장된 데이터를 정상적인 리이드 클럭(Read Clock)으로 독출하면 분할된 화면이 동시에 출력되는 것이다.

이와 같은 종래의 영상 재생 장치에서 화면 분할 출력 방식은 영상 신호를 디지탈로 변환하고 변환된 디지탈 신호를 압축하여 메모리에 저장하는 방식을 사용한다. 따라서, 메모리에 압축저장시에 영상 신호의 각 프레임의 가로폭과 높이의 비인 가로세로비(Aspect ratio)가 변경되어 화면이 왜곡되는 현상이 발생하는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해소하기 위하여 창안된 것으로, 본 발명의 제1 목적은, 영상 재생 장치에서 분할 화면 출력시에 각 채널에서 입력된 영상 신호를 압축하지 않고, 화면의 중심부를 분할된 화면상에 출력시키고, 출력되는 데이터의 양을 가변시킬 수 있는 영상 재생 장치의 분할 화면 출력 제어 방법을 제공하는 것이다.

또한, 본 발명의 제2 목적은 상기의 분할 화면 출력 제어 방법을 수행하기에 적합한 장치를 제공하는 것이다.

도 1은 일반적인 영상 재생 장치에서 분할 화면 출력 기능을 보여주기 위한 개략도이다.

도 2는 일반적인 영상 재생 장치에서 분할 화면 출력 과정을 설명하기 위한 파형도이다.

도 3은 본 발명의 일 실시예에 따른 영상 재생 장치의 분할 화면 출력 제어 장치를 보여주기 위한 블럭도이다.

도 4a 내지 4d는 본 발명의 각 실시예에 따른 영상 재생 장치의 분할 화면 출력 제어 장치에서 출력되는 분할 화면을 보여주기 위한 개략도이다.

도 5a에서 도 5i는 본 발명의 실시예 1에 따른 영상 재생 장치의 분할 화면 출력 제어 장치에서 분할 화면 출력 과정을 설명하기 위한 파형도이다.

도 6a에서 도 6f는 본 발명의 실시예 2에 따른 영상 재생 장치의 분할 화면 출력 제어 장치에서 라인 메모리의 동작을 설명하기 위한 파형도이다.

도 7a에서 도 7f는 본 발명의 실시예 3에 따른 영상 재생 장치의 분할 화면 출력 제어 장치에서 라인 메모리의 동작을 설명하기 위한 파형도이다.

도면의 주요 부분에 대한 부호의 설명

100a, 100b : 안테나 102a, 102b : 튜너

104a, 104b : 동기 신호분리기 106a, 106b : PLL회로

108a, 108b : A/D변환부 110a, 110b : 라인 메모리

112a, 112b : 라인 메모리 114 : MUX

116 : D/A변환부 116 : 혼합 장치

120 : 제어장치

이와 같은 제1 목적을 수행하기 위한 본 발명의 일 실시예에 따른 영상 재생 장치의 분할 화면 출력 제어 방법은, 안테나로부터 입력된 다수의 아날로그의 방송 신호중 채널 1을 선택하고, 상기 채널 1의 동기 신호를 분리하여 클럭 1 및 상기 클럭 1와 주파수가 다른 클럭 3을 생성하고, 상기 채널 1의 방송 신호를 디지탈로 변환시켜 클럭 1에 대응되게 저장시키는 단계;

안테나로부터 입력된 다수의 아날로그의 방송 신호중 채널 2를 선택하고, 상기 채널 2의 동기 신호를 분리하여 클럭 2을 생성하고, 상기 채널 2의 방송 신호를 디지탈로 변환시켜 클럭 2에 대응되게 저장시키는 단계;

저장된 채널 1 및 채널 2에 따른 디지탈 신호들을 클럭 3에 대응되도록 독출하여 이를 재저장시키는 단계;

재저장된 채널 1 및 채널 2에 따른 디지탈 신호들을 특정한 시차를 두고 순차적으로 출력시키는 단계;

채널 1에 대응되는 디지탈 신호중 특정 부분에 해당되는 디지탈 신호만을 선택하고, 상기 채널 2에 대응되는 디지탈 신호중 특정 부분에 해당되는 디지탈 신호만을 선택하여, 하나의 영상 신호로 혼합시키는 단계; 그리고,

상기 혼합된 영상 신호를 아날로그 신호로 변환하고, 동기 신호를 생성하여 생성된 동기 신호에 대응되게 출력시키는 단계로 이루어진다.

또한, 상기한 제2 목적을 수행하기 위한 본 발명의 일 실시예에 따른 영상 재생 장치의 분할 화면 출력 제어 장치는,

다수개의 안테나의 출력단에 접속되어 다수개의 아날로그 방송 신호를 선택하게 하는 다수개의 튜너;

다수개의 튜너의 출력단에 각각 접속되어 입력된 영상 신호의 동기 신호에 대응되도록 제1, 제2 및 제 3 클럭을 발생시키는 다수의 클럭 발생 수단;

다수개의 튜너의 출력단에 각각 접속되어 아날로그의 영상 신호를 디지탈 신호로 변환시키는 다수개의 A/D변환부;

다수개의 A/D변환부의 출력단에 접속되어 상기 클럭 발생 수단에서 출력된 다수의 클럭중 제1 및 제2클럭에 대응되도록 디지탈로 변환된 영상 신호를 저장하고, 상기 클럭 발생 수단에서 출력된 다수의 클럭중 제 3클럭에 대응되도록 디지탈의 영상 신호를 출력시키는 다수의 라인 메모리;

다수의 라인 메모리에서 출력된 디지탈 신호를 저장하고, 저장된 디지탈 신호를 순차적으로 출력시키는 다수의 필드 메모리;

다수의 필드 메모리의 출력단에 접속되고, 상기 다수의 필드 메모리에 저장된 디지탈 신호 중 일부분만을 각각 선택하여 출력시키는 출력 선택 수단;

출력 선택 수단의 출력단에 접속되어 디지탈의 영상 신호를 아날로그 신호로 변환시키는 D/A변환부;

D/A변환부의 출력단에 접속되어 아날로그의 영상 신호를 출력시키게 하는 동기 신호를 혼합하는 혼합 장치; 그리고,

다수의 클럭 발생 수단에서 입력된 제1 클럭을 기준으로 상기 다수의 필드 메모리에 특정한 시차를 지닌 시작 신호를 순차적으로 인가하고, 상기 출력 선택 수단에 선택 신호를 인가하여 출력 신호를 선택하게 하고, 동기 신호를 발생시켜 상기 혼합 장치에 인가하는 제어 장치로 구성된다.

본 발명에 의하면, 영상 재생 장치에서 가로세로비(Aspect ratio)를 변경하지 않고도 분할 화면에서 출력되는 데이터의 조절이 가능하며, 분할 화면 출력시에 화면의 왜곡 현상을 방지시킨다.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.

도 3에서 보는 바와 같이, 본 발명에 따른 영상 재생 장치의 분할 화면 출력 제어 장치는 다수개의 튜너(102a, 102b)를 구비한다. 상기 다수개의 튜너(102a, 102b)는 입력단에 각각 접속된 안테나(100a, 100b)로부터 아날로그의 방송 신호를 입력받는다. 상기 다수개의 튜너(102a, 102b)의 출력단에는 제1 동기 신호 분리기(104a) 및 제2 동기 신호 분리기(104b)가 각각 접속된다. 상기 제1 동기 신호 분리기(104a) 및 제2 동기 신호 분리기(104b)는 상기 다수개의 튜너(102a, 102b)로 부터 입력된 아날로그의 영상 신호에서 동기 신호를 검출한다. 상기 제1 동기 신호 분리기(104a)의 출력단에는 제1 PLL 회로(106a) 및 제3 PLL 회로(106c)가 접속된다. 또한, 제2 동기 신호 분리기(104b)의 출력단에는 제2 PLL 회로(106b)가 접속된다. 상기 제1 PLL 회로(106a), 제2 PLL 회로(106b) 및 제3 PLL 회로(106c)는 아날로그의 영상 신호에서 검출된 동기 신호를 입력받아, 입력된 영상 신호의 저장시에 필요한 클럭 1, 클럭 2 및 클럭 3를 발생시킨다.

상기 다수개의 튜너(102a, 102b)의 출력단에는 아날로그의 영상 신호를 디지탈 신호로 변환시키는 제1 A/D변환부(108a) 및 제2 A/D변환부(108b)가 각각 접속된다. 상기 제1 A/D변환부(108a) 및 제2 A/D변환부(108b)의 출력단에는 제1 라인 메모리(110a) 및 제2 라인 메모리(110b)가 각각 접속된다. 상기 제1 라인 메모리(110a)는 임의의 채널 1에서 입력되어 디지탈로 변환된 영상 신호를 상기 제1 PLL 회로(106a) 및 제 3 PLL 회로(106c)에서 출력된 클럭 1 및 클럭 3에 대응하여 출력시킨다.

또한, 상기 제2 라인 메모리(110b)는 임의의 채널 2에서 입력되어 디지탈로 변환된 영상 신호를 상기 제2 PLL 회로(106b) 및 제3 PLL 회로(106c)에서 출력된 클럭 1 및 클럭 3에 대응하여 저장시킨다.

상기 제1 라인 메모리(110a) 및 제2 라인 메모리(110b)의 출력단에는 제1 필드 메모리(112a) 및 제2 필드 메모리(112b)가 각각 접속된다. 상기 제1 필드 메모리(112a) 및 제2 필드 메모리(112b)는 상기 제1 라인 메모리(110a) 및 제2 라인 메모리(110b)에서 조정된 데이터를 저장한다.

상기 제1 필드 메모리(112a) 및 제2 필드 메모리(112b)의 출력단에는 MUX(114)가 접속된다. 상기 MUX(114)는 상기 제1 필드 메모리(112a)에서 출력되는 디지탈 신호 및 제2 필드 메모리(112b)에서 출력된 디지탈 신호를 각각 입력받고, 입력된 각 디지탈 신호중 특정 부분을 선택하여 출력시킨다.

상기 MUX(114)의 출력단에는 디지탈의 영상 신호를 아날로그 신호로 변환시키는 D/A변환부(116)가 접속된다. 상기 D/A변환부(116)의 출력단에는 혼합 장치(118)가 접속된다. 상기 혼합 장치(118)는 상기 D/A변환부(116)에서 출력된 아날로그의 영상 신호의 시작을 알리는 동기 신호를 혼합시킨다.

상기 제1 PLL 회로(106a)에서 발생된 클럭 1은 제어 장치(120)에 입력된다. 상기 제어 장치(120)는 상기 제1 PLL 회로(106a)에서 발생된 클럭 1을 입력받아, 클럭 1을 기준으로, 상기 제1 필드 메모리(112a) 및 제2 필드 메모리(112b)에 출력 신호를 인가하여 디지탈 신호를 출력시키고, 상기 MUX(114)에 선택 신호를 인가하여 상기 제1 필드 메모리(112a) 및 제2 필드 메모리(112b)에서 출력되는 디지탈 신호중 특정 부분만을 선택하게 한다. 또한, 영상 신호의 시작을 알리는 의사 동기 신호를 발생하여 상기 혼합 장치(118)에 인가한다.

이와 같이 구성된 본 발명의 일 실시예에 따른 영상 재생 장치의 분할 화면 출력 제어 장치의 상세한 동작을 설명하면 다음과 같다.

도 4a에서 도4d는 본 발명의 각 실시예에 따른 영상 재생 장치의 분할 화면 출력 제어 장치에서 출력되는 분할 화면을 보여주기 위한 개략도이다.

도 4a에서 도4d에서 보는 바와 같이, 본 발명의 각 실시예에는 상기 제1 PLL 회로(106a), 제2 PLL 회로(106b) 및 제 3 PLL 회로(106c)에서 제1 라인 메모리(110a) 및 제2 라인 메모리(110b)에 인가되는 클럭 1, 클럭 2 및 클럭 3의 주파수에 따라 화면의 분주비가 가변된다. 즉, 도 4a에서 보는 바와 같이, 영상 재생 기기의 화면을 세로로 분할하여 임의의 채널 1 및 채널 2에서 수신되는 영상 신호를 출력하는 경우에, 상기 제1 라인 메모리(110a) 및 제2 라인 메모리(110b)에 인가되는 클럭 1, 클럭 2 및 클럭 3의 주파수가 동일하면 도 4b에서 보는 바와 같이, 채널 1 및 채널 2의 A 및 A'부분 즉, 화면의 중앙부분만을 압축없이 출력시킨다. 또한, 클럭 1, 클럭 2의 주파수가 동일하고, 클럭 3의 주파수를 클럭 1에 비하여 1.5배 증가시키면, 도 4b에서 보는 바와 같이, 화면의 중앙 부분에서 일부 외측까지 확대된 부분인 채널 1 및 채널 2의 B 및 B'부분을 출력시킬 수 있다.

그리고, 클럭 1, 클럭 2의 주파수가 동일하고, 클럭 3의 주파수를 클럭 1에 비하여 2배 증가시키면, 도 4b에서 보는 바와 같이, 화면의 전체 부분인 채널 1 및 채널 2의 C 및 C'부분을 시간적으로 압축하여 출력시킬 수 있다.

실시예 1

본 실시예에서는 제1 PLL 회로(106a), 제2 PLL 회로(106b) 및 제 3 PLL 회로(106c)에서 영상 신호의 저장시에 필요한 동일한 주파수의 클럭 1, 클럭 2 및 클럭 3을 발생시킨다. 따라서, 도 4b에서 보는 바와 같이, 채널 1 및 채널 2의 A 및 A'부분 즉, 화면의 중앙부분만을 압축 없이 출력시킨다.

도 5a에서 도 5i는 본 실시예에 따른 영상 재생 장치의 분할 화면 출력 제어 장치에서 분할 화면 출력 과정을 설명하기 위한 파형도이다.

본 발명의 상세한 동작을 도 3 또는 도 5를 참조하여 설명하면, 안테나(100a, 100b)는 방송국 등에서 송출된 아날로그의 방송 신호를 입력받는다. 상기 안테나(100a, 100b)의 출력단에는 분할된 화면을 출력시키기 위하여 각기 다른 채널의 영상 신호를 입력받는 다수개의 튜너(102a, 102b)가 접속된다. 통상적인 분할 화면 출력 방식에서는 2개의 튜너를 이용하여 각각의 튜너에서 각 채널의 영상 신호를 입력받아 2등분으로 분할하여 화면을 출력시키는 방식이 널리 사용된다. 이후로, 2개의 튜너를 이용하여 2등분으로 분할하여 화면을 출력시키는 방식을 기준으로 본 실시예에 따른 상세한 동작을 설명하기로 한다.

제1 및 제2 튜너(102a, 102b)에서는 상기 안테나를 통하여 입력되는 다수의 아날로그 신호중 설정된 채널의 신호를 분리하게 된다. 만약, 제1 튜너(102a)를 통하여 채널 1의 영상 신호가 분리되고, 제2 튜너(102b)를 통하여 채널 2의 영상 신호가 분리되었다고 한다면, 상기 제1 튜너(102a)를 통하여 분리된 채널 1의 영상 신호는 제1 동기 신호 분리기(104a) 및 제1 A/D변환부(108a)에 입력되고, 상기 제2 튜너(102b)를 통하여 분리된 채널 2의 영상 신호는 제2 동기 신호 분리기(104b) 및 제2 A/D변환부(108a)에 입력된다.

상기 제1 동기 신호 분리기(104a)는 채널 1의 영상 신호에서 동기 신호를 분리하여 이를 제1 PLL 회로(106a) 및 제3 PLL 회로(106c)에 입력시키고, 상기 제2 동기 신호 분리기(104b)는 채널 2의 영상 신호에서 동기 신호를 분리하여 이를 제2 PLL 회로(106b)에 입력시킨다. 상기 제1 PLL 회로(106a)는 채널 1의 영상 신호에서 분리된 동기 신호를 입력받아 클럭 1을 생성하고, 상기 제2 PLL 회로(106b)는 채널 2의 영상 신호에서 분리된 동기 신호를 입력받아 클럭 2을 생성한다. 또한, 상기 제 3 PLL 회로(106c)는 채널 1의 영상 신호에서 분리된 동기 신호를 입력받아 클럭 3을 생성한다.

본 발명의 실시예 1에서는 클럭 1, 클럭 2 및 클럭 3의 주파수가 동일하다. 상기 클럭 1 및 클럭 2는 각각 제1 라인 메모리(110a) 및 제2 라인 메모리(110b)에 인가되고, 상기 클럭 3는 상기 제1 라인 메모리(110a) 및 제2 라인 메모리(110b)에 동시에 인가된다. 상기 클럭 1 및 클럭 2는 상기 제1 A/D변환부(108a) 및 제2 A/D변환부(108b)에서 출력된 디지탈 신호를 상기 제1 라인 메모리(110a) 및 제2 라인 메모리(110b)에 저장하는 라이트 클럭(Write clock)으로 사용되고, 클럭 3는 상기 제1 라인 메모리(110a) 및 제2 라인 메모리(110b)에 저장된 정보를 독출하는 리이드 클럭(Read clock)으로 사용된다.

또한, 상기 제1 튜너(102a)를 통하여 분리된 채널 1의 아날로그 영상 신호는 제1 A/D변환부(108a)에 입력되어 디지탈로 변환되어 제1 라인 메모리(110a) 에 인가되고, 상기 제2 튜너(102b)를 통하여 분리된 채널 2의 아날로그 영상 신호는 제2 A/D변환부(108b)에 입력되어 디지탈로 변환되어 제2 라인 메모리(110b) 에 인가된다.

이때, 제1 라인 메모리(110a) 및 제2 라인 메모리(110b)는 클럭 1 및 클럭 2를 각각 인가 받아 상기 제1 A/D변환부(108a)에서 입력된 디지탈 신호 및 제2 A/D변환부(108b)에서 입력된 디지탈 신호를 저장한다. 따라서, 제1 라인 메모리(110a)에는 도 5a에서 보는 바와 같은 채널 1에 대응되는 디지탈 신호가 저장된다. 또한, 제2 라인 메모리(110b)에는 도 5b에서 보는 바와 같은 채널 2에 대응되는 디지탈 신호가 저장된다.

본 실시예에서는 클럭 1, 클럭 2 및 클럭 3가 동일하기 때문에, 상기 제1 라인 메모리(110a) 및 제2 라인 메모리(110b)에서는 도 5a 및 도 5b에서 도시된 신호와 동일한 디지탈 신호가 출력된다. 즉, 리이드 클럭(Read clock)으로 사용되는 클럭 3과 라이트 클럭(Write clock)으로 사용되는 클럭 1 및 클럭 2가 같기 때문에 입력된 디지탈 신호와 동일한 디지탈 신호가 출력되는 것이다. 상기 제1 라인 메모리(110a) 및 제2 라인 메모리(110b)에서 출력된 디지탈 신호는 제1 필드 메모리(112a) 및 제2 필드 메모리(112b)에 저장된다.

제어 장치(120)는 상기 제1 PLL 회로(106a)에서 입력된 클럭 1을 입력받아, 클럭 1을 기준으로 제1 필드 메모리(112a) 및 제2 필드 메모리(112b)에 저장된 디지탈 신호를 출력하게 하는 제1 시작 신호 및 제2 시작 신호를 입력시킨다.

도 5를 참조하면, 제어장치(120)는 클럭 1을 입력받아 제1 필드 메모리(112a)에 도 5h에서 보는 바와 같이, 제1 시작 신호를 출력시켜 채널 1에 해당하는 디지탈 신호를 MUX(114)에 먼저 인가한다. 그리고, 채널 1에 해당하는 디지탈 신호의 1/2가 출력되는 시점과 동일하게 채널 2에 해당되는 디지탈 신호가 MUX(114)에 인가되도록, 도 5i 에서 보는 바와 같이 제2 필드 메모리(112b)에 제2 시작 신호를 출력시킨다.

따라서, 제1 필드 메모리(110a)에서 도 5c에서 보는 바와 같은 디지탈의 신호a' 가 MUX(114)에 입력되면, 제2 필드 메모리(110b)에서 도 5d에서 보는 바와 같이, 상기 신호a' 와 특정시차 즉, 2분할 화면인 경우에는 상기 신호 a'의 영상 정보가 출력되는 중간 부분에서 다른 신호가 출력되도록 하는 시차를 가진 디지탈의 신호 b'가 MUX(114)에 입력된다.

MUX(114)에 제1 필드 메모리(110a)에서 출력된 신호 a'와 제2 필드 메모리(110b)에서 출력된 신호 b'가 입력되면, 제어 장치(120)는 MUX(114)에 도5f에서 보는 바와 같은 선택 신호를 인가하여 신호 a'와 신호 b'중 일정 부분을 출력시키게 한다. 즉, 제어장치(120)는 상기 클럭 1과 동기되도록 제1 필드 메모리(112a)에 제1 시작 신호를 출력시키고, 상기 클럭 1의 1/2부분에서 제2 필드 메모리(112b)에 제2 시작 신호를 출력시킨다. 따라서, 상기 MUX(114)에 신호 a'의 1/2이 인가될 때, 채널 2의 신호 b'가 인가되도록 시차가 조정된다.

상기 MUX(114)에서 최종적으로 출력된 신호 c는 도 5e에서 보는 바와 같이, 채널 1중 A부분의 영상 정보 및 채널 2중 A'부분의 영상 정보가 순차적으로 연결된 디지탈 신호가 출력된다.

다시 설명하면, 제어 장치(120)에서 MUX(114)에 도 5f에서 보는 바와 같이 하이 상태의 선택 신호를 인가하면, 채널 1에서 출력된 신호 a중 중앙 부분의 A부분의 영상 정보만이 MUX(114)를 통하여 D/A변환부(116)로 출력된다. 또한, 제어 장치(120)에서 MUX(114)에 로우 상태의 선택 신호를 인가하면, 채널 2에서 출력된 신호 b중 A'부분의 영상 정보만이 MUX(114)를 통하여 D/A변환부(116)로 출력된다.

D/A변환부(116)는 상기 MUX(114)에서 출력된 디지탈의 영상 신호를 아날로그 신호를 변환시켜 혼합 장치(118)에 인가한다. 상기 제어 장치(120)는 상기 제1 PLL 회로(106a)에서 발생된 클럭 1을 입력받아, 도 5g와 같은 의사 동기 신호를 생성하여 혼합 장치(118)에 인가한다. 따라서, 상기 D/A변환부(116)에서 출력된 아날로그의 영상 신호는 제어 장치(120)에서 입력된 동기 신호에 대응하여 CRT(Cathode-ray Tube), LCD(Liquid Crystal Display;액정 표시 장치) 및 AMA (Actuated Mirror Array; 박막형 광로 조절 장치) 등 영상 재생 장치에 출력된다.

실시예 2

본 실시예에서는 제1 라인 메모리(110a) 및 제2 라인 메모리(110b)에서 디지탈 신호를 저장하기 위하여 사용되는 제1 PLL 회로(106a)에서 출력되는 클럭 1 및 제2 PLL 회로(106b)에서 출력되는 클럭 2의 주파수는 동일하게 설정된다. 그러나, 제1 라인 메모리(110a) 및 제2 라인 메모리(110b)에서 디지탈 신호를 저장하기 위하여 사용되는 제3 PLL 회로(106c)에서 저장된 디지탈 신호의 독출시에 필요한 클럭 3의 주기를 상기 클럭 1 및 클럭 2에 비하여 1.5배 증가시킨다. 따라서, 도 4c에서 보는 바와 같이, 채널 1 및 채널 2의 B 및 B'부분 즉, 화면의 중앙 부분에서 외측으로 확장된 부분까지의 화면을 출력시킨다.

도 6a에서 도6f는 본 실시예에 따른 영상 재생 장치의 분할 화면 출력 제어 장치에서 라인 메모리의 동작을 설명하기 위한 파형도이다.

본 발명의 상세한 동작을 도 3 또는 도 5를 참조하여 설명하면, 방송국 등에서 송출된 아날로그의 방송 신호는 안테나(100a, 100b)를 통하여 입력되어 다수개의 튜너(102a, 102b)를 통하여 각기 다른 채널의 영상 신호로 분리된다. 본 실시예에서는 2개의 튜너를 이용하여 2등분으로 분할된 화면을 출력시키는 방식을 기준으로 상세한 동작을 설명하기로 한다.

본 실시예에서는 도 6a에서 보는 바와 같이 클럭 1 및 클럭 2의 주파수는 동일하다. 그러나, 도 6b에서 보는 바와 같이 클럭 3의 주기는 클럭 1 및 클럭 2에 비하여 1.5배 증가된다. 상기 클럭 1 및 클럭 2는 각각 제1 라인 메모리(110a) 및 제2 라인 메모리(110b)에 인가되고, 상기 클럭 3는 상기 제1 라인 메모리(110a) 및 제2 라인 메모리(110b)에 동시에 인가된다. 상기 클럭 1 및 클럭 2는 상기 제1 A/D변환부(108a) 및 제2 A/D변환부(108b)에서 출력된 디지탈 신호를 상기 제1 라인 메모리(110a) 및 제2 라인 메모리(110b)에 저장하는 라이트 클럭(Write clock)으로 사용되고, 클럭 3는 상기 제1 라인 메모리(110a) 및 제2 라인 메모리(110b)에 저장된 정보를 독출하는 리이드 클럭(Read clock)으로 사용된다. 상기 클럭 1 및 클럭 2는 신호를 메모리에 저장하는 데 사용되는 라이트 클럭(Write clock)으로 사용되고, 클럭 3는 메모리에 저장된 정보를 독출하는 데 사용되는 리이드 클럭(Read clock)으로 사용된다.

이때, 제1 라인 메모리(110a) 및 제2 라인 메모리(110b)는 클럭 1 및 클럭 2를 각각 인가 받아 상기 제1 A/D변환부(108a)에서 입력된 디지탈 신호 및 제2 A/D변환부(108b)에서 입력된 디지탈 신호를 저장한다. 따라서, 제1 라인 메모리(110a)에는 도 6e에서 보는 바와 같은 채널 1에 대응되는 디지탈 신호가 저장되고, 제2 라인 메모리(110b)에는 채널 2에 대응되는 디지탈 신호가 저장된다.

본 실시예에서는 상기 제1 라인 메모리(110a) 및 제2 라인 메모리(110b)에 저장된 디지탈 신호를 독출하는 경우에 클럭 3가 사용된다. 라이트 클럭(Write clock)으로 사용되는 클럭 1 및 클럭 2는 같고, 리이드 클럭(Read clock)으로 사용되는 클럭 3은 상기 클럭 1 및 클럭 2에 비하여 주기가 1.5배 증가한 펄스이다. 따라서, 도 6c에서 보는 바와 같이 상기 제1 라인 메모리(110a) 및 제2 라인 메모리(110b)에 N개의 디지탈 신호가 저장되는 데 소요되는 시간에 비하여, 도 6d에서 보는 바와 같이 상기 제1 라인 메모리(110a) 및 제2 라인 메모리(110b)에서 N개의 디지탈 신호를 독출하는 데 소요되는 시간은 1.5배 경감된다.

결과적으로, 상기 제1 라인 메모리(110a) 및 제2 라인 메모리(110b)에 도 6e와 같은 디지탈 신호가 입력되면, 입력된 신호를 도 6f에서 보는 바와 같이 신호의 손실 없이도 1.5배 압축하여 출력시키게 된다.

상기 제1 라인 메모리(110a) 및 제2 라인 메모리(110b)에서 출력된 디지탈 신호는 제1 필드 메모리(112a) 및 제2 필드 메모리(112b)에 저장된다. 제어 장치(120)는 상기 제1 PLL 회로(106a)에서 입력된 클럭 1을 입력받아, 클럭 1을 기준으로 제1 필드 메모리(112a) 및 제2 필드 메모리(112b)에 저장된 디지탈 신호를 출력하게 하는 제1 시작 신호 및 제2 시작 신호를 입력시킨다.

도 5를 참조하여 설명하면, 제어장치(120)는 클럭 1을 입력받아 제1 필드 메모리(112a)에 도 5h에서 보는 바와 같이, 제1 시작 신호를 출력시켜 채널 1에 해당하는 디지탈 신호를 MUX(114)에 먼저 인가한다. 그리고, 채널 1에 해당하는 디지탈 신호의 1/2가 출력되는 시점과 동일하게 채널 2에 해당되는 디지탈 신호가 MUX(114)에 인가되도록, 도 5i 에서 보는 바와 같이 제2 필드 메모리(112b)에 제2 시작 신호를 출력시킨다.

따라서, 제1 필드 메모리(110a)에서 도 5c에서 보는 바와 같은 디지탈의 신호a' 가 MUX(114)에 입력되면, 제2 필드 메모리(110b)에서 도 5d에서 보는 바와 같이, 상기 신호a' 와 특정 시차 즉, 2분할 화면인 경우에는 상기 신호 a'의 영상 정보가 출력되는 중간 부분에서 다른 신호가 출력되도록 하는 시차를 가진 디지탈의 신호 b'가 MUX(114)에 입력된다.

D/A변환부(116)는 상기 MUX(114)에서 출력된 디지탈의 영상 신호를 아날로그 신호를 변환시켜 혼합 장치(118)에 인가한다. 상기 제어 장치(120)는 상기 제1 PLL 회로(106a)에서 발생된 클럭 1을 입력받아, 도 5g와 같은 의사 동기 신호를 생성하여 혼합 장치(118)에 인가한다. 따라서, 상기 D/A변환부(116)에서 출력된 아날로그의 영상 신호는 제어 장치(120)에서 입력된 동기 신호에 대응하여 CRT(Cathode-ray Tube), LCD (Liquid Crystal Display;액정 표시 장치) 및 AMA (Actuated Mirror Array; 박막형 광로 조절 장치) 등 영상 재생 장치에 출력된다.

실시예 3

본 실시예에서는 제1 라인 메모리(110a) 및 제2 라인 메모리(110b)에서 디지탈 신호를 저장하기 위하여 사용되는 제1 PLL 회로(106a)에서 출력되는 클럭 1 및 제2 PLL 회로(106b)에서 출력되는 클럭 2의 주파수는 동일하게 설정된다. 그러나, 제1 라인 메모리(110a) 및 제2 라인 메모리(110b)에서 디지탈 신호를 저장하기 위하여 사용되는 제3 PLL 회로(106c)에서 저장된 디지탈 신호의 독출시에 필요한 클럭 3의 주기를 상기 클럭 1 및 클럭 2에 비하여 2배 증가시킨다. 따라서, 도 4c에서 보는 바와 같이, 채널 1 및 채널 2의 C 및 C'부분 즉, 전체 화면을 압축하여 출력시킨다.

도 7a에서 도 7f는 본 실시예에 따른 영상 재생 장치의 분할 화면 출력 제어 장치에서 라인 메모리의 동작을 설명하기 위한 파형도이다.

본 실시예에서는 도 7a에서 보는 바와 같이 클럭 1 및 클럭 2의 주파수는 동일하다. 그러나, 도 7b에서 보는 바와 같이 클럭 3의 주기는 클럭 1 및 클럭 2에 비하여 2배 증가된다. 상기 클럭 1 및 클럭 2는 각각 제1 라인 메모리(110a) 및 제2 라인 메모리(110b)에 인가되고, 상기 클럭 3는 상기 제1 라인 메모리(110a) 및 제2 라인 메모리(110b)에 동시에 인가된다. 상기 클럭 1 및 클럭 2는 상기 제1 A/D변환부(108a) 및 제2 A/D변환부(108b)에서 출력된 디지탈 신호를 상기 제1 라인 메모리(110a) 및 제2 라인 메모리(110b)에 저장하는 라이트 클럭(Write clock)으로 사용되고, 클럭 3는 상기 제1 라인 메모리(110a) 및 제2 라인 메모리(110b)에 저장된 정보를 독출하는 리이드 클럭(Read clock)으로 사용된다. 상기 클럭 1 및 클럭 2는 신호를 메모리에 저장하는 데 사용되는 라이트 클럭(Write clock)으로 사용되고, 클럭 3는 메모리에 저장된 정보를 독출하는 데 사용되는 리이드 클럭(Read clock)으로 사용된다.

이때, 제1 라인 메모리(110a) 및 제2 라인 메모리(110b)는 클럭 1 및 클럭 2를 각각 인가 받아 상기 제1 A/D변환부(108a)에서 입력된 디지탈 신호 및 제2 A/D변환부(108b)에서 입력된 디지탈 신호를 저장한다. 따라서, 제1 라인 메모리(110a)에는 도 7e에서 보는 바와 같은 채널 1에 대응되는 디지탈 신호가 저장되고, 제2 라인 메모리(110b)에는 채널 2에 대응되는 디지탈 신호가 저장된다.

본 실시예에서는 상기 제1 라인 메모리(110a) 및 제2 라인 메모리(110b)에 저장된 디지탈 신호를 독출하는 경우에 클럭 3가 사용된다. 라이트 클럭(Write clock)으로 사용되는 클럭 1 및 클럭 2는 같고, 리이드 클럭(Read clock)으로 사용되는 클럭 3은 상기 클럭 1 및 클럭 2에 비하여 주기가 2배 증가한 펄스이다. 따라서, 도 7c에서 보는 바와 같이 상기 제1 라인 메모리(110a) 및 제2 라인 메모리(110b)에 N개의 디지탈 신호가 저장되는 데 소요되는 시간에 비하여, 도 7d에서 보는 바와 같이 상기 제1 라인 메모리(110a) 및 제2 라인 메모리(110b)에서 N개의 디지탈 신호를 독출하는 데 소요되는 시간은 2배 경감된다.

결과적으로, 상기 제1 라인 메모리(110a) 및 제2 라인 메모리(110b)에 도 7e와 같은 디지탈 신호가 입력되면, 입력된 신호를 도 7f에서 보는 바와 같이 신호의 손실 없이도 2배 압축하여 출력시키게 된다.

따라서, 영상 재생 장치의 분할 화면에는 각 채널에서 입력된 영상 신호 중 일부분이 출력되어 화면이 왜곡되는 현상이 방지된다.

이상에서 상술한 바와 같이, 본 발명에 따른 영상 재생 장치의 분할 화면 출력 제어 방법 및 이를 수행하기 위한 장치에서는 메모리에 인가되는 클럭의 주기를 조절하여 화면상에 출력되는 영상 신호의 량을 조절하고, 각 채널에서 입력된 영상 신호의 특정 부분만을 화면상에 출력시켜 화면이 왜곡되는 현상을 경감한다.

이상에서 첨부된 도면을 참조하여 본 발명을 일 실시예에 의해 구체적으로 설명하였지만, 본 발명은 이에 의해 제한되는 것은 아니고, 당업자의 통상적인 지식의 범위 내에서 그 변형이나 개량이 가능하다. 특히, 본 발명의 일 실시예에서는 2 분할한 상태의 화면 출력 제어 방법 및 장치만을 제시하였으나, 2분할 이상의 다중 분할에서도 상기한 기술 사상에 따라 분할 화면 출력 제어가 가능함은 자명한 일이다.

Claims

Ⅰ) 안테나로부터 입력된 다수의 아날로그의 방송 신호중 채널 1을 선택하고, 상기 채널 1의 동기 신호를 분리하여 클럭 1 및 상기 클럭 1와 주파수가 다른 클럭 3을 생성하고, 상기 채널 1의 방송 신호를 디지탈로 변환시켜 클럭 1에 대응되게 저장시키는 단계;

Ⅱ) 안테나로부터 입력된 다수의 아날로그의 방송 신호중 채널 2를 선택하고, 상기 채널 2의 동기 신호를 분리하여 클럭 2을 생성하고, 상기 채널 2의 방송 신호를 디지탈로 변환시켜 클럭 2에 대응되게 저장시키는 단계;

Ⅲ) 상기 저장된 채널 1 및 채널 2에 따른 디지탈 신호들을 클럭 3에 대응되도록 독출하여 이를 재저장시키는 단계;

Ⅳ) 상기 재저장된 채널 1 및 채널 2에 따른 디지탈 신호들을 특정한 시차를 두고 순차적으로 출력시키는 단계;

Ⅴ) 상기 채널 1에 대응되는 디지탈 신호중 특정 부분에 해당되는 디지탈 신호만을 선택하고, 상기 채널 2에 대응되는 디지탈 신호중 특정 부분에 해당되는 디지탈 신호만을 선택하여, 하나의 영상 신호로 혼합시키는 단계; 그리고,

Ⅵ) 상기 혼합된 영상 신호를 아날로그 신호로 변환하고, 동기 신호를 생성하여 생성된 동기 신호에 대응되게 출력시키는 단계로 이루어진 영상 재생 장치의 분할 화면 출력 제어 방법.
제1항에 있어서, 상기 Ⅰ단계는 주파수가 동일한 클럭 1 및 클럭 2를 생성시키는 단계인 것을 특징으로 하는 영상 재생 장치의 분할 화면 출력 제어 방법.
제1항에 있어서, 상기 Ⅰ단계는 클럭 1 및 클럭 2에 대하여 주기가 1.5배 증가한 클럭 3을 생성시키는 단계인 것을 특징으로 하는 영상 재생 장치의 분할 화면 출력 제어 방법.
제1항에 있어서, 상기 Ⅰ단계는 클럭 1 및 클럭 2에 대하여 주기가 2배 증가한 클럭 3을 생성시키는 단계인 것을 특징으로 하는 영상 재생 장치의 분할 화면 출력 제어 방법.
제1항에 있어서, 상기 Ⅳ단계는 채널 1에 대응되는 저장된 디지탈 신호중 1/2부분이 출력되는 시점에서 채널 2에 대응되는 디지탈 신호가 출력되도록 하는 단계인 것을 특징으로 하는 영상 재생 장치의 분할 화면 출력 제어 방법.
제1항에 있어서, 상기 Ⅴ단계는 채널 1에 대응되는 디지탈 신호중 초기의 1/4에 해당하는 부분은 출력시키지 않고, 다음의 2/4에 해당하는 부분의 디지탈 신호만을 출력시키고, 다음의 1/4에 해당하는 부분의 디지탈 신호는 출력시키지 않는 단계인 것을 특징으로 하는 영상 재생 장치의 분할 화면 출력 제어 방법.
제1항에 있어서, 상기 Ⅴ단계는 채널 2에 대응되는 디지탈 신호 중 초기의 1/4에 해당하는 부분은 출력시키지 않고, 중간 부분의 2/4에 해당하는 부분의 디지탈 신호만을 출력시키고, 마지막의 1/4에 해당하는 부분의 디지탈 신호는 출력시키지 않는 단계인 것을 특징으로 하는 영상 재생 장치의 분할 화면 출력 제어 방법.
다수개의 안테나(100a, 100b)의 출력단에 접속되어 다수개의 아날로그 방송 신호를 선택하게 하는 다수개의 튜너(102a, 102b);

상기 다수개의 튜너(102a, 102b)의 출력단에 각각 접속되어 입력된 영상 신호의 동기 신호에 대응되도록 제1, 제2 및 제3 클럭을 발생시키는 다수의 클럭 발생 수단;

상기 다수개의 튜너(102a, 102b)의 출력단에 각각 접속되어 아날로그의 영상 신호를 디지탈 신호로 변환시키는 다수개의 A/D변환부(108a, 108b);

상기 다수개의 A/D변환부(108a, 108b)의 출력단에 접속되어 상기 클럭 발생 수단에서 출력된 다수의 클럭중 제1 및 제2클럭에 대응되도록 디지탈로 변환된 영상 신호를 저장하고, 상기 클럭 발생 수단에서 출력된 다수의 클럭중 제3 클럭에 대응되도록 디지탈의 영상 신호를 출력시키는 다수의 라인 메모리(110a, 110b);

상기 다수의 라인 메모리(110a, 110b)에서 출력된 디지탈 신호를 저장하고, 저장된 디지탈 신호를 순차적으로 출력시키는 다수의 필드 메모리(112a, 112b);

상기 다수의 필드 메모리(112a, 112b)의 출력단에 접속되고, 상기 다수의 필드 메모리(112a, 112b)에 저장된 디지탈 신호 중 일부분만을 각각 선택하여 출력시키는 출력 선택 수단(114);

상기 출력 선택 수단(114)의 출력단에 접속되어 디지탈의 영상 신호를 아날로그 신호로 변환시키는 D/A변환부(116);

상기 D/A변환부(116)의 출력단에 접속되어 아날로그의 영상 신호를 출력시키게 하는 동기 신호를 혼합하는 혼합 장치(118); 그리고,

상기 다수의 클럭 발생 수단에서 입력된 제1 클럭을 기준으로 상기 다수의 필드 메모리(112a, 112b)에 특정한 시차를 지닌 시작 신호를 순차적으로 인가하고, 상기 출력 선택 수단에 선택 신호를 인가하여 출력 신호를 선택하게 하고, 동기 신호를 발생시켜 상기 혼합 장치(118)에 인가하는 제어 장치(120)로 구성되는 영상 재생 장치의 분할 화면 출력 제어 장치.
제8항에 있어서, 상기 클럭 발생 수단은 상기 다수개의 튜너(102a, 102b)의 출력단에 각각 접속되어 아날로그의 영상 신호에서 동기 신호를 검출하는 다수개의 동기 신호 분리기 및 동기 신호 분리기의 출력단에 접속되어 입력된 영상 신호를 저장할 수 있도록 클럭을 발생시키는 PLL 회로로 구성되는 것을 특징으로 하는 영상 재생 장치의 분할 화면 출력 제어 장치.
제9항에 있어서, 상기 클럭 발생 수단에 접속된 다수개의 튜너(102a, 102b)중 어느 하나의 튜너의 출력단에는 각각 다른 주기를 지닌 펄스를 출력시키도록 다수의 PLL 회로가 접속되어 구성되는 것을 특징으로 하는 영상 재생 장치의 분할 화면 출력 제어 장치.
제8항에 있어서, 상기 제어 장치(120)에서 출력되는 제1 시작 신호는 상기 제어장치에 입력된 클럭과 대응되도록 출력되고, 제2 시작 신호는 상기 클럭의 1/2부분에서 출력되는 신호인 것을 특징으로 하는 영상 재생 장치의 분할 화면 출력 제어 장치.
제8항에 있어서, 상기 클럭 발생 수단에서 생성된 제1 클럭 및 제2 클럭은 동일한 주파수를 지니는 것을 특징으로 하는 영상 재생 장치의 분할 화면 출력 제어 장치.
제8항에 있어서, 상기 클럭 발생 수단에서 생성된 제 3 클럭은 상기 제1 및 제2 클럭에 비하여 주기가 1.5배 증가한 주파수인 것을 특징으로 하는 영상 재생 장치의 분할 화면 출력 제어 장치.
제8항에 있어서, 상기 클럭 발생 수단에서 생성된 제 3 클럭은 상기 제1 및 제2 클럭에 비하여 주기가 2배 증가한 주파수인 것을 특징으로 하는 영상 재생 장치의 분할 화면 출력 제어 장치.