KR100224670B1 - Control method and detector circuit of step-up voltage - Google Patents
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Abstract
번-인 오퍼레이션시 목표 전압보다 높은 승압 전압이 셀에 가해지는 것을 방지하는 승압 전압 제어 방법 및 노멀 오퍼레이션과 번-인 오퍼레이션시 다른 승압 전압 레벨을 검출하는 승압 전압 검출기 회로를 개시한다.A boosted voltage control method for preventing a boosted voltage higher than a target voltage from being applied to a cell during a burn-in operation, and a boosted voltage detector circuit for detecting a different boosted voltage level during a normal operation and a burn-in operation.
반도체 장치의 승압 전압 제어 방법에 있어서, 승압 전압 검출기 회로가 특정 신호들을 입력으로 함으로서 번-인 오퍼레이션 시 상기 특정 신호의 상태에 따라 승압 전압 검출 레벨을 변화하게 하는 것을 특징으로 하는 반도체 장치의 승압 전압 제어 방법 및 전원 전압에서 그라운드 경로를 형성하며 직렬로 연결된 피모스, 제1, 제2, 제3, 제4 엔모스와 인버터로 구성된 승압 전압 검출기 회로에 있어서, 상기 제4 엔모스 및 그라운드에 연결되고 승압 전압을 게이트 입력으로 하는 제5 엔모스; 제1 특정 제어 신호를 게이트 입력, 상기 제2, 제3 엔모스의 접점과 상기 제4, 제5 엔모스의 접점에 연결된 제6 엔모스 및 제2 특정 제어 신호를 게이트 입력, 상기 제4, 제5, 제6 엔모스의 접점과 제4 엔모스 및 그라운드의 접점에 연결되어 있는 제7 엔모스를 포함하는 승압 전압 검출기 회로를 제공한다.A method of controlling a boosted voltage of a semiconductor device, wherein the boosted voltage detector circuit changes the boosted voltage detection level according to the state of the specific signal during burn-in operation by inputting specific signals. A boosted voltage detector circuit comprising a PMOS, a first, a second, a third, a fourth NMOS, and an inverter connected in series to form a ground path in a control method and a power supply voltage, and connected to the fourth NMOS and ground. A fifth NMOS having a boosted voltage as a gate input; A sixth NMOS and a second specific control signal connected to a gate input of a first specific control signal and a contact of the second and third NMOSs and a contact of the fourth and fifth NMOSs; A boosted voltage detector circuit including a seventh NMOS connected to a contact point of a fifth and a sixth NMOS and a contact point of a fourth NMOS and a ground is provided.
따라서, 본 발명에 따르면, 번-인 오퍼레이션시 목표 전압보다 높은 승압 전압이 셀에 가해지는 것을 방지하는 승압 전압 제어 방법 및 노멀과 번-인 오퍼레이션시 다른 승압 전압 레벨을 검출하는 승압 전압 검출기 회로를 제공할 수 있다.Accordingly, according to the present invention, there is provided a boosted voltage control method for preventing a boost voltage higher than a target voltage from being applied to a cell during a burn-in operation, and a boosted voltage detector circuit for detecting different boosted voltage levels during normal and burn-in operations. Can provide.
Description
본 발명은 반도체 장치의 승압 전압 제어 방법 및 승압 전압 검출기 회로에 관한 것으로, 특히, 번-인 오퍼레이션시 목표 전압보다 높은 승압 전압이 셀에 가해지는 것을 방지하는 승압 전압 제어 방법 및 노멀 오퍼레이션과 번-인 오퍼레이션시 다른 승압 전압 레벨을 검출하는 승압 전압 검출기 회로에 관한 것이다.The present invention relates to a step-up voltage control method and a step-up voltage detector circuit of a semiconductor device, and more particularly, to a step-up voltage control method and a normal operation and a burn-up operation for preventing a step-up voltage higher than a target voltage from being applied to a cell during a burn-in operation. A boosted voltage detector circuit for detecting different boosted voltage levels during in-operation.
일반적으로, 승압 전압 검출기 회로(Vpp Detector Circuit)는 승압 전압(Vpp)의 변화 여부를 검사하여 승압 전압이 목표 전압보다 낮아졌을 경우 하이(High)를 출력하여 승압 전압 오실레이터(Vpp Oscillator)를 온(ON)시키고 주 펌프(Main Pump)로 하여금 승압 전압을 공급하게 하고, 승압 전압이 목표 전압보다 높아졌을 경우 로우(Low)를 출력하여 승압 전압 오실레이터를 오프(OFF)시키고 주 펌프를 오프 시켜 승압 전압 공급을 중단하게 된다.In general, the boosted voltage detector circuit (Vpp Detector Circuit) checks whether the boosted voltage (Vpp) is changed and outputs high when the boosted voltage is lower than the target voltage to turn on the boosted voltage oscillator (Vpp Oscillator). ON) and let the main pump supply the boosted voltage, and if the boosted voltage is higher than the target voltage, output low to turn off the boosted voltage oscillator and turn off the main pump to boost the boosted voltage. The supply will be interrupted.
도 1은 종래의 승압 전압 검출기 회로도이다. 도면을 참조하면, 종래의 승압 전압 검출기 회로는 반도체 장치의 게이트(Gate)가 그라운드(GND)에, 일 측이 전원 전압(Vcc)에, 일 측이 제1 엔모스 트랜지스터(NMOS Transistor)(121)에 연결된 피모스 트랜지스터(PMOS Transistor)(111), 승압 전압이 게이트에, 일 측이 제2 엔모스 트랜지스터(122)에 연결된 제1 엔모스 트랜지스터(121), 전원 전압에 게이트에, 일 측이 제3 엔모스 트랜지스터(123)에 연결된 제2 엔모스 트랜지스터(122), 승압 전압이 게이트에, 일 측이 그라운드에, 또 다른 일 측이 제2 엔모스 트랜지스터(122)에 연결되며 직렬로 연결된 제3, 제4 엔모스 트랜지스터(123, 124) 및 제1, 제2 엔모스 트랜지스터(121, 122)의 접점을 입력으로 하는 세 개의 인버터(131, 132, 133)로 구성되어 있다.1 is a circuit diagram of a conventional boosted voltage detector. Referring to the drawings, the conventional boosted voltage detector circuit has a gate of the semiconductor device at ground GND, one side of the power supply voltage Vcc, and one side of the first NMOS transistor 121. PMOS transistor (111) connected to the PMOS transistor (111), the boost voltage to the gate, the first NMOS transistor 121, one side connected to the second NMOS transistor 122, the gate to the power supply voltage, one side The second NMOS transistor 122 connected to the third NMOS transistor 123, a boosted voltage is connected to the gate, one side is connected to the ground, and the other is connected to the second NMOS transistor 122 in series. Three inverters 131, 132, and 133 connected to the third and fourth NMOS transistors 123 and 124 and the contacts of the first and second NMOS transistors 121 and 122 are input.
도 2는 승압 전압 레벨이 목표 전압 레벨보다 낮아질 경우 종래의 승압 전압 검출기 회로의 동작에 관한 타이밍도이다. 도면을 참조하면, 승압 전압 레벨이 목표 전압과 동일할 경우에는 승압 전압 검출기 회로의 출력인 승압 전압 검출 신호가 로우 레벨을 유지하고 있으나, 승압 전압 레벨이 목표 전압 레벨보다 낮은 경우에는 승압 전압 레벨을 검출(215)하여 승압 전압 검출 신호가 하이로 트리거(Trigger)하여 승압 전압 오실레이터를 동작시켜 상기의 오실레이터의 출력인 승압 전압 오실레이터 신호가 주 펌프의 입력으로 사용되어 주 펌프를 구동시키게 됨으로서 승압 전압을 공급하여 승압 전압을 높이게 된다.2 is a timing diagram related to the operation of a conventional boosted voltage detector circuit when the boosted voltage level is lower than the target voltage level. Referring to the drawing, when the boosted voltage level is the same as the target voltage, the boosted voltage detection signal output from the boosted voltage detector circuit maintains the low level, but when the boosted voltage level is lower than the target voltage level, the boosted voltage level is decreased. When the boosted voltage detection signal is triggered high to operate the boosted voltage oscillator, the boosted voltage oscillator signal, which is the output of the oscillator, is used as the input of the main pump to drive the main pump. Supply to increase the boost voltage.
도 3은 승압 전압 레벨이 목표 전압 레벨보다 높아질 경우 종래의 승압 전압 검출기 회로의 동작 타이밍도이다. 도면을 참조하면, 승압 전압 레벨이 목표 전압보다 높아진 경우에는 승압 전압 검출기 회로가 승압 전압 레벨을 검출(315)하여 승압 전압 검출 신호가 로우로 디세이블(Disable)됨으로서 승압 전압 오실레이터를 오프시키고 주 펌프의 입력으로 사용되는 승압 전압 오실레이터의 출력인 승압 전압 오실레이터 신호가 로우로 되면 주 펌프를 오프시키게 됨으로서 승압 전압 공급을 중단하게 된다.3 is an operation timing diagram of a conventional boosted voltage detector circuit when the boosted voltage level is higher than the target voltage level. Referring to the drawings, when the boosted voltage level is higher than the target voltage, the boosted voltage detector circuit detects the boosted voltage level (315) and the boosted voltage detection signal is disabled to turn off the boosted voltage oscillator to turn off the main pump. When the boost voltage oscillator signal, which is the output of the boost voltage oscillator used as the input, goes low, the main pump is turned off to stop the supply of the boost voltage.
상기와 같이 구성된 종래의 승압 전압 레벨 검출기 회로는 노멀(Normal) 또는 번-인(Burn-In) 동작 시에 상관없이 모두 동일한 승압 전압 레벨을 검출하게 되어 있으므로 공정 변화 등에 의한 전기적 요소가 변화하여 승압 전압 목표 레벨이 변화하였을 경우 이에 대처할 수 없으며, 모스(MOS)의 특성상 모스로 구성된 승압 전압 검출기의 승압 전압 검출 레벨은 전원 전압 레벨이 높아질수록 증가하는 절대값이 점점 커지게 되므로 설계시 목표로 했던 승압 전압 레벨을 가지기가 어려워져서 번-인시 셀에 목표보다 더 큰 전압이 가해짐으로 인한 디바이스의 오동작을 유발하는 단점이 있다.The conventional boosted voltage level detector circuit configured as described above detects the same boosted voltage level regardless of normal or burn-in operation. If the voltage target level changes, it cannot cope with it.The voltage boosting level detection level of the boosted voltage detector composed of MOS increases gradually as the power supply voltage level increases. The disadvantage is that it is difficult to have a boosted voltage level, resulting in a malfunction of the device due to a greater voltage than the target at burn-in cells.
본 발명이 이루고자 하는 기술적 과제는, 반도체 장치의 승압 전압 제어 방법에 있어서, 번-인 오퍼레이션시 목표 전압보다 높은 승압 전압이 셀에 가해지는 것을 방지하는 승압 전압 제어 방법을 제공하는데 있다.An object of the present invention is to provide a boosted voltage control method for preventing a boosted voltage higher than a target voltage from being applied to a cell during a burn-in operation in a boosted voltage control method of a semiconductor device.
본 발명이 이루고자 하는 또 다른 기술적 과제는, 반도체 장치의 승압 전압 검출기 회로에 있어서, 노멀 오퍼레이션과 번-인 오퍼레이션시 다른 승압 전압 레벨을 검출하는 승압 전압 검출기 회로를 제공하는데 있다.Another object of the present invention is to provide a boosted voltage detector circuit for detecting a different boosted voltage level during a normal operation and a burn-in operation in a boosted voltage detector circuit of a semiconductor device.
도 1은 종래의 승압 전압 검출기 회로도.1 is a circuit diagram of a conventional boosted voltage detector.
도 2는 승압 전압 레벨이 목표 전압 레벨보다 낮아질 경우 종래의 승압 전압 검출기 회로의 동작에 관한 타이밍도.2 is a timing diagram relating to the operation of a conventional boosted voltage detector circuit when the boosted voltage level is lower than the target voltage level.
도 3은 승압 전압 레벨이 목표 전압 레벨보다 높아질 경우 종래의 승압 전압 검출기 회로의 동작에 관한 타이밍도.3 is a timing diagram relating to the operation of a conventional boosted voltage detector circuit when the boosted voltage level is higher than the target voltage level.
도 4는 본 발명에 따른 승압 전압 검출기 회로도.4 is a circuit diagram of a boosted voltage detector according to the present invention;
도 5는 승압 전압이 레벨이 목표 전압 레벨보다 낮아지고 제1 모드 레지스터셋 신호가 인에이블인 경우 본 발명에 따른 승압 전압 검출기 회로의 동작에 관한 타이밍도.5 is a timing diagram of the operation of a boosted voltage detector circuit in accordance with the present invention when the boosted voltage level is lower than the target voltage level and the first mode registerset signal is enabled.
도 6은 승압 전압이 레벨이 목표 전압 레벨보다 낮아지고 제2 모드 레지스터 셋신호가 인에이블인 경우 본 발명에 따른 승압 전압 검출기 회로의 동작에 관한 타이밍도.6 is a timing diagram of the operation of a boosted voltage detector circuit according to the present invention when the boosted voltage is at a level lower than the target voltage level and the second mode register set signal is enabled.
도 7은 승압 전압이 레벨이 목표 전압 레벨보다 높아지고 제1 모드 레지스터 셋신호가 인에이블인 경우 본 발명에 따른 승압 전압 검출기 회로의 동작에 관한 타이밍도.7 is a timing diagram relating to the operation of a boosted voltage detector circuit in accordance with the present invention when the boosted voltage is higher than the target voltage level and the first mode register set signal is enabled.
도 8은 승압 전압이 레벨이 목표 전압 레벨보다 높아지고 제2 모드 레지스터 셋신호가 인에이블인 경우 본 발명에 따른 승압 전압 검출기 회로의 동작에 관한 타이밍도.8 is a timing diagram relating to the operation of a boosted voltage detector circuit in accordance with the present invention when the boosted voltage level is higher than the target voltage level and the second mode register set signal is enabled.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
425, 426, 427 ... 엔모스 트랜지스터425, 426, 427 ... NMOS transistor
상기 과제를 달성하기 위한 본 발명은, 반도체 장치의 노멀 및 번-인 오퍼레이션 시 승압 전압과 모드 레지스터 셋 신호에 의해 구동되는 특정 신호를 입력으로 하여 승압 전압을 검출하는 승압 전압 검출기 회로와, 상기 승압 전압 검출기 회로의 출력 신호에 의해 동작하는 승압 전압 오실레이터 및 상기 오실레이터 출력을 받아 구동되어 승압 전압의 레벨을 충전시켜 주는 주 펌프를 구비하는 반도체 장치의 승압 전압 제어 방법에 있어서, 상기 승압 전압 검출기 회로가 한 가지 이상의 모드 레지스터 셋 신호에 의해 구동되는 특정 신호들을 입력으로 함으로서 번-인 오퍼레이션 시 상기 특정 신호의 상태에 따라 승압 전압 검출 레벨을 변화하게 하는 것을 특징으로 하는 반도체 장치의 승압 전압 제어 방법을 제공한다.According to another aspect of the present invention, a voltage booster voltage detector circuit is configured to detect a voltage boosted by inputting a specific signal driven by a voltage booster and a mode register set signal during normal and burn-in operations of a semiconductor device, and the voltage booster. A boosted voltage control method for a semiconductor device, comprising: a boosted voltage oscillator operated by an output signal of a voltage detector circuit; and a main pump that receives the oscillator output and is driven to charge a level of the boosted voltage. A step-up voltage control method for a semiconductor device, characterized in that the step-up voltage detection level is changed according to the state of the specific signal during burn-in operation by inputting specific signals driven by one or more mode register set signals. do.
상기 승압 전압 검출기 회로는 노멀 오퍼레이션 시 종래의 승압 전압 검출기 회로와 같이 동작하고, 번-인 오퍼레이션 시 모드 레지스터 셋 신호에 의해 특정 신호가 변하였을 경우 승압 전압 레벨을 변하게 하여 동작하도록 한다.The boosted voltage detector circuit operates like a conventional boosted voltage detector circuit during a normal operation, and operates by changing the boosted voltage level when a specific signal is changed by a mode register set signal during a burn-in operation.
바람직하게는, 상기 모드 레지스터 셋 신호에 의한 특정 신호에 의해 동작하는 승압 전압 검출 레벨을 상기 특정 신호의 인에이블 시와 디세이블 시가 다르게 동작하도록 한다.Preferably, the step of enabling the boosted voltage detection level operated by the specific signal by the mode register set signal is different from the time of enabling or disabling the specific signal.
상기 번-인 오퍼레이션 시 상기 승압 전압 레벨이 목표 전압 레벨보다 낮아질 경우 상기 모드 레지스터 셋 신호에 의하여 상기 특정 신호가 인에이블 되어 노멀 오퍼레이션 시의 승압 전압보다 낮은 승압 전압을 목표 전압으로 셋팅한다.When the boosted voltage level becomes lower than the target voltage level during the burn-in operation, the specific signal is enabled by the mode register set signal to set the boosted voltage lower than the boosted voltage during the normal operation to the target voltage.
번-인 오퍼레이션 시 상기 승압 전압 레벨이 목표 전압 레벨보다 높아질 경우 상기 모드 레지스터 셋 신호에 의하여 상기 특정 신호가 인에이블 되어 노멀 오퍼레이션 시의 승압 전압보다 낮은 승압 전압을 목표 전압으로 셋팅하게 된다.When the boost voltage level becomes higher than the target voltage level during the burn-in operation, the specific signal is enabled by the mode register set signal to set the boost voltage lower than the boost voltage during the normal operation to the target voltage.
바람직하게는, 상기 모드 레지스터 셋 신호에 의해 구동되는 다수의 특정 신호를 둠으로서 번-인 오퍼레이션 시 다양한 승압 전압 레벨을 선택할 수 있다.Preferably, by placing a plurality of specific signals driven by the mode register set signal, it is possible to select various boosted voltage levels during burn-in operation.
상기 또 다른 과제를 달성하기 위한 본 발명은, 반도체 장치의 게이트가 그라운드에, 일 측이 전원 전압에, 일 측이 제1 엔모스 트랜지스터에 연결된 피모스 트랜지스터, 승압 전압이 게이트에, 일 측이 제2 엔모스 트랜지스터에 연결된 제1 엔모스 트랜지스터, 전원 전압에 게이트에, 일 측이 제3 엔모스 트랜지스터에 연결된 제2 엔모스 트랜지스터, 승압 전압이 게이트에, 일 측이 그라운드에, 또 다른 일 측이 제2 엔모스 트랜지스터에 연결되며 직렬로 연결된 제3, 제4 엔모스 트랜지스터 및 제1, 제2 엔모스 트랜지스터의 접점을 입력으로 하는 세 개의 인버터로 구성된 승압 전압 검출기 회로에 있어서, 상기 제4 엔모스 트랜지스터와 그라운드 사이에 연결되고 승압 전압을 게이트 입력으로 하는 제5 엔모스 트랜지스터; 특정 타이밍 및 특정 어드레스의 전압 레벨에 따라 제어되는 제1 특정 제어 신호를 게이트 입력으로 하고 상기 제2, 제3 엔모스 트랜지스터의 접점에 일 측이, 상기 제4, 제5 엔모스 트랜지스터의 접점에 또 다른 일 측이 연결된 제6 엔모스 트랜지스터 및 제2 특정 제어 신호를 게이트 입력으로 하고 상기 제4, 제5, 제6 엔모스 트랜지스터의 접점에 일 측이, 상기 제4 엔모스 트랜지스터 및 그라운드에 또 다른 일 측이 연결되어 있는 제7 엔모스 트랜지스터를 포함하여 이루어진 승압 전압 검출기 회로를 제공한다.In accordance with another aspect of the present invention, a PMOS transistor having a gate connected to a ground, a power supply voltage, and a first voltage connected to a first NMOS transistor, and a voltage boosted voltage A first NMOS transistor connected to a second NMOS transistor, a gate to a power supply voltage, a second NMOS transistor connected at one side to a third NMOS transistor, a boosted voltage to a gate, one side to ground, and another A boosted voltage detector circuit having a side connected to a second NMOS transistor and having three inverters connected in series with contacts of first and second NMOS transistors as inputs, wherein the boost voltage detector circuit comprises: A fifth NMOS transistor connected between the 4 NMOS transistor and the ground and having a boosted voltage as a gate input; A first specific control signal controlled according to a specific timing and a voltage level of a specific address is used as a gate input, and one side of the second and third NMOS transistors is connected to a contact point of the fourth and fifth NMOS transistors. A sixth NMOS transistor and a second specific control signal connected to another side thereof are gate inputs, and one side of the fourth, fifth and sixth NMOS transistors is connected to the fourth NMOS transistor and the ground. Another step provides a boosted voltage detector circuit including a seventh NMOS transistor connected to one side.
상기 제1, 제2 특정 제어 신호는 모드 레지스터 셋 신호에 의해 각각 인에이블, 또는 디세이블 된다.The first and second specific control signals are enabled or disabled by mode register set signals, respectively.
상기 제4 엔모스 트랜지스터와 그라운드 사이에 연결되고 승압 전압을 게이트 입력으로 하는 제5 엔모스 트랜지스터는 상기 제2, 제3 및 제4 엔모스 트랜지스터와 직렬로 연결되어 전류 경로를 형성하고, 상기 제3, 제4 엔모스 트랜지스터와 함께 승압 전압을 게이트 입력으로 한다.A fifth NMOS transistor connected between the fourth NMOS transistor and ground and having a boost voltage as a gate input is connected in series with the second, third and fourth NMOS transistors to form a current path. A boost voltage is used as the gate input together with the third and fourth NMOS transistors.
상기 특정 타이밍 및 특정 어드레스의 전압 레벨에 따라 제어되는 제1 특정 제어 신호를 게이트 입력으로 하고 상기 제2, 제3 엔모스 트랜지스터의 접점에 일 측이, 상기 제4, 제5 엔모스 트랜지스터의 접점에 또 다른 일 측이 연결된 제6 엔모스 트랜지스터는 제1 특정 제어 신호가 인에이블 상태일 때 턴-온 되어 노멀 오퍼레이션 시의 승압 전압 레벨보다 낮은 전압 레벨을 목표 레벨로 셋팅한다.A first specific control signal controlled according to the specific timing and the voltage level of the specific address is used as a gate input, and one side of the second and third NMOS transistor contacts is a contact point of the fourth and fifth NMOS transistors. The sixth NMOS transistor connected to another side of the NMOS transistor is turned on when the first specific control signal is enabled to set a voltage level lower than the boosted voltage level at the normal operation to the target level.
상기 제2 특정 제어 신호를 게이트 입력으로 하고 상기 제4, 제5, 제6 엔모스 트랜지스터의 접점에 일 측이, 상기 제4 엔모스 트랜지스터 및 그라운드에 또 다른 일 측이 연결되어 있는 제7 엔모스 트랜지스터는 제2 특정 제어 신호가 인에이블 상태일 때 턴-온 되어 노멀 오퍼레이션 시의 승압 전압 레벨보다 낮은 전압 레벨을 목표 레벨로 셋팅한다.A seventh yen having the second specific control signal as a gate input and having one side connected to a contact point of the fourth, fifth and sixth NMOS transistors, and another side connected to the fourth NMOS transistor and ground; The MOS transistor is turned on when the second specific control signal is enabled to set a voltage level lower than the boosted voltage level at the normal operation to the target level.
바람직하게는, 상기 제6, 제7 엔모스 트랜지스터와 제4, 제5 엔모스 트랜지스터가 함께 연결된 접점을 제4, 제5 엔모스 트랜지스터 대신 제3, 제4 엔모스 트랜지스터의 접점에 연결하여 상기 제1, 제2 특정 제어 신호 인에이블시 다양한 목표 승압 전압 레벨을 설정할 수 있다.Preferably, the sixth and seventh NMOS transistors and the fourth and fifth NMOS transistors are connected to the contacts of the third and fourth NMOS transistors instead of the fourth and fifth NMOS transistors. Various target boost voltage levels may be set when the first and second specific control signals are enabled.
따라서, 본 발명에 따르면, 반도체 장치의 승압 전압 제어 방법 및 승압 전압 검출기 회로에 있어서, 번-인 오퍼레이션시 목표 전압보다 높은 승압 전압이 셀에 가해지는 것을 방지하는 승압 전압 제어 방법 및 노멀 오퍼레이션과 번-인 오퍼레이션시 다른 승압 전압 레벨을 검출하는 승압 전압 검출기 회로를 제공할 수 있다.Therefore, according to the present invention, in a boosted voltage control method and a boosted voltage detector circuit of a semiconductor device, a boosted voltage control method and a normal operation and burnout preventing a boosted voltage higher than a target voltage from being applied to a cell during a burn-in operation. It is possible to provide a boosted voltage detector circuit that detects different boosted voltage levels during a -in operation.
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described the present invention in more detail.
도 4는 본 발명에 따른 승압 전압 검출기 회로도이다. 도면을 참조하면, 본 발명에 따른 승압 전압 검출기 회로는 반도체 장치의 게이트가 그라운드에, 일 측이 전원 전압에, 일 측이 제1 엔모스 트랜지스터(421)에 연결된 피모스 트랜지스터(411), 승압 전압이 게이트에, 일 측이 제2 엔모스 트랜지스터(422)에 연결된 제1 엔모스 트랜지스터(421), 전원 전압에 게이트에, 일 측이 제3 엔모스 트랜지스터(423)에 연결된 제2 엔모스 트랜지스터(422), 승압 전압이 게이트에, 일 측이 그라운드에, 또 다른 일 측이 제2 엔모스 트랜지스터(422)에 연결되며 직렬로 연결된 제3, 제4 엔모스 트랜지스터(423, 424) 및 제1, 제2 엔모스 트랜지스터(421, 422)의 접점을 입력으로 하는 세 개의 인버터(431, 432, 433)로 구성된 승압 전압 검출기 회로에 있어서, 상기 제4 엔모스 트랜지스터(424)와 그라운드 사이에 연결되고 승압 전압을 게이트 입력으로 하는 제5 엔모스 트랜지스터(425)와, 특정 타이밍 및 특정 어드레스의 전압 레벨에 따라 제어되는 제1 특정 제어 신호를 게이트 입력으로 하고 상기 제2, 제3 엔모스 트랜지스터(422, 423)의 접점에 일 측이, 상기 제4, 제5 엔모스 트랜지스터(424, 425)의 접점에 또 다른 일 측이 연결된 제6 엔모스 트랜지스터(426) 및 제2 특정 제어 신호를 게이트 입력으로 하고 상기 제4, 제5, 제6 엔모스 트랜지스터(424, 425, 246)의 접점에 일 측이, 상기 제4 엔모스 트랜지스터(424) 및 그라운드에 또 다른 일 측이 연결되어 있는 제7 엔모스 트랜지스터(427)를 포함한다.4 is a circuit diagram of a boosted voltage detector according to the present invention. Referring to the drawings, a boosted voltage detector circuit according to the present invention includes a PMOS transistor 411 in which a gate of a semiconductor device is connected to ground, one side is a power supply voltage, and one side is connected to a first NMOS transistor 421. A second NMOS transistor having a voltage connected to a gate, a first NMOS transistor 421 connected to a second NMOS transistor 422, and a gate connected to a power supply voltage, and a second NMOS connected to a third NMOS transistor 423. A third and fourth NMOS transistors 423 and 424 connected in series with the transistor 422 and a boost voltage connected to a gate, one side to ground, and the other side to a second NMOS transistor 422; In a boosted voltage detector circuit composed of three inverters 431, 432, and 433 that input contacts of first and second NMOS transistors 421 and 422, between the fourth NMOS transistor 424 and ground. Connected to the gate input to boost voltage The fifth NMOS transistor 425 and a first specific control signal controlled according to a specific timing and a voltage level of a specific address as a gate input, and the contacts of the second and third NMOS transistors 422 and 423. At one side, the fourth NMOS transistor 426 and the second specific control signal connected to the contacts of the fourth and fifth NMOS transistors 424 and 425 and the second specific control signal are used as gate inputs. And a seventh NMOS transistor 427 having one side connected to the contacts of the fifth and sixth NMOS transistors 424, 425, and 246, and the other side connected to the fourth NMOS transistor 424 and the ground. ).
상기 제1, 제2 특정 제어 신호는 각각 모드 레지스터 셋(Mode Register Set)에 의해서 생성되는 신호들로서 특정 타이밍 및 특징 어드레스의 전압 레벨에 따라 셋팅된다. 그러므로 노멀 오퍼레이션시에는 기존의 목표 전압 레벨에 따라 승압 전압 검출기 회로가 동작하며, 번-인 등의 특징 모드에서는 모드 레지스터 셋에 의한 제1 또는 제2 특정 제어 신호가 셋팅 되어 상기의 승압 전압 검출기 회로의 게이트 입력으로 사용되어 승압 전압 레벨을 변화시킴으로서 상기 승압 전압 검출기가 기존의 노멀 오퍼레이션시의 승압 전압 레벨이 아닌 제1 또는 제2 특정 제어 신호에 의해 변화된 승압 전압 레벨을 검출하게 된다.The first and second specific control signals are signals generated by a mode register set, respectively, and are set according to voltage levels of specific timing and feature addresses. Therefore, during normal operation, the boosted voltage detector circuit operates according to the existing target voltage level, and in the characteristic mode such as burn-in, the first or second specific control signal by the mode register set is set so that the boosted voltage detector circuit is set. The boost voltage detector detects the boosted voltage level changed by the first or second specific control signal rather than the boosted voltage level in the conventional normal operation by changing the boosted voltage level.
도 5는 승압 전압이 레벨이 목표 전압 레벨보다 낮아지고 제1 모드 레지스터 셋 신호가 인에이블인 경우 본 발명에 따른 승압 전압 검출기 회로의 동작에 관한 타이밍도이다. 도면을 참조하면, 모드 레지스터 셋에 의하여 제1 특정 제어 신호가 하이로 셋팅되었을 경우 도 4의 제6 엔모스 트랜지스터(426)가 턴-온(Turn-on)되어 승압 전압 검출 레벨을 변화시키게 된다. 즉, 노멀 오퍼레이션시의 승압 전압(515)보다 낮은 승압 전압을 새로운 승압 전압 목표 레벨(518)로 셋팅하게 되어 승압 전압 레벨이 떨어질 경우 승압 전압 레벨이 새로운 목표 전압 레벨(518)이 되어야만 승압 전압 검출 신호가 하이로 동작하여 승압 전압 오실레이터를 동작시키게 된다. 승압 전압 오실레이터의 출력인 승압 전압 오실레이터 신호는 주 펌프의 입력으로 사용되어 주 펌프를 구동시킴으로서 승압 전압을 공급하게 된다.5 is a timing diagram of an operation of a boosted voltage detector circuit according to the present invention when the boosted voltage is lower than the target voltage level and the first mode register set signal is enabled. Referring to the drawing, when the first specific control signal is set high by the mode register set, the sixth NMOS transistor 426 of FIG. 4 is turned on to change the boosted voltage detection level. . That is, when the boost voltage level is lowered because the boost voltage lower than the boost voltage 515 at the normal operation is set to the new boost voltage target level 518, the boost voltage level must be the new target voltage level 518 to detect the boost voltage. The signal goes high, driving the boosted voltage oscillator. The boosted voltage oscillator signal, which is the output of the boosted voltage oscillator, is used as the input of the main pump to drive the main pump to supply the boosted voltage.
도 6은 승압 전압이 레벨이 목표 전압 레벨보다 낮아지고 제2 모드 레지스터 셋 신호가 인에이블인 경우 본 발명에 따른 승압 전압 검출기 회로의 동작에 관한 타이밍도이다. 도면을 참조하면, 모드 레지스터 셋에 의하여 제2 특정 제어 신호가 하이로 셋팅 되었을 경우 도4 의 제7 엔모스 트랜지스터(427)가 턴-온 되어 제1 특정 제어 신호에 의한 승압 전압 레벨(도 5 의 518)이 아닌 또 다른 승압 전압 레벨(618)을 셋팅시키게 된다. 즉, 노멀 오퍼레이션 시의 승압 목표 전압(615)보다 낮은 승압 전압을 새로운 승압 전압 레벨(618)로 셋팅하게 되어 승압 전압 레벨이 떨어질 경우 승압 전압 레벨이 새로운 목표 전압 레벨(618)이 되어야만 승압 전압 검출 신호가 하이로 동작하여 승압 전압 오실레이터를 동작시키게 된다. 승압 전압 오실레이터의 출력인 승압 전압 오실레이터 신호는 주 펌프의 입력으로 사용되어 주 펌프를 구동시킴으로서 승압 전압을 공급하게 된다.6 is a timing diagram of an operation of a boosted voltage detector circuit according to the present invention when the boosted voltage is lower than the target voltage level and the second mode register set signal is enabled. Referring to the drawings, when the second specific control signal is set high by the mode register set, the seventh NMOS transistor 427 of FIG. 4 is turned on to boost the voltage level due to the first specific control signal (FIG. 5). Another stepped voltage level 618 is set instead of 518. That is, when the boost voltage level is lowered by setting the boost voltage lower than the boost target voltage 615 at the normal operation to the new boost voltage level 618, the boost voltage level must be the new target voltage level 618 to detect the boost voltage. The signal goes high, driving the boosted voltage oscillator. The boosted voltage oscillator signal, which is the output of the boosted voltage oscillator, is used as the input of the main pump to drive the main pump to supply the boosted voltage.
도 7은 승압 전압이 레벨이 목표 전압 레벨보다 높아지고 제1 모드 레지스터 셋 신호가 인에이블인 경우 본 발명에 따른 승압 전압 검출기 회로의 동작에 관한 타이밍도이다. 도면을 참조하면, 모드 레지스터 셋에 의하여 제1 특정 제어 신호가 하이로 셋팅되었을 경우 도4 의 제6 엔모스 트랜지스터(426)가 턴-온 되어 승압 전압 검출 레벨을 변화시키게 된다. 즉, 노멀 오퍼레이션 시의 승압 목표 전압 레벨(715)보다 낮은 승압 전압을 새로운 승압 목표 전압 레벨(718)로 셋팅하게 되어 승압 전압 레벨이 새로운 목표 전압 레벨(718)이 되면 승압 전압 검출 신호가 하이로 동작하여 승압 전압 오실레이터를 동작시키게 된다. 승압 전압 오실레이터의 출력인 승압 전압 오실레이터 신호는 주 펌프의 입력으로 사용되어 주 펌프를 구동시킴으로서 승압 전압을 공급하게 된다.7 is a timing diagram of an operation of a boosted voltage detector circuit according to the present invention when the boosted voltage is higher than the target voltage level and the first mode register set signal is enabled. Referring to the drawing, when the first specific control signal is set high by the mode register set, the sixth NMOS transistor 426 of FIG. 4 is turned on to change the boosted voltage detection level. That is, the boosted voltage lower than the boosted target voltage level 715 at the normal operation is set to the new boosted target voltage level 718 so that the boosted voltage detection signal goes high when the boosted voltage level becomes the new target voltage level 718. Operation to operate the boosted voltage oscillator. The boosted voltage oscillator signal, which is the output of the boosted voltage oscillator, is used as the input of the main pump to drive the main pump to supply the boosted voltage.
도 8은 승압 전압이 레벨이 목표 전압 레벨보다 높아지고 제2 모드 레지스터 셋 신호가 인에이블인 경우 본 발명에 따른 승압 전압 검출기 회로의 동작에 관한 타이밍도이다. 도면을 참조하면, 제2 특정 제어 신호가 하이로 인에이블되면 도 4 의 제7 엔모스 트랜지스터(427)가 턴-온 되어 제1 특정 제어 신호에 의한 승압 전압 레벨(도 7 의 718)이 아닌 또 다른 승압 전압 검출 레벨(818)을 셋팅시키게 된다. 즉, 노멀 오퍼레이션 시의 승압 목표 전압(815)보다 낮은 승압 전압을 새로운 승압 목표 전압(818)으로 셋팅하게 되어 승압 전압이 새로운 목표 전압 레벨(818)이 되면 승압 전압 검출 신호가 로우로 동작하여 승압 전압 오실레이터의 동작을 멈추게 된다. 승압 전압 오실레이터의 출력인 승압 전압 오실레이터 신호가 로우로 되면 승압 전압 오실레이터 신호를 입력으로 하는 주 펌프를 오프 시킴으로서 승압 전압 공급을 중단하게 된다.8 is a timing diagram of an operation of a boosted voltage detector circuit according to the present invention when the boosted voltage level is higher than the target voltage level and the second mode register set signal is enabled. Referring to the drawing, when the second specific control signal is enabled high, the seventh NMOS transistor 427 of FIG. 4 is turned on so that the boost voltage level (718 of FIG. 7) of the first specific control signal is not turned on. Another boosted voltage detection level 818 is set. That is, when the boost voltage becomes lower than the boost target voltage 815 during the normal operation to the new boost target voltage 818, and the boost voltage reaches the new target voltage level 818, the boost voltage detection signal operates low to boost the boost voltage. The voltage oscillator stops operating. When the boosted voltage oscillator signal, which is the output of the boosted voltage oscillator, becomes low, the supply of the boosted voltage is stopped by turning off the main pump that receives the boosted voltage oscillator signal.
본 발명이 상기 실시 예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야의 통상적 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical spirit of the present invention.
상술한 바와 같이 본 발명에 따르면, 반도체 장치의 승압 전압 제어 방법 및 승압 전압 검출기 회로에 있어서, 번-인 오퍼레이션시 목표 전압보다 높은 승압 전압이 셀에 가해지는 것을 방지하는 승압 전압 제어 방법 및 노멀 오퍼레이션과 번-인 오퍼레이션시 다른 승압 전압 레벨을 검출하는 승압 전압 검출기 회로를 제공할 수 있다.As described above, according to the present invention, in a boosted voltage control method and a boosted voltage detector circuit of a semiconductor device, a boosted voltage control method and a normal operation for preventing a boosted voltage higher than a target voltage from being applied to a cell during a burn-in operation. It is possible to provide a boosted voltage detector circuit that detects different boosted voltage levels during over burn-in operation.
Claims (12)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960064015A KR100224670B1 (en) | 1996-12-10 | 1996-12-10 | Control method and detector circuit of step-up voltage |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960064015A KR100224670B1 (en) | 1996-12-10 | 1996-12-10 | Control method and detector circuit of step-up voltage |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980045804A KR19980045804A (en) | 1998-09-15 |
| KR100224670B1 true KR100224670B1 (en) | 1999-10-15 |
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ID=19487063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960064015A KR100224670B1 (en) | 1996-12-10 | 1996-12-10 | Control method and detector circuit of step-up voltage |
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| Country | Link |
|---|---|
| KR (1) | KR100224670B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7289380B2 (en) | 2004-10-04 | 2007-10-30 | Samsung Electronics Co., Ltd. | Semiconductor memory devices incorporating voltage level shifters for controlling a VPP voltage level independently and methods of operating the same |
-
1996
- 1996-12-10 KR KR1019960064015A patent/KR100224670B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7289380B2 (en) | 2004-10-04 | 2007-10-30 | Samsung Electronics Co., Ltd. | Semiconductor memory devices incorporating voltage level shifters for controlling a VPP voltage level independently and methods of operating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980045804A (en) | 1998-09-15 |
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