KR100223504B1 - 혼성 집적 회로 장치 - Google Patents

혼성 집적 회로 장치 Download PDF

Info

Publication number
KR100223504B1
KR100223504B1 KR1019930016750A KR930016750A KR100223504B1 KR 100223504 B1 KR100223504 B1 KR 100223504B1 KR 1019930016750 A KR1019930016750 A KR 1019930016750A KR 930016750 A KR930016750 A KR 930016750A KR 100223504 B1 KR100223504 B1 KR 100223504B1
Authority
KR
South Korea
Prior art keywords
current
resistance
integrated circuit
hybrid integrated
circuit device
Prior art date
Application number
KR1019930016750A
Other languages
English (en)
Other versions
KR940005196A (ko
Inventor
다까하시료이치
오까와가쯔미
이가라시유스께
Original Assignee
다카노 야스아키
산요 덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP4229960A external-priority patent/JP2869261B2/ja
Priority claimed from JP4247913A external-priority patent/JP2975778B2/ja
Priority claimed from JP4252899A external-priority patent/JP2902871B2/ja
Priority claimed from JP4258376A external-priority patent/JP2962945B2/ja
Priority claimed from JP4258374A external-priority patent/JP2846776B2/ja
Priority claimed from JP4258379A external-priority patent/JP2989390B2/ja
Application filed by 다카노 야스아키, 산요 덴키 가부시키가이샤 filed Critical 다카노 야스아키
Publication of KR940005196A publication Critical patent/KR940005196A/ko
Application granted granted Critical
Publication of KR100223504B1 publication Critical patent/KR100223504B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/023—Reduction of cross-talk, noise or electromagnetic interference using auxiliary mounted passive components or auxiliary substances
    • H05K1/0234—Resistors or by disposing resistive or lossy substances in or near power planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01C—RESISTORS
    • H01C1/00—Details
    • H01C1/01—Mounting; Supporting
    • H01C1/012—Mounting; Supporting the base extending along and imparting rigidity or reinforcement to the resistive element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01C—RESISTORS
    • H01C7/00—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/647—Resistive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12035—Zener diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/05—Insulated conductive substrates, e.g. insulated metal substrate
    • H05K1/056—Insulated conductive substrates, e.g. insulated metal substrate the metal substrate being covered by an organic insulating layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431—Details of mounted components
    • H05K2201/10439—Position of a single component
    • H05K2201/10477—Inverted
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04—Soldering or other types of metallurgic bonding
    • H05K2203/049—Wire bonding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/328—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by welding

Abstract

과전류를 검출하는데 온도 변화에 대해 매우 안정한 상태에서 전류 검출이 가능한 혼성 집적 회로 장치를 제공하는 것을 목적으로 한다.
금속 기판(1)상에, 절연 수지층(2)를 통해 형성된 도전로(3)에 전류 검출용 저항 소자(5)를 포함하는 복수의 회로 소자(4 및 7)이 접속된 혼성 집적 회로 장치의 전류 검출용 저항 소자(5)에 금속편(5B)의 단 주변상에 수지막(5C)를 개재하여 온도 계수가 약 1 ppm ∼ 500 ppm인 합금재로 저항 패턴(5A)가 형성된 저항체 부품을 이용해서, 주변의 도전로(3)과 와이어 접속한다.

Description

혼성 집적 회로 장치
제1도는 제1 발명의 혼성 집적 회로 장치를 도시하는 사시 확대도.
제2도는 본 발명에서 사용되는 인버터 회로를 도시하는 도면.
제3도는 제2 발명의 혼성 집적 회로 장치를 도시하는 사시 확대도.
제4도는 제2 발명을 설명하기 위한 도면.
제5도는 제2 발명을 설명하기 위한 도면.
제6도는 제3 발명의 혼성 집적 회로 장치를 도시하는 사시 확대도.
제7도는 제3 발명을 설명하기 위한 도면.
제8도는 제3 발명을 설명하기 위한 도면.
제9도는 제3 발명을 설명하기 위한 도면.
제10도는 제4 발명의 혼성 집적 회로 장치를 도시하는 사시 확대도.
제11도는 제4 발명을 설명하기 위한 도면.
제12도는 제4 발명을 설명하기 위한 도면.
제13도는 제4 발명을 설명하기 위한 도면.
제14도는 제5 발명의 혼성 집적 회로 장치를 도시하는 사시 확대도.
제15도는 제6 발명의 혼성 집적 회로 장치를 도시하는 사시 확대도.
제16도는 제6 발명에 사용되는 저항체 부품을 도시하는 사시도.
제17도는 전류 검출용 브릿지 회로도.
* 도면의 주요 부분에 대한 부호의 설명
1 : 금속 기판 2 : 절연 수지층
3 : 도전로 4 : 전력 소자
5 : 전류 검출용 저항체
본 발명은 혼성 집적 회로 장치에 관한 것으로, 특히 저항 온도 계수가 매우 낮은 합금재로 이루어지는 저항체 부품을 와이어 본딩 접속으로 혼성 집적 회로 기판 상에 접속하는 혼성 집적 회로 장치에 관한 것이다.
종래 전류를 검출하는 수단 중 하나로서 브릿지 회로가 있다. 이러한 전류 검출용 브릿지 회로는 주지된 바와 같이 브릿지의 평형 조건을 이용해서 전류를 검출하는 것으로, 그 회로에 대해 간단히 설명하면(제17도 참조), 전류 검출용 저항 R0(21)에 어떤 전류 I0가 흐르고 있다고 하자. 이 전류 I0의 최대값이 저항 R0(21)로 흐른 때에 브릿지가 평형이 되도록 각 저항 R1(22), R2(23), R3(R25), R4(24)를 설정한다. 브릿지 회로의 저항 R0(21)에 전류 I0의 최대값 이하의 전류가 흐른다면 비교기(26)에서「L」레벨의 신호가 출력되고, 저항 R0(21)에 전류 I0의 최대값 이상의 전류가 흐른다고 하면 비교기(26)으로의 입력 전압이 역전해서 「H」레벨의 신호가 출력되어 전류 I0를 차단해서 회로를 보호한다.
이와 같은 브릿지 회로는 일본 특개소 53-97470호 공보에 기재되어 있다.
상기 브릿지 회로를 혼성 집적 회로 기판 상에 탑재 형성한 경우 전류, I0를 검출하는 전류 검출 저항 R0의 저항체로서는 Ni 도금 저항이 주로 이용된다. 그러나, Ni 도금은 용단 전류(fusing current)가 작아서 작은 전류는 검출할 수 있으나, 대전류를 검출할 때에는 용단 전류를 크게 하기 위해 저항체 면적을 크게 하던가 또는 두께를 두껍게 해야하므로 기판 실장 면적의 축소, 도금 처리 시간이 길어지는 등의 문제가 있고, 예를 들면 40A라는 대전류 검출은 거의 불가능하다.
이러한 문제를 해소하기 위해 전류 검출 저항 R0의 저항체 용단 전류가 큰 동박 혹은 Ag 페이스트를 이용해서 해소가능하다.
용단 전류가 큰 Ag 페이스트 혹은 동박을 이용함으로써 대전류를 검출할 수 있다. 명백히 동박의 비저항이 0.5 mΩ, Ag 페이스트의 비저항이 37 mΩ로 작아서 대전류를 흘릴 수 있다. 그러나, Ag 페이스트는 페이스트 재료에 Ag 분말을 혼입해서 스트린 인쇄 등으로 형성하기 때문에, 저항 면적이 커지는 문제가 있고, 또 동박을 프린트 기판 상에 형성해서 대전류를 흘리면 열 때문에 프린트 기판이 변형되는 문제점이 있었다.
또한, 동박은 에칭시의 사이드 에칭 및 동박의 압연 공정에서의 두께의 오차로 인해 일정한 저항이 얻어지지 않으므로 검출 저항으로서 이용할 수 없는 문제점이 있다.
또한, 동박 및 Ag 페이스트의 TCR(저항 온도 계수)이 3800±200 ppm 및 2150±150 ppm으로 매우 높아 기판 온도 변화에 대한 저항의 오차가 매우 커서 전류를 정확히 검출할 수 없는 문제가 있다. 이러한 문제를 해결하기 위해서는 별도의 온도 보정용 보정 회로가 필요해져서 전류 검출 회로가 복잡해지는 새로운 문제가 발생한다.
또, 동박을 검출 저항으로서 이용하는 경우에는, 트리밍 조정이 곤란해서 정도가 우수한 검출 저항을 제공하기 곤란하다.
본 발명은, 상기 문제를 고려하여 이루어진 것으로, 본 발명의 제1 목적은 저항 트리밍 조정이 용이하고 또한 온도 변화에 대해서도 매우 안정한 전류 검출이 가능한 혼성 집적 회로 장치를 제공하는 것이다.
또한, 본 발명의 제2 목적은, 저항 트리밍 조정이 용이하고 또한 온도 변화에 대해서도 매우 안정한 전류 검출 및 저항 부품에서 발생하는 온도를 분산할 수 있는 혼성 집적 회로 장치를 제공하는 것이다.
또한, 본 발명의 제3 목적은, 저항 트리밍 조정이 용이하고 또한 온도 변화에 대해서도 매우 안정한 전류 검출 및 전류 검출시의 인덕턴스에 의한 악영향을 매우 적게 할 수 있는 혼성 집적 회로 장치를 제공하는 것이다.
또한, 본 발명의 제4 목적은, 저항 트리밍 조정이 용이하고 또한 온도 변화에 대해서도 매우 안정한 전류 검출 및 저항 부품의 열저항을 최소한으로 억제함과 동시에 내전압성이 우수한 혼성 집적 회로 장치를 제공하는 것이다.
또한, 본 발명의 제5 목적은, 저항 트리밍 조정이 용이하고 또한 온도 변화에 대해서도 매우 안정한 전류 검출이 기준 전압의 변화에 따라 검출 저항값을 조정할 수 있는 혼성 집적 회로 장치를 제공하는 것이다.
또한, 본 발명의 제6 목적은, 저항 트리밍 조정이 용이하고 또한 온도 변화에 대해서도 매우 안정한 전류 검출이 가능한 저항체 부품을 용이하게 실장한 혼성 집적 회로 장치를 제공하는 것이다.
상기 과제를 해결하고 목적을 달성하기 위해, 제1 발명에 따른 혼성 집적 회로 장치는, 금속 기판 상에 절연 수지층을 개재하여 동박으로 형성된 원하는 형상의 도전로에 전류 검출용 저항 소자를 포함하는 복수의 회로 소자가 접속된 혼성 집적회로 장치의 전류 검출용 저항 소자는, 금속편의 한 주변 상에 절연 수지막을 개재하여 온도 계수가 약 1 ppm ∼ 500 ppm인 합금재에 의해 원하는 형상의 저항 패턴이 형성되고 그 저항 패턴의 연장선 상에 적어도 2개 이상의 전류용 및 전압 검출용 본딩 패드를 갖는 저항체 부품이며, 그 저항체 부품을 기판 상에 탑재하고, 저항체 부품 근방으로 연장된 도전로와 저항체 부품의 본딩용 패드를 와이어 본딩 접속한 것을 특징으로 한다.
또, 제2 발명에 따른 혼성 집적 회로 장치는, 금속 기판 상에 절연 수지층을 개재하여 동박으로 형성된 원하는 형상의 도전로에, 금속편의 한 주변 상에 절연 수지막을 개재하여, 전류를 흘리는 전류용 본딩 패드와 전압을 검출하기 위한 전압 검출용 본딩 패드를 가지며, 저항 온도 계수가 약 1ppm ∼ 500ppm인 합금재로 이루어지는 저항 패턴이 형성된 저항체 부품 및 복수의 회로 소자가 접속된 혼성 집적 회로 장치의 저항 패턴은, 금속편의 대략 중앙 부분에서 그 패턴에 흐르는 전류의 값이 대략 균일 해지도록 복수의 경로로 분할 형성되고, 저항체 부품의 본딩 패드와 그 근방으로 연장된 도전로를 와이어 본딩 접속한 것을 특징으로 한다.
또한, 제3 발명에 따른 혼성 집적 회로 장치는, 금속 기판 상에 절연 수지층을 개재하여 동박으로 형성된 원하는 형상의 도전로에, 금속편의 한 주변 상에 절연수지막을 개재하여, 전류를 흘리는 복수의 전류용 본딩 패드와 전압을 검출하기 위한 복수의 전압 검출용 본딩 패드를 가지며, 저항 온도 계수가 약 1ppm ∼ 500ppm인 합금재로 이루어지는 저항 패턴이 형성된 저항체 부품 및 복수의 회로 소자가 접속된 혼성 집적 회로 장치의 전류용 본딩 패드와 전압 검출용 본딩 패드의 주변근방으로 상기 복수의 도전로가 각각 근접해서 연장되고, 양쪽 본딩 패드와 근접 배치된 도전로를 접속하는 본딩 와이어선이 다른 방향으로 본딩 접속된 것을 특징으로 한다.
또한, 제4 발명에 따른 혼성 집적 회로 장치는, 금속 기판 상에 절연 수지층을 개재하여 동박으로 형성된 원하는 형상의 도전로에, 금속편의 한 주변 상에 절연 수지막을 개재하여, 전류를 흘리는 전류용 본딩 패드와 전압을 검출하기 위한 전압 검출용 본딩 패드를 가지며, 저항 온도 계수가 1ppm ∼ 500ppm인 합금재로 이루어지는 저항 패턴이 형성된 저항체 부품 및 복수의 회로 소자가 접속된 혼성 집적회로 장치의 저항체 부품을 적어도 하나의 전류용 본딩 패드와 접속되는 전력용 도전로가 연장되어 형성된 고착 패드 상에 납땜 고착하고, 저항체 부품의 각 본딩 패드와 고착 패드의 근방으로 연장된 소신호용 도전로 및 다른 전력용 도전로를 와이어 본딩 접속한 것을 특징으로 한다.
또한, 제5 발명에 따른 혼성 집적 회로 장치는, 금속 기판 상에 절연 수지층을 개재하여 동박으로 형성된 원하는 형상의 도전로에, 전류 검출용 저항 소자를 포함하는 복수의 회로 소자가 접속된 혼성 집적 회로 장치의 전류 검출용 저항 소자 금속편의 한 주변 상에 절연 수지막을 개재하여 저항 온도 계수가 약 1ppm ∼500ppm인 합금재를 이용해서 원하는 형상의 저항 패턴이 형성되고 이 저항 패턴의 연장선 상에 복수의 전류용 본딩 패드 및 저항 패턴을 동일 형상인 채로 저항값을 달리하는 1쌍의 복수의 전압 검출용 본딩 패드를 갖는 저항체 부품이며, 저항체 부품이 탑재되는 그 근방으로 연장되어 배치된 전력용 및 소신호용의 도전로와 상기 전류용 본딩 패드 및 전압 검출용 본딩 패드를 와이어 본딩 접속한 것을 특징으로 한다.
또한, 제6 발명에 따른 혼성 집적 회로 장치는, 금속 기판 상에 절연 수지층을 개재하여 동박으로 형성된 원하는 형상의 도전로에, 전류 검출용 저항 소자를 포함하는 복수의 회로 소자가 접속된 혼성 집적 회로 장치의 전류 검출용 저항 소자는, 금속편의 한 주변 상에 절연 수지막을 개재하여 저항 온도 계수가 약 1 ppm ∼500 ppm인 합금재로 이루어지는 원하는 형상의 저항 패턴이 형성되고 그 저항 패턴의 연장선 상에 적어도 2개 이상의 전류용 및 전압 검출용 패드를 갖는 저항체 부품이며, 그 저항체 부품을 기판 상에 표면 실장해서 저항체 부품을 열전도성이 양호한 절연성 수지로 피복한 것을 특징으로 한다.
이상과 같이 구성되는 혼성 집적 회로 장치에 있어서는, 전류 검출 저항체가 부품으로 되어 있기 때문에 저항체의 트리밍 조정을 정밀하게 할 수 있다.
또한, 저항체 부품에 형성되는 저항 패턴은 저항 온도 계수가 약 1 ppm ∼500 ppm이라는 매우 낮은 합금재로 형성되기 때문에 온도 변화에 대한 저항값의 변동이 없는 안정한 전류 검출을 행할 수 있다.
또, 저항 패턴이 분할해서 형성되기 때문에 전류 검출시에 발생하는 발열을 분산시킬 수 있다.
또한, 전압 검출용 본딩 패드와 전류용 본딩 패드를 접속하는 와이어선이 다방향으로 배치되기 때문에 전압 검출용 와이어선에 상호 인덕턴스 작용에 의한 노이즈가 발생하지 않는다.
또한, 저항체 부품이 전력 라인 상에 실장되어 있기 때문에, 저항체 부품에 기생 용량이 형성되어도 고내압이 인가되지 않기 때문에 저항체 부품의 절연 수지박막이 파괴되지 않는다.
또, 저항체 부품상에 형성되는 저항 패턴은 그 상태에서 저항값을 달리하는 1쌍의 복수의 전압 검출용 패드를 가지고 있기 때문에, 하나의 저항체 부품으로 다양한 저항값을 선택할 수 있다.
또, 저항체 부품이 도전로 상에 납땜 등의 땜납재를 개재하여 페이스다운 실장되기 때문에 양자 접속에 의한 신뢰성을 저하시키지 않고 용이하게 접속 실장 가능하다.
또, 저항체 부품은 열전도성이 우수한 수지로 피복되어 있기 때문에 페이스 다운 실장이라도 저항체 부품에서 발생하는 열을 방산할 수 있다.
이하, 제1도에 도시한 실시예에 기초해서 제1 발명의 혼성 집적 회로 장치에 대해 설명한다.
본 발명의 혼성 집적 회로 장치는 제1도에 도시하는 바와 같이 금속 기판(1), 이 기판(1) 상에 정착된 절연 수지층(2), 이 수지층(2) 상에 형성된 원하는 형상의 도전로(3), 이 도전로(3)에 접속된 전력 반도체 소자(4), 전력 반도체 소자(4)에 흐르는 전류를 검출하는 전류 검출 저항 소자(5)로 구성된다.
금속 기판(1)은 알루미늄, 동 등의 기판이 이용되고, 본 실시예에서는 알루미늄 기판이 이용된다. 이 알루미늄 기판의 표면에는 도시하지 않았으나 산화 알루미늄막이 형성되어 있다. 또, 이 산화막은 형성하지 않아도 특별한 지장은 없다.
금속 기판(1)의 한 주변 상에 에폭시 수지 혹은 폴리이미드 수지와 동박이 일체화된 피복(clad)재를 열 프레스 등의 가압 수단을 이용해서 접착한다. 그리고, 동박을 원하는 형상으로 에칭해서 원하는 형상의 도전로(3)이 형성된다. 본 실시예에서 형성되는 도전로(3)은 제1도에서는 명확하지 않으나, 제2도에 도시하는 인버터 회로가 형성되어 있다.
그런데, 인버터 회로는 인버터 회로의 부하로 되는 모터 M의 회전 속도, 회전 방향 등의 데이타 DN 및 후술하는 과전류 검출 회로의 신호를 입력해서 인버터제어 신호를 생성하는 제어 회로(11), 제어 회로(11)의 신호 출력 및 과전류 검출 회로의 신호 입력을 위한 버퍼(12), 인버터 회로를 형성하는 스위칭 소자(Q11∼Q16), 스위칭 소자(Q11∼Q16)을 온·오프 제어하는 드라이버(13), 관류 다이오드(D11∼D18), 전류 검출 저항(R0), 저항(R0)의 양단에 접속된 과전류 검출 회로(14)로 구성된다.
그 동작에 대해서 간단히 설명하면, 마이크로 컴퓨터 혹은 DSP로 구성되는 제어 회로(11)은 DIN으로서 입력되는 회전 속도 설정 신호에 따른 주파수로서 각각 120도의 위상차를 갖는 3개의 펄스폭화 정현파와 이 펄스폭화 정현파에 대해 각각 180도 위상 지연된 3개의 펄스를 생성한다.
각각 120도의 위상차를 갖는 3개의 펄스폭화 정현파는 버퍼(12), 광 결합기(PC11∼PC1n) 및 드라이버(13)을 개재하여 인버터 회로를 형성하는 상측 아암의 스위칭 소자(Q11, Q13및 Q15)의 제어 전극에 입력되어, 이들을 온·오프 제어한다. 또 펄스폭화 정현파에 대해 각각 180도 위상이 지연된 펄스는 마찬가지로 하측 아암의 스위칭 소자(Q12, Q14및 Q16)을 온·오프한다.
따라서, 각각 120도의 위상차를 갖는 3개의 펄스폭화 정현파와 펄스폭화 정현파에 대해 각각 180도 위상이 지연된 3개의 펄스에 의해 온·오프 제어되는 인버터 회로의 출력 단자, 즉 스위칭 소자(Q11 및 Q12, Q13 및 Q14, Q15 및 Q16)의 접속점에는 3상의 펄스폭화 정현파 전압이 얻어져서 모터 M에 흐르는 부하 전류는 정현파에 근사한 것으로 된다.
모터의 과부하, 직렬 스위칭 소자의 동시 도통, 그 밖의 이유에 기인하는 과전류는 저항 R0 및 과전류 검출 회로(14)에 의해 검출되어 광 결합기(PC10), 버퍼(12)를 통해 제어 회로(11)로 입력된다. 제어 회로(11)은 과전류 검출 신호에 기초해서 일정 기간 펄스 출력을 정지하는 등의 보호 동작을 행한다.
상기 인버터 회로의 스위칭 소자로서는, 예를 들면 전력 트랜지스터, 전력 MOS 혹은 IGBT 등의 반도체 소자(4)가 이용된다. 이 반도체 소자(4)는 동등의 히트 싱크재(6)을 개재하여 도전로(3)상에 땜납재 등으로 고착되고, 그 주변으로 연장된 도전로(3)과 반도체 소자(4)가 와이어 선에 의해 접속된다. 그리고 그 주변에는 제어 회로(11), 드라이버(13) 및 과전류 검출 회로(14) 등을 구성하기 위한 트랜지스터, 칩 저항 등의 복수의 회로 소자(7)이 탑재되어 제2도에 도시하는 인버터 회로가 구성된다.
본 발명이 특징으로 하는 바는, 예를 들면 상기 인버터 회로를 구성하는 스위칭 소자에 흐르는 과전류를 검출하기 위한 전류 검출 저항 소자(5)에 있다.
즉 전류 검출용 저항 소자(5)를 종래와 같이, 동박 또는 Ni 도금, Ag 페이스트 등의 금속박 또는 도금이 아닌 개별 단체 부품의 저항체 부품을 이용하는 것이다. 또 저항체 부품(5)는 동 등의 금속편의 한 주변 상에 원하는 저항 패턴(5A)가 형성된다. 구체적으로 설명하면, 금속편(5B)는 그 두께가 약 0.5 ∼ 2 ㎜, 길이가 약10 ∼ 15 ㎜인 동재가 이용되고, 그 표면은 동의 산화를 방지하기 위해 니켈 도금 처리되어 있다. 그리고, 한 주변 상에는 접착제가 있는 폴리이미드 수지층(5C)를 개재하여 원하는 형상의 저항 패턴(5A)가 형성된다. 이러한 수지 박막(5C)의 막두께는 열저항을 최소한으로 작게 하기 위해 약 5 ∼ 15 μm정도로 형성되어 있다.
저항 패턴(5A)를 구성하는 도전 재료는 과전류를 온도 변화에 무관하게 안정한 상태에서 검출하기 위해 온도 계수가 매우 낮은 금속 재료가 이용된다. 온도 변화에 관계없이 안정한 전류 검출을 위해서는 저항 패턴(5A)의 저항 온도 계수를 적어도 1 ppm ∼ 5 ppm의 범위 내인 금속 재료를 이용하는 것이 좋다. 예를 들어, 동-니켈 합금으로 Cu 55 %, Ni 45 %인 합금의 저항 온도 계수는 15 ppm으로 되고, Cu 58 %, Ni 42 %인 합금의 저항 온도 계수는 거의 0이다. 또 동-망간 합금으로 Cu 50∼85%, Mn 14∼30%, Ni 2∼16%인 합금에서는 저항 온도 계수는 1ppm이다. 그밖에 저항 온도 계수가 낮은 합금으로서는 니켈-크롬 합금이 있다. 본 실시예에서는 저항 패턴(5A)의 재료로서 상기 동-망간 합금이 이용된다.
금속편(5B) 상에 형성되는 저항 패턴(5A)의 저항값은 패턴 형상 및 그 두께에 따라 소정값으로 설정할 수 있고, 금속편(5B)의 크기가 5∼10 ㎜ × 0.5∼2 ㎜ ×10∼15 ㎜에서는 약 1 mΩ ∼ 50 mΩ의 저항값을 갖는 저항 패턴(5A)를 금속편(5B) 상에 형성할 수 있다. 금속편(5B)의 한 주변 전면에서 폴리이미드 수지층을 개재하여 원하는 막 두께의 상기 동-망간 합금이 접착되고, 이 동-망간 합금을 원하는 형상으로 에칭함으로써 상기 저항값을 갖는 저항 패턴(5A)를 형성할 수 있다.
저항 패턴(5A)가 연장된 금속편(5B)의 코너 부분에는 전류용 본딩 패드(5D)와 전압 검출용 본딩 패드(5E)가 각각 2개씩 형성된다.
본 실시예에서는 양 본딩 패드(5D 및 5E)가 금속편(5B)의 코너부에 설치되어 있으나, 전압 검출 레벨을 변경하는 경우에는 금속편(5B)의 중간부에 설치되는 경우도 있다.
이와 같이 해서 형성된 개별 부품인 저항체(5)는 도전로(3)의 원하는 위치에 땜납재를 이용해서 고착 탑재된다. 그리고 저항체 부품(5)의 근방에 형성된 도전로(3)과 와이어선에 의해 본딩 접속된다. 즉, 전류용 본딩 패드(5D)는 직경이 약 200∼400 μm인 Al선을 이용해서 전력용 도전로(3A)와 접속되고, 전압 검출용 본딩 패드(5E)는 직경이 약 40 ∼ 60 μm인 Al선을 이용해서 소신호용 도전로(3B)와 접속한다. 양 본딩 패드(5D 및 5E) 상에는 Al 와이어 선의 본딩 접속 강도를 향상시키기 위한 Ni 도금막이 설치되어 있다. 이러한 소신호용 도전로(3B)는 제1도에서는 명백하지 않으나, 과전류 검출 회로의 일부로 연장되어 접속되고, 스위칭 소자에 과전류가 흐른 경우에 과전류 검출 회로에 소정의 전압 신호가 인가되어 스위칭 소자가 파괴되는 것을 방지할 수 있다.
다음에, 제3도에 도시한 실시예에 기초해서 제2 발명의 혼성 집적 회로 장치에 대해서 설명한다. 제3도의 혼성 집적 회로 장치는 상기 제1 발명의 혼성 집적회로와 거의 동일한 구성으로 공통되는 부분의 설명은 생략하고 여기서는 다른 부분을 설명한다.
제3도에 도시한 혼성 집적 회로 장치의 특징은 전류 검출 저항 소자(5) 상에 형성하는 저항 패턴(5A)의 형상이다.
저항 패턴(5A)는 전류 집중을 방지하기 위해 제3도 및 제5도에 도시하는 바와 같이 전류 경로가 대략 균일해지도록 분할 형성된다. 즉 제4도에 도시하는 것처럼 금속편(5B)의 대략 전면에 저항 패턴(5A)를 형성하고, 예를 들면 대각면 Y-Y로 전류가 흐른다면 전류 대부분이 A 영역에 집중해서 흐르고 B 영역에는 조금밖에 흐르지 않는다. 따라서 X-X 단면의 전류에 의한 발열의 온도 분포는 제4도에 도시하는 바와 같이 A 영역이 최대로 된다. 따라서, 발열에 의한 온도 상승이 수지막(5C)의 내열 범위 이내에 있는 경우에는 어떤 문제도 발생하지 않는다. 그러나, 대전류가 흘러서 수지막(5C)의 내열 범위 이상의 온도 상승이 있는 경우에는 수지층(5C)가 열화해서 패턴(5A)와 금속편(5B)가 단락될 가능성이 있어서 신뢰성에서 보면 대전류를 흘릴 수 없다.
이에 반해, 제2 발명에서는 상기한 바와 같이 전류 경로가 대략 균일해지도록 저항 패턴(5A)를 분할 형성한다. 즉 저항 패턴(5A)의 길이, 폭을 조정해서 그 패턴(5A)에 흐르는 전류가 균일해지도록 설계되어 있다.
제5도에 도시한 저항 패턴(5A)의 Y-Y에 제4도의 저항 패턴(5A)와 동일 크기의 전류가 흐른 경우 전류는 2 경로로 분산해서 흘러서 전류에 의한 발열의 온도 분포는 제5도에 도시하는 바와 같이 2개소로 분산하기 때문에 제4도의 약 1/2 정도로 되고, 발열을 최소한으로 억제할 수 있다.
본 실시예에서는 저항 패턴(5A)를 2 경로로 분산했으나, 분할수 및 그 형상은 금속편(5B)의 크기 및 저항값의 크기에 의해 임의로 선택 가능하다.
그런데 저항 패턴(5A)가 연장된 소정 위치에는 전류용 본딩 패드(5D)와 전압 검출용 본딩 패드(5E)가 각각 2개씩 형성된다.
본 실시예에서는 양 본딩 패드(5D 및 5E)가 금속편(5B)의 서로 대향하는 코너부에 설치되나, 전압 검출 레벨을 변경하는 경우에는 전압 검출용 본딩 패드(5E)를 금속편(5B)의 중간부에 설치하는 경우도 있다.
이와 같이 해서 형성된 개별 부품인 저항체(5)는 상기한 바와 같이 도전로(3)의 원하는 위치에 땜납재를 이용해서 고착 탑재된다. 그리고, 저항체 부품(5)의 근방에 형성된 도전로(3)과 와이어 선에 의해 본딩 접속된다.
다음에, 제6도에 도시한 실시예에 기초해서 제3 발명의 혼성 집적 회로 장치에 대해서 설명한다. 제6도의 혼성 집적 회로 장치는 상기한 제1 발명의 혼성 집적 회로 장치와 대략 동일한 구성으로 공통되는 부분에 대한 설명은 생략하고, 여기서는 다른 부분을 설명한다.
제6도에 도시한 혼성 집적 회로 장치의 특징은 전류 검출 저항 소자(5) 상에 형성되는 저항 패턴(5A)의 형상에 있다.
제6도에 도시하는 바와 같이 저항 패턴(5A)가 연장된 소정 위치에는 전류용본딩 패드(5D)와 전압 검출용 본딩 패드(5E)가 각각 2개씩 형성된다.
본 실시예에서는 전류용 본딩 패드(5D)와 전압 검출용 본딩 패드(5E)가 서로 대향하도록 설치되어 있다.
이와 같이 형성된 개별 부품인 저항체(5)는 상기한 바와 같이 도전로(3)의 원하는 위치에 땜납재를 이용해서 고착 탑재된다. 그리고 저항체 부품(5) 근방에 형성된 도전로(3)과 와이어 선에 의해 본딩 접속된다.
여기서 중요한 것은, 전류용 본딩 패드(5D)와 접속되는 와이어선(8A)와 전압검출용 본딩 패드(5E)와 접속되는 와이어선(8B)가 다른 방향으로 배치되도록 본딩하는 것이다. 즉, 양 와이어선(8A 및 8B)를 동일 방향으로 배치하지 않는 것이다.
예를 들면, 제7도에 도시하는 바와 같이 전류용 본딩 패드(5D)에 접속되는 와이어선(8A)와 전압 검출용 본딩 와이어(5E)에 접속되는 와이어선(8B)를 동일 방향으로 배치한 경우, 다음의 문제가 있다. 전류는 와이어선(8A)-저항 패턴(5A)-와이어선(8A)의 루프로 흐르고, 그때 화살표 방향의 자력선을 유발한다. 상호 인덕턴스 작용으로 전류 검출용 와이어선(8B)는 자력선의 영향을 받아서 와이어선(8B)에 노이즈가 발생하여 정도가 우수한 전류 검출이 불가능하다. 이러한 문제는 특히 스위칭 소자의 온·오프시에 현저히 발생해서 전류 검출의 신뢰성 향상을 위해 큰 장애로 된다.
그래서 본원 발명자들은 상기 상호 인덕턴스 작용에 의한 문제를 해소하기 위해 제6도에 도시한는 바와 같이 전류용 본딩 패드(5D)에 접속되는 와이어선(8A)와 전압 검출용 본딩 패드(5E)에 접속되는 와이어선(8B)를 다른 방향으로 되도록 배치해서 실험했다. 구체적으로 설명하면, 제7도에 도시한 바와 같이 3 mΩ의 저항값을 갖는 검출 저항(5)에 100 A의 전류를 흘리고, 스위칭 온·오프시에 저항(5)의 양단에서 발생하는 전압 V0를 측정했다. 제9도의 (a)는 이상적인 V0의 전압 파형, (b)는 와이어선(8A 및 8B)를 동일 방향으로 배치한 때의 전압 파형, (c)는 와이어선(8A 및 8B)를 다른 방향(제6도에 도시)으로 배치한 때의 전압 파형이다. 와이어선(8A 및 8B)를 동일 방향으로 배치한 (b)의 전압 파형에서는 스위칭의 온·오프시에 약 0.5 V의 노이즈가 발생하는데 비해, 다른 방향으로 배치한 (c)의 전압 파형에서는 스위칭 온·오프시에 발생하는 노이즈는 약 0.05 V로 현저히 감소해서 (a)의 이상파형에 근접한 것으로 되었다. (c)의 전압 파형에 노이즈가 별로 발생하지 않는 이유는 와이어선(8B)에 상호 인덕턴스 작용에 의한 자력선의 영향을 받지 않기 때문이다. 그 결과, (c)의 전압 파형의 것에서는 과전류를 확실히 검출할 수 있다.
또, 전류 검출용 본딩 패드(5D) 및 전압 검출용 본딩 패드(5E)와 접속되는 도전로(3A 및 3B)의 2개의 본딩 패드는 근접하도록 배치되어 상기한 상호 인덕턴스를 최소한으로 억제하도록 고려되어 있다.
다음에, 제10도에 도시한 실시예에 기초해서 제4 발명의 혼성 집적 회로 장치에 대하여 설명한다. 제10도의 혼성 집적 회로 장치는 상기 제1 발명의 혼성 집적 회로 장치와 거의 동일하므로 상이한 부분만 설명한다.
제10도에 도시한 혼성 집적 회로 장치의 특징은 전류 검출 저항 소자(5) 상에 형성하는 저항 패턴(5A) 형상 및 저항체 부품(5)의 실장 구조에 있다.
제10도에 도시하는 바와 같이, 저항 패턴(5A)가 연장된 소정 위치에는 전류용 본딩 패드(5D)와 전압 검출용 본딩 패드(5E)가 각각 2개씩 형성되고, 양 본딩 패드(5D 및 5E)는 금속편(5B)의 서로 대향하는 변에 설치되지만, 전압 검출 레벨을 변경하는 경우에는 전압 검출용 본딩 패드(5E)를 금속편(5B)의 임의의 위치에 설치하는 경우도 있다. 이와 같이 해서 형성된 개별 부품인 저항체(5)는 상기한 바와 같이 도전로(3)의 원하는 위치에 땜납재를 이용해서 고착 탑재된다.
저항체 부품(5)는 제10도 및 제11도에 도시하는 바와 같이, 전력용 도전로(3A) 상에 실장된다. 구체적으로는, 저항체 부품(5)의 전류용 본딩 패드(5D)와 접속되는 한쪽의 전력용 도전로(3A)가 연장되어 형성된 고착 패드(3X) 상에 땜납(9)를 끼워서 고착 실장된다.
그리고, 저항체 부품(5) 근방에 형성된 2개의 소신호용 도전로(3B) 및 다른 전력용 도전로(3A)와 와이어 선에 의해 본딩 접속된다. 즉, 전류용 본딩 패드(5D)는 직경 약 200 ∼ 400 μm인 Al선을 이용해서 전력용 도전로(3A)와 접속되고, 전압 검출용 본딩 패드(5E)는 직경 약 100 ∼ 300 μm인 Al선을 이용해서 소신호용 도전로(3B)와 접속된다. 양 본딩 패드(5D 및 5E) 상에는 Al 와이어 선의 본딩 접속 강도를 향상시키기 위해 Ni 도금막이 설치되어 있다. 이러한 소신호용 도전로(3B)는 제10도에서는 명확하지 않으나 과전류 검출 회로의 일부로 연장되어 접속되고, 스위칭 소자에 과전류가 흐른 경우에 과전류 검출 회로로 소정의 전압 신호가 인가되어 스위칭 소자가 파괴되는 것을 방지할 수 있다.
저항체 부품(5)를 한쪽의 전력용 도전로(3A)에 실장하는 이유는 다음과 같다. 저항체 부품(5)를 금속 기판(1) 상에 실장하면 저항체 부품(5)와 기판(1) 사이에 반드시 기생 용량(C1 및 C2)가 발생한다. 즉, 기생 용량(C1)은 제11도에 도시하는 바와 같이 저항체 부품(5)의 저항 패턴(5A), 수지 박막(5C), 금속편(5B)와의 적층 구조로 형성되고, 기생 용량(C2)는 기판(1), 수지층(2), 도전로(3)과의 적층 구조로 형성된다.
예를 들면, 저항체 부품(5)를 분리 독립한 섬모양의 도전로 상에 실장하고,제12도에 도시하는 바와 같이 2개의 스위칭 소자에 흐르는 전류를 검출하는 검출저항으로 이용한 경우, 저저항 부품(5)가 실장되는 실장 영역에는 상기한 바와 같이2개의 기생 용량(C1 및 C2)가 형성된다. 기판(1) 상에 고내압 회로가 형성되고, 저항체 부품(5)에 전압이 인가된 때, 기생 용량(C1 및 C2)를 충전할 때에 소정의 전압이 발생한다. 이러한 발생 전압에 의해 저항체 부품(5)의 수지 박막(5C)가 내전압 파괴되는 문제가 발생한다.
즉, 저항체 부품(5) 상에 형성되는 수지 박막(5C)는 저항 패턴(5A)가 발열한 때, 그 열을 효율 좋게 금속편(5B)로 전도시키기 위해 최소한으로 얇게 형성되기 때문에 수지 박막(5C) 자체의 내전압성이 현저히 저하된다.
더욱 구체적으로 설명하면, 저항체 부품(5)의 수지 박막(5C)의 막 두께가 5∼15 μm인 경우 그 수지 박막(5C)의 내전압은 약 60 ∼ 100 V이고, 기판(1) 상에 형성되는 수지층(2)의 막두께가 28 μm인 때 수지층(2)의 내전압은 약 600 V이다. 제12도에 도시하는 등가 회로가 300 V의 고내압 회로이고, 기생 용량(C1 및 C2)의 용량이 각각 100 PF인 경우, 150 V의 전압이 C1 및 C2에서 발생하고, 수지 박막(5C)의 내전압이 60 ∼ 100 V이기 때문에 수지 박막(5C)는 내전압 파괴된다.
이러한 내전압 파괴를 방지하기 위해서는 수지 박막(5C)의 막 두께를 두껍게함으로써 해소되나, 수지 박막(5C)의 막두께를 두껍게 하면, 상기한 바와 같이 수지박막(5C)의 열저항이 커지고 열전도성이 나빠지므로, 온도 상승에 의해 저항 패턴(5A)의 저항값이 변화해서 정밀도가 우수한 전류 검출이 불가능해져 수지 박막(5C)의 막두께를 최소한 얇게 할 필요가 있다.
본 발명에서는 수지 박막(5C)의 막두께를 얇게 함으로써 발생하는 문제를 해소하기 위해 상기한 바와 같이 저항체 부품(5)를 전류용 본딩 패드(5D)와 접속되는 한쪽의 전력용 도전로(3A)가 연장되어 형성된 고착 패드(3X) 상에 고착 실장해서 해결했다. 이러한 실장 구조에서는 기생 용량(C1)에는 거의 충전되지 않고, C2에만 충전이 행해지게 되어(제13도 참조) 내전압 특성이 낮은 수지 박막(5C)에는 전압이 발생하지 않고, 내전압 특성이 높은 수지층(2)에만 전압이 발생하는 구조로 되어 수지 박막(5C)가 내전압 파괴되지 않는다.
다음에, 제14도에 도시한 실시예에 기초하여 제5 발명의 혼성 집적 회로 장치에 대해 설명한다. 제14도의 혼성 집적 회로 장치는 상기 제1 발명의 혼성 집적 회로 장치와 거의 동일하므로 상이한 부분만 설명한다.
제14도에 도시한 혼성 집적 회로 장치의 특징은 전류 검출 저항 소자(5) 상에 형성하는 저항 패턴(5A)의 형상에 있다.
도면에 도시하는 바와 같이 저항 패턴(5A)가 연장된 소정 위치에는 전류용 본딩 패드(5D)와 전압 검출용 본딩 패드(5E)가 형성된다.
전류용 본딩 패드(5D)는 저항 패턴(5A)의 양단부에 형성되고, 전압 검출용 본딩 패드(5E)는 전류용 본딩 패드(5D)가 설치된 중간부에 복수개 설치된다. 즉, 전압 검출용 본딩 패드(5E)는 저항 패턴(5A)의 검출 저항값을 복수로 달리하도록 설치되어 있다. 다시 말하면, 전압 검출용 본딩 패드(5E)는 저항 패턴(5A) 상에 소정간격으로 복수개 설치되어 있다. 그 결과 저항체 부품(5) 상에 형성되는 저항 패턴(5A)를 동일 형상인채로 복수의 검출 저항값을 구비한 저항체 부품(5)로 한다.
이와 같이 해서 형성된 개별 부품인 저항체(5)는 도전로(3)의 원하는 위치에 땜납재를 이용해서 고착 탑재된다. 그리고, 저항체 부품(5)의 근방에 형성된 도전로(3)과 와이어 선에 의해 본딩 접속된다.
본 발명의 저항체 부품(5)에서는, 상기한 바와 같이 하나의 부품(5) 상에 동일한 저항 패턴(5A)에서 복수의 검출 저항값을 구비하고 있기 때문에, 하나의 저항체 부품(5)로 종류가 다른 검출 저항값을 선택할 수 있어 저항체 부품(5)를 공통화해서 사용가능한 이점이 있다.
또 이러한 저항체 부품(5)를 이용함으로써 검출 회로에서 미소한 오차가 생긴 때에 저항체 부품(5)로 전압 검출용 본딩 패드(5E)의 본딩 위치를 변화시켜서 검출 회로의 기준 전압에 검출 저항값을 적합시켜 검출값을 조정할 수 있다. 예를 들면, 전류가 10 A에서 검출 저항값이 10 mΩ인 위치의 전압 검출용 본딩 패드로 도전로와 접속되는 저항체 부품(5)가 있는 경우, 이 검출 저항에서 검출되는 검출 신호는 0.1 V이다. 검출 회로의 일부에서 기준 전압을 0.1 V로 회로 구성해야 하는 경우, 그 회로 구성에 이용되는 개별 부품의 고유의 오차 때문에 기준 전압이 0.11V로 되는 경우가 있다. 그 때에 저항 패턴(5A)에 형성된 다른 전압 검출 본딩(5E)를 이용해서 본딩 접속해서 검출 저항값을 10 mΩ에서 11 m으로 설정 조정함으로써 10 A의 전위를 정밀하게 검출할 수 있다.
마지막으로, 제15도 도시한 실시예에 기초해서 제6 발명의 혼성 집적 회로장치에 대해 설명한다. 제15도의 혼성 집적 회로 장치는 제1 발명의 혼성 집적 회로 장치와 거의 동일하므로 다른 부분만 설명한다.
제15도에 도시한 혼성 집적 회로의 특징은 저항체 부품(5)의 실장 구조에 있다. 제15도 및 제16도에 도시하는 바와 같이 저항 패턴(5A)가 연장된 소정 위치에 전류용 패드(5D)와 전압 검출용 패드(5E)가 각각 2개씩 형성된다. 그리고 양 패드(5D 및 5E)는 저항체 부품(5)가 페이스 다운 접속되므로 접속시의 안정성을 고려해서 금속편(5B)의 코너부에 형성되어 있다.
이와 같이 해서 형성된 개별 부품인 저항체 부품(5)는 도전로(3) 위에 땜납재로 고착 접속된다. 즉, 저항체 부품(5)의 고착 탑재 영역 내로 연장된 전력용 도전로(3A) 및 소신호용 도전로(3B)의 선단부의 패드와 저항체 부품(5)의 패드(5D 및 5E)가 접하도록 페이즈다운 고착한다. 제2도 및 제15도에서는 명백하지 않으나 전류용 패드(5D) 및 전압 검출용 패드(5E) 상에는 양 도전로(3A 및 3B)와 접속하기 위한 땜납 범프 전극이 형성되어 있다. 상기한 바와 같이 저항체 부품(5)는 도전로(3A 및 3B) 상에 땜납으로 접속되기 때문에 접속 신뢰성이 많이 저하하지 않는다.
그런데 저항체 부품(5)는 상기한 바와 같이 기판(1) 상에 페이스 다운 실장되기 때문에 저항체 부품에 전류가 흐른 때에 생기는 열을 효율 좋게 방산할 수 없게 되는 문제가 생긴다. 즉, 저항체 부품(5)에 발생하는 열이 방산되지 않으면 부품(5)가 가열되어 저항 패턴(5A)의 저항값이 온도 상승에 의해 변화한다. 본원 발명에서는 저항 패턴(5A)의 TCR을 약 1 ppm ∼ 500 ppm이라는 매우 낮은 합금재를이용하고 있기 때문에 온도 상승으로 인한 영향은 그렇게 없으나, 온도 상승으로 인한 저항값이 변화하는 것은 저하하지 않아서 검출 정밀도가 우수한 전류 검출이 불가능해진다.
그래서 본 발명에서는 페이스 다운 실장된 저항체 부품(5)를 열전도성이 우수한 절연성 수지(8)로 피복 보호해서 저항체 부품(5)의 발열로 효율좋게 방열한다. 절연성 수지(8)로서, 예를 들면 에폭시 수지 중에 약 57 중량비의 열전도성이 우수한 무기 필러(실리카 등)을 혼입시킨 것을 이용한다. 그리고, 저항체 부품(5)를 수지(8)로 완전 피복함으로써 저항체 부품(5)의 발열을 억제할 수 있다.
이상 설명한 바와 같이 본 발명에 따르면, 저항체 부품에 형성되는 저항 패턴 저항 온도 계수가 1 ppm ∼ 500 ppm인 범위 내의 합금을 이용함으로써, 온도 변화가 발생한 경우라도 저항 패턴의 피저항값이 온도 변화에 별로 영향을 받지 않기 때문에 매우 안정한 전류 검출이 가능해진다. 그 결과, 매우 신뢰성있는 혼성 집적 회로 장치를 제공할 수 있어, 장점이 커진다.
또, 본 발명에 따르면, 전류를 검출하는 저항체가 개별 부품이기 때문에 동일 크기의 저항체 부품이라도 저항 패턴 형상에서 다양한 저항값을 얻을 수 있게 됨으로써 도전로의 패턴 변경없이 전류 검출 레벨이 다른 혼성 집적 회로 장치를 용이하게 제공할 수 있다.
또, 본 발명에 따르면, 온도 보정 회로가 필요없어 온도에 무관하게 안정하게 제어할 수 있다.
또, 본 발명에 따르면, 저항 부품의 저항 패턴이 복수로 분할 형성되어 있기 때문에 전류 검출시에 생기는 발열을 분산할 수 있어서, 발열에 의해 저항 패턴 아래의 수지막의 열화를 방지할 수 있어서 매우 신뢰성 있는 혼성 집적 회로 장치를 제공할 수 있다.
또, 본 발명에서는, 전류용 본딩 패드와 접속되는 와이어선과 전류 검출용 본딩 패드와 접속되는 와이어선이 다른 방향으로 배치됨으로써 상호 인덕턴스 작용으로 전압 검출용 와이어선에서 발생하는 노이즈를 현저히 억제할 수 있어서, 전류를 확실히 검출할 수 있는 혼성 집적 회로 장치를 제공 할 수 있다.
또, 본 발명에 따르면, 저항체 부품이 전력 라인상에 실장되어 있기 때문에 저항체 부품의 수지 박막에 기생 용량이 형성되어도 고내압이 인가되지 않기 때문에 저항체 부품의 절연 수지 박막이 파괴되지 않는다. 그 결과, 신뢰성이 우수한 혼성 집적 회로 장치를 제공할 수 있다.
또, 본 발명에 따르면, 저항체 부품 상에 형성하는 수지 박막의 막두께를 매우 얇게 할 수 있고, 저항체 부품의 저항 패턴에 의한 발열을 효율좋게 방출할 수 있어, 발열에 따른 악 영향을 무시할 수 있다.
또, 본 발명에 따르면, 전류를 검출하는 저항체가 개별 부품이고, 저항 패턴에 복수의 전압 검출용 패드가 설치되어 있어서 동일 크기의 하나의 저항체 부품이라도 다양한 검출 저항값을 선택할 수 있다. 그 결과, 도전로의 패턴을 변경하지 않고 전류 검출 레벨이 다른 혼성 집적 회로를 용이하게 제공할 수 있다.
또, 본 발명에 따르면, 상기한 바와 같이 저항체 부품에 복수의 전압 검출용 패드가 설치되어 기준 전압값이 미소하게 변화해도 검출 저항값을 조정할 수 있다. 그 결과 매우 정밀도가 우수한 전류 검출이 가능한 혼성 집적 회로 장치를 제공할 수 있다.
본 발명에 따르면, 저항체 부품이 페이스 다운 실장됨으로써 접속 신뢰성을 저하시키지 않고 용이하게 기판 상에 실장 가능하다. 또 본 발명에서는 저항체 부품이 열전도성이 우수한 수지로 완전히 피복되어 열로 발생하는 온도 상승의 악 영향을 최소한으로 억제할 수 있다.

Claims (6)

  1. 금속 기판 상에 절연 수지층을 개재하여 동박으로 형성된 원하는 형상의 도전로에 저항 소자를 포함하는 복수의 회로 소자가 접속된 혼성 집적 회로 장치에 있어서,
    상기 저항 소자는 금속편의 한 주변 상에 절연 수지막을 개재하여 원하는 형상의 저항 패턴이 형성되고 그 저항 패턴의 연장선 상에 2개 이상의 본딩용 패드를 갖는 저항체 부품이며,
    상기 저항체 부품을 상기 기판 상에 탑재하고, 상기 저항체 부품 근방으로 연장된 상기 도전로와 상기 저항체 부품의 본딩 패드를 와이어 본딩 접속한 것을 특징으로 하는 혼성 집적 회로 장치.
  2. 금속 기판 상에 절연 수지층을 개재하여 동박으로 형성된 원하는 형상의 도전로에, 금속편의 한 주변 상에 절연 수지막을 개재하여, 전류를 흘리는 전류용 본딩 패드와 전압을 검출하기 위한 전압 검출용 본딩 패드를 갖는 저항 패턴이 형성된 저항체 부품 및 복수의 회로 소자가 접속된 혼성 집적 회로 장치에 있어서, 상기 저항 패턴은 그 패턴에 흐르는 전류의 값이 균일해지도록 복수의 경로로 분할되어 형성되고,
    상기 저항체 부품의 본딩 패드와 그 근방으로 연장된 상기 도전로가 와이어 본딩 접속된 것을 특징으로 하는 혼성 집적 회로 장치.
  3. 금속 기판 상에 절연 수지층을 개재하여 동박으로 형성된 원하는 형상의 도전로에, 금속편의 한 주면 상에 절연 수지막을 개재하여, 전류를 흘리는 전류용 본딩 패드와 전압을 검출하기 위한 전압 검출용 본딩 패드를 갖는 저항 패턴이 형성된 저항체 부품 및 복수의 회로 소자가 접속된 혼성 집적 회로 장치에 있어서, 상기 전류용 본딩 패드와 상기 전압 검출용 본딩 패드의 주변 근방으로 상기 도전로가 각각 연장되고,
    상기 양쪽 본딩 패드와 상기 도전로를 접속하는 본딩 와이어선이 다른 방향으로 본딩 접속된 것을 특징으로 하는 혼성 집적 회로 장치.
  4. 금속 기판 상에 절연 수지층을 개재하여 동박으로 형성된 원하는 형상의 도전로에, 금속편의 한 주변 상에 절연 수지막을 개재하여, 전류를 흘리는 전류용 본딩 패드와 전압을 검출하기 위한 전압 검출용 본딩 패드를 갖는 저항 패턴이 형성된 저항체 부품 및 복수의 회로 소자가 접속된 혼성 집적 회로 장치에 있어서, 상기 저항체 부품은 상기 하나 이상의 전류용 본딩 패드와 접속되는 도전로가 연장되어 형성된 고착 패드 상에 탑재되고,
    상기 저항체 부품의 각 본딩 패드와, 상기 고착 패드의 근방으로 연장된 상기 도전로를 와이어 본딩 접속한 것을 특징으로 하는 혼성 집적 회로 장치.
  5. 금속 기판 상에 절연 수지층을 개재하여 동박으로 형성된 원하는 형상의 도전로에, 전류 검출용 저항 소자를 포함하는 복수의 회로 소자가 접속된 혼성 집적 회로 장치에 있어서,
    상기 전류 검출용 저항 소자는 금속편의 한 주변 상에 절연 수지막을 개재하여 원하는 형상의 저항 패턴이 형성되고 상기 저항 패턴의 연장선 상에 복수의 전류용 본딩 패드 및 상기 저항 패턴의 저항값을 달리하는 1쌍의 복수의 전압 검출용본딩 패드를 갖는 저항체 부품이며,
    상기 저항체 부품이 탑재되는 그 근방으로 연장 배치된 전력용 및 소신호용의 도전로와 상기 전류용 본딩 패드 및 전압 검출용 본딩 패드를 와이어 본딩 접속한 것을 특징으로 하는 혼성 집적 회로 장치.
  6. 금속 기판 상에 절연 수지층을 개재하여 동박으로 형성된 원하는 형상의 도전로에, 전류 검출용 저항 소자를 포함하는 복수의 회로 소자가 접속된 혼성 집적 회로 장치에 있어서,
    상기 전류 검출용 저항 소자는 금속편의 한 주변 상에 절연 수지막을 개재하여 저항 온도 계수가 약 1 ppm ∼ 500 ppm인 합금재로 이루어지는 원하는 형상의 저항 패턴이 형성되고 상기 저항 패턴의 연장선 상에 2개 이상의 전류용 및 전압 검출용 패드를 갖는 저항체 부품이며,
    상기 저항체 부품을 상기 기판 상에 표면 실장하며, 상기 저항체 부품을 열전도성이 양호한 절연성 수지로 피복한 것을 특징으로 하는 혼성 집적 회로 장치.
KR1019930016750A 1992-08-28 1993-08-27 혼성 집적 회로 장치 KR100223504B1 (ko)

Applications Claiming Priority (12)

Application Number Priority Date Filing Date Title
JP92-229960 1992-08-28
JP4229960A JP2869261B2 (ja) 1992-08-28 1992-08-28 混成集積回路装置
JP4247913A JP2975778B2 (ja) 1992-09-17 1992-09-17 混成集積回路装置
JP92-247913 1992-09-17
JP92-252899 1992-09-22
JP4252899A JP2902871B2 (ja) 1992-09-22 1992-09-22 混成集積回路装置
JP4258376A JP2962945B2 (ja) 1992-09-28 1992-09-28 混成集積回路装置
JP92-258376 1992-09-28
JP92-258379 1992-09-28
JP4258374A JP2846776B2 (ja) 1992-09-28 1992-09-28 混成集積回路装置
JP4258379A JP2989390B2 (ja) 1992-09-28 1992-09-28 混成集積回路装置
JP92-258374 1992-09-28

Publications (2)

Publication Number Publication Date
KR940005196A KR940005196A (ko) 1994-03-16
KR100223504B1 true KR100223504B1 (ko) 1999-10-15

Family

ID=27554037

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930016750A KR100223504B1 (ko) 1992-08-28 1993-08-27 혼성 집적 회로 장치

Country Status (2)

Country Link
US (1) US5469131A (ko)
KR (1) KR100223504B1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5683928A (en) * 1994-12-05 1997-11-04 General Electric Company Method for fabricating a thin film resistor
US5675310A (en) * 1994-12-05 1997-10-07 General Electric Company Thin film resistors on organic surfaces
US6040226A (en) * 1997-05-27 2000-03-21 General Electric Company Method for fabricating a thin film inductor
JP3803025B2 (ja) * 2000-12-05 2006-08-02 富士電機ホールディングス株式会社 抵抗器
JP2004241416A (ja) * 2003-02-03 2004-08-26 Alps Electric Co Ltd 電子回路ユニットおよびその製造方法
JP4342232B2 (ja) * 2003-07-11 2009-10-14 三菱電機株式会社 半導体パワーモジュールおよび該モジュールの主回路電流値を計測する主回路電流計測システム
JP4452196B2 (ja) * 2004-05-20 2010-04-21 コーア株式会社 金属板抵抗器
JP4595665B2 (ja) * 2005-05-13 2010-12-08 富士電機システムズ株式会社 配線基板の製造方法
JP2008118067A (ja) * 2006-11-08 2008-05-22 Hitachi Ltd パワーモジュール及びモータ一体型コントロール装置
CN106575555B (zh) 2014-08-18 2018-11-23 株式会社村田制作所 电子部件以及电子部件的制造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5469768A (en) * 1977-11-14 1979-06-05 Nitto Electric Ind Co Printing circuit substrate with resistance
US4196411A (en) * 1978-06-26 1980-04-01 Gentron Corporation Dual resistor element
DE2919433A1 (de) * 1979-05-15 1980-12-04 Bosch Gmbh Robert Messonde zur messung der masse und/oder temperatur eines stroemenden mediums und verfahren zu ihrer herstellung
FR2516739A1 (fr) * 1981-11-17 1983-05-20 Rhone Poulenc Spec Chim Procede de fabrication de circuits electroniques de type hybride a couches epaisses, des moyens destines a la mise en oeuvre de ce procede et les circuits obtenus selon ce procede
US5262615A (en) * 1991-11-05 1993-11-16 Honeywell Inc. Film resistor made by laser trimming

Also Published As

Publication number Publication date
KR940005196A (ko) 1994-03-16
US5469131A (en) 1995-11-21

Similar Documents

Publication Publication Date Title
EP0415439B1 (en) Composite semiconductor device having function for overcurrent detection
US5399905A (en) Resin sealed semiconductor device including multiple current detecting resistors
KR100223504B1 (ko) 혼성 집적 회로 장치
US6489881B1 (en) High current sense resistor and process for its manufacture
JP5125269B2 (ja) パワー半導体モジュール
JP3164658B2 (ja) 電子回路装置
US20020130759A1 (en) Surface mounted resistor
JP2975778B2 (ja) 混成集積回路装置
JP2989390B2 (ja) 混成集積回路装置
JP2846776B2 (ja) 混成集積回路装置
US5115300A (en) High-power semiconductor device
JP2002184601A (ja) 抵抗器
JP2962945B2 (ja) 混成集積回路装置
JP3279842B2 (ja) 電力用半導体装置
JP3658946B2 (ja) 電力用トランジスタの実装構造
JP2869261B2 (ja) 混成集積回路装置
JP2902871B2 (ja) 混成集積回路装置
JP2562652B2 (ja) インバータパワーｉｃの保護回路及びその保護回路を集積化した混成集積回路
JP2680684B2 (ja) 混成集積回路
JP3114966B2 (ja) 直流安定化電源装置
JP3670593B2 (ja) 抵抗器を用いる電子部品及びその使用方法
JPH0758272A (ja) 電力用半導体装置
JPH06112614A (ja) 混成集積回路装置
JPS63128656A (ja) 混成集積回路
JP3477002B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070625

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee