KR100223281B1 - Negative charge pumping circuit - Google Patents

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Abstract

본 발명은 네가티브 전압을 필요로 하는 비휘발성(Non-volitile) 메모리셀에서 적은 단수로 스윙 폭을 크게하여 원하는 네가티브 전압을 효율적으로 펌핑할 수 있는 네가티브 챠지펌프 회로에 관해 개시된다.The present invention discloses a negative charge pump circuit capable of efficiently pumping a desired negative voltage by increasing a swing width in a small number of stages in a non-volitile memory cell requiring a negative voltage.

Description

네가티브 챠지펌프 회로Negative Charge Pump Circuit

제 1 도는 본 발명에 따른 네가티브 챠지펌프 회로도.1 is a negative charge pump circuit diagram according to the present invention.

제 2 도는 제 1 도의 포지티브 챠지펌프의 상세 회로도.2 is a detailed circuit diagram of the positive charge pump of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 제 1 챠지펌프 2 : 제 1 전압 콘트롤 회로1: first charge pump 2: 1st voltage control circuit

3 : 제 2 전압 콘트롤 회로 4 : 포지티브 챠지펌프 회로3: second voltage control circuit 4: positive charge pump circuit

본 발명은 네가티브 챠지펌프 회로(Negative charge pump)에 관한 것으로, 특히 네가티브 전압을 필요로 하는 비휘발성(Non-volitile) 메모리셀에서 적은 단수로 스윙 폭(Swing width)을 크게한 네가티브 챠지펌프 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a negative charge pump circuit, and more particularly, to a negative charge pump circuit having a large swing width with a small number of steps in a non-volitile memory cell requiring a negative voltage. will be.

일반적으로 네가티브 챠지펌프 회로는 전원전압보다 높은전압을 일시적으로 공급하기 위해 사용되는 회로이며, 예를들어 대램(DRAM)과 같은 반도체 소자의 백-바이어스(Back-bias) 전압 또는 이피롬(EPROM), 이이피롬(EEPROM) 및 플래쉬 메모리셀(Flash memory cell)등에 프로그램 또는 소거(Write 또는 Erase)전압을 공급하기 위해 사용된다.In general, the negative charge pump circuit is a circuit used to temporarily supply a voltage higher than the power supply voltage. For example, a back-bias voltage or an EPROM of a semiconductor device, such as a DRAM, is used. It is used to supply a program or erase (Write or Erase) voltage to an EEPROM and a flash memory cell.

기존에 사용된 네가티브 챠지펌프 회로는 첫째 외부공급전원을 이용할 경우, 원하는 네가티브 전압을 만들기 위해 다수의 펌핑수단을 필요로 한다. 이로인하여 펌핑 효율이 저하된다.Conventional negative charge pump circuits require multiple pumping means to produce the desired negative voltage when first using an external supply. This lowers the pumping efficiency.

둘째, 상기 첫 번째의 문제점을 해결하기 위하여 단일전원에서 포지티브 챠지 펌핑(Positive charge pumping)전압을 직접 이용하여 스윙 폭을 크게 했을 경우, 네가티브 챠지펌핑을 하기 위해서 충분한 구동력을 가진 포지티브 챠지펌프를 필요로 하게 된다. 이것이 용이하지 않을 뿐만 아니라 이로인하여 효율이 저하된다.Second, in order to solve the first problem, when the swing width is increased by directly using the positive charge pumping voltage in a single power supply, a positive charge pump having sufficient driving force is required to perform negative charge pumping. Done. Not only is this not easy, but also the efficiency is lowered.

따라서, 본 발명은 챠지펌프의 출력노드에 풀업 및 풀다운 트랜지스터를 통해 전원전압 및 접지전압을 인가하고, 캐패시터를 통해 클럭 신호를 인가하여 상기 챠지펌프의 펌핑 전압 변동 폭을 증가시킨 후, 상기 풀업 및 풀다운 트랜지스터의 벌크 및 게이트 전극에 포지티브 챠지펌프로부터 출력되는 고전압을 인가하여 상기 챠지펌프의 펌핑 전압 이동을 차단 함으로써, 상기한 단점을 해결할 수 있는 네가티브 챠지펌프 회로를 제공하는 데 그 목적이 있다.Accordingly, the present invention applies the power supply voltage and the ground voltage to the output node of the charge pump through the pull-up and pull-down transistors, and applies a clock signal through a capacitor to increase the pumping voltage fluctuation range of the charge pump, the pull-up and It is an object of the present invention to provide a negative charge pump circuit capable of solving the above disadvantages by applying a high voltage output from a positive charge pump to the bulk and gate electrodes of a pull-down transistor to block the pumping voltage shift of the charge pump.

상술한 목적을 달성하기 위한 본 발명에 따른 네가티브 챠지펌프 회로는 클럭신호에 따라 자신의 출력노드로 펌핑전압을 출력하기 위한 챠지펌프와, 상기 챠지펌프를 통해 출력되는 펌핑 전압을 풀업 및 풀다운 시키기 위한 풀업 및 풀다운 트랜지스터와, 상기 풀업 및 풀다운 트랜지스터를 제어하기 위한 제 1 및 제 2 전압 콘트롤 회로와, 상기 풀업 및 풀다운 트랜지스터를 통한 상기 챠지펌프의 펌핑 전압의 이동을 막기위해 상기 풀업 및 풀다운 트랜지스터의 벌크 및 게이트 전극에 고전압을 공급하기 위한 포지티브 챠지펌프를 포함하여 구성된 것을 특징으로 한다.The negative charge pump circuit according to the present invention for achieving the above object is a charge pump for outputting the pumping voltage to its output node according to the clock signal, and for pulling up and pulling down the pumping voltage output through the charge pump Pull-up and pull-down transistors, first and second voltage control circuits for controlling the pull-up and pull-down transistors, and bulk of the pull-up and pull-down transistors to prevent shifting of the pumping voltage of the charge pump through the pull-up and pull-down transistors. And a positive charge pump for supplying a high voltage to the gate electrode.

또한, 상기 챠지펌프는 전원단자 및 접지단자 간에 제 1 노드를 통해 직렬접속되며 상기 제 1 노드를 통해 일정한 제어전압을 출력하기 위한 제 1 및 제 2 트랜지스터와, 상기 제 1 노드 및 출력노드인 제 2 노드 간에 접속되며 상기 제 1 노드로부터 상기 제 2 노드로 제어전압을 펌핑하기 위한 제 1 캐패시터와, 상기 제 2 노드에 어느 한 단자가 접속되며 다른 한 단자로 입력되는 클럭신호에 따라 상기 제 2 노드의 전압을 고전압으로 펌핑하기 위한 결합 캐패시터를 포함하여 구성된 것을 특징으로 한다.In addition, the charge pump is connected between a power supply terminal and a ground terminal through a first node in series and outputs a predetermined control voltage through the first node, and the first node and the output node, the first node. A first capacitor connected between two nodes and configured to pump a control voltage from the first node to the second node, and one terminal connected to the second node and according to a clock signal input to the other terminal; And a coupling capacitor for pumping the voltage of the node to a high voltage.

상기 제 1 전압 콘트롤 회로는 클럭신호 입력단자 및 제 4 노드간에 접속되며 전원전압을 입력으로 하는 NMOS 트랜지스터와, 상기 포지티브 챠지펌프의 출력노드 및 접지단자간에 직렬접속되며 상기 제 4 노드의 전압에 따라 선택적으로 구동되어 제 3 노드로 제 1 제어전압을 출력하기 위한 PMOS 및 NMOS 트랜지스터와, 상기 포지티브 챠지펌프의 출력노드 및 제 4 노드간에 접속되며 상기 제 1 제어전압에 따라 구동되는 PMOS 트랜지스터를 포함하여 구성되며, 상기 제 1 전압 콘트롤 회로의 출력인 제 1 제어전압에 따라 상기 풀업 트랜지스터가 구동되는 것을 특징으로 한다.The first voltage control circuit is connected between a clock signal input terminal and a fourth node, and is connected in series between an NMOS transistor for inputting a power supply voltage, an output node and a ground terminal of the positive charge pump, and according to the voltage of the fourth node. A PMOS transistor, which is selectively driven to output a first control voltage to a third node, and a PMOS transistor connected between an output node of the positive charge pump and a fourth node and driven according to the first control voltage; And the pull-up transistor is driven according to a first control voltage which is an output of the first voltage control circuit.

상기 제 2 전압 콘트롤 회로는 클럭신호 입력단자 및 제 6 노드간에 접속되며 전원전압을 입력으로 하는 NMOS 트랜지스터와, 상기 포지티브 챠지펌프의 출력노드 및 접지단자간에 직렬접속되며 상기 제 6 노드의 전압에 따라 선택적으로 구동되어 제 5 노드로 제 2 제어전압을 출력하기 위한 PMOS 및 NMOS 트랜지스터와, 상기 포지티브 챠지펌프의 출력노드 및 제 6 노드간에 접속되며 상기 제 2 제어전압에 따라 구동되는 PMOS 트랜지스터를 포함하여 구성되며, 상기 제 2 전압 콘트로회로의 출력인 제 2 제어전압에 따라 상기 풀다운 트랜지스터가 구동되는 것을 특징으로 한다.The second voltage control circuit is connected between a clock signal input terminal and a sixth node, and is connected in series between an NMOS transistor for inputting a power supply voltage, an output node of the positive charge pump, and a ground terminal, and according to the voltage of the sixth node. A PMOS transistor and an NMOS transistor selectively driven to output a second control voltage to a fifth node, and a PMOS transistor connected between an output node of the positive charge pump and a sixth node and driven according to the second control voltage; And the pull-down transistor is driven according to a second control voltage which is an output of the second voltage control circuit.

상기 포지티브 챠지펌프는 클럭신호 입력단자 및 제 1 노드간에 접속되며 전원전압을 입력으로 하는 NMOS 트랜지스터와, 고전위 전압원 및 접지단자간에 직렬 접속되며 상기 제 1 노드의 전압에 다라 선택적으로 구동되어 자신의 출력노드로 포지티브 챠지펌핑 전압을 출력하기 위한 PMOS 및 NMOS 트랜지스터와, 상기 고전위 전압원 및 제 1 노드간에 접속되며 상기 포지티브 챠지펌핑 전압에 따라 구동되는 PMOS 트랜지스터를 포함하여 구성된 것을 특징으로 한다.The positive charge pump is connected between the clock signal input terminal and the first node, and is connected in series between the NMOS transistor having the power supply voltage, the high potential voltage source and the ground terminal, and selectively driven according to the voltage of the first node. And a PMOS transistor for outputting a positive charge pumping voltage to an output node, and a PMOS transistor connected between the high potential voltage source and the first node and driven according to the positive charge pumping voltage.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제 1 도는 본 발명에 따를 네가티브 챠지펌프 회로도로서, 로딩 캐패시터(C1)로부터 포지티브 전압이 이동되는 트랜지스터(M4 및 M0) 및 포지티브 챠지펌핑 전압의 이동을 강제로 하기 위해 노드 N1의 전압을 변화시키는 캐패시터(M1 및 M10)로 구성된 챠지펌프(1)와, 상기 챠지펌프(1)의 출력노드 N2의 전압을 풀업 및 풀다운 시키기 위한 풀업 및 풀다운 트랜지스터(M3 및 M2)와, 상기 풀업 및 풀다운 트랜지스터(M3 및 M2)를 제어하기 위한 제 1 및 제 2 전압 콘트롤 회로(2 및 3)와, 상기 챠지펌프(1)의 출력노드 N2의 전압이 전원전압 보다 높을 때, 상기 풀업 및 풀다운 트랜지스터(M3 및 M2)를 통한 챠지펌핑 전압의 이동을 막기위해 상기 풀업 및 풀다운 트랜지스터(M3 및 M2)의 벌크(BULK) 및 게이트 전극에 고전압(VCVP=10V)을 공급하기 위한 포지티브 챠지펌프(4)로 구성된다.1 is a negative charge pump circuit diagram according to the present invention, in which transistors M4 and M0 to which a positive voltage is shifted from a loading capacitor C1 and a capacitor for changing the voltage of the node N1 to force the movement of the positive charge pumping voltage. A charge pump 1 composed of M1 and M10, pull-up and pull-down transistors M3 and M2 for pulling up and pulling down the voltage of the output node N2 of the charge pump 1, and the pull-up and pull-down transistor M3. And the pull-up and pull-down transistors M3 and M2 when the voltages of the first and second voltage control circuits 2 and 3 for controlling M2 and the output node N2 of the charge pump 1 are higher than the power supply voltage. Positive charge pump 4 for supplying high voltage (VCVP = 10V) to the bulk and gate electrodes of the pull-up and pull-down transistors M3 and M2 to prevent the charge pumping voltage from moving through .

상기 챠지펌프(1)는 전원단자(Vcc) 및 접지단자(Vss) 간에 노드(N1)를 통해 직렬접속되며 상기 노드(N1)를 통해 일정한 제어전압을 출력하기 위한 트랜지스터(M4 및 M0)와, 상기 노드(N1) 및 출력노드(N2)간에 접속되며 상기 노드(N1)로부터 노드(N2)로 제어전압을 펌핑하기 위한 캐패시터(M1)와, 상기 노드(N2)에 어느 한 단자가 접속되며 다른 한 단자로 입력되는 클럭신호(CLK1)에 따라 상기 노드(N2)의 전압을 고전압으로 펌핑하기 위한 결합 캐패시터(M10)로 구성된다.The charge pump 1 is connected between the power supply terminal (Vcc) and the ground terminal (Vss) in series through the node (N1) and the transistors (M4 and M0) for outputting a constant control voltage through the node (N1), A capacitor M1 connected between the node N1 and the output node N2 for pumping a control voltage from the node N1 to the node N2, and one terminal is connected to the node N2, and the other is connected. The coupling capacitor M10 is configured to pump the voltage of the node N2 to a high voltage according to the clock signal CLK1 input to one terminal.

또한, 상기 제 1 전압 콘트롤 회로(2)는 클럭신호(CLK3) 입력단자 및 노드(N4)간에 접속되며 전원전압(Vcc)을 입력으로 하는 NMOS 트랜지스터(M32)와, 포지티브 챠지펌프(4)의 출력(Vp) 노드 및 접지단자(Vss)간에 직렬접속되며 상기 노드(N4)의 전압에 따라 선택적으로 구동되어 노드(N3)로 제 1 제어전압을 출력하기 위한 PMOS 및 NMOS 트랜지스터(P28 및 N29)와, 상기 포지티브 챠지펌프(4)의 출력(Vp) 노드 및 노드(N4)간에 접속되며 상기 노드(N3)의 전압인 제 1 제어전압에 따라 구동되는 PMOS 트랜지스터(M33)를 포함하여 구성되며, 상기 제 1 전압 콘트롤 회로(2)의 출력인 제 1 제어전압에 따라 상기 풀업 트랜지스터(M3)가 구동된다.In addition, the first voltage control circuit 2 is connected between the clock signal CLK3 input terminal and the node N4, and the NMOS transistor M32 and the positive charge pump 4 that input the power supply voltage Vcc. PMOS and NMOS transistors P28 and N29 connected in series between the output Vp node and the ground terminal Vss and selectively driven according to the voltage of the node N4 to output the first control voltage to the node N3. And a PMOS transistor M33 connected between the output VP node of the positive charge pump 4 and the node N4 and driven according to a first control voltage which is a voltage of the node N3. The pull-up transistor M3 is driven according to the first control voltage which is the output of the first voltage control circuit 2.

그리고, 상기 제 2 전압 콘트롤 회로(3)는 클럭신호(CLK2) 입력단자 및 노드(N6)간에 접속되며 전원전압(Vcc)을 입력으로 하는 NMOS 트랜지스터(M22)와, 상기 포지티브 챠지펌프(4)의 출력(Vp) 노드 및 접지단자(Vss)간에 직렬접속되며 상기 노드(N6)의 전압에 따라 선택적으로 구동되어 노드(N5)로 제 2 제어전압을 출력하기 위한 PMOS 및 NMOS 트랜지스터(P32 및 N33)와, 상기 포지티브 챠지펌프(4)의 출력(Vp) 노드 및 노드(N6)간에 접속되며 상기 제 2 제어전압에 따라 구동되는 PMOS 트랜지스터(M23)를 포함하여 구성되며, 상기 제 2 전압 콘트롤 회로(3)의 출력인 제 2 제어전압에 따라 상기 풀다운 트랜지스터(M2)가 구동된다.The second voltage control circuit 3 is connected between the clock signal CLK2 input terminal and the node N6, and has an NMOS transistor M22 for inputting a power supply voltage Vcc, and the positive charge pump 4. PMOS and NMOS transistors P32 and N33 for outputting a second control voltage to the node N5 by being connected in series between the output Vp node of the node and the ground terminal Vss and selectively driven according to the voltage of the node N6. And a PMOS transistor M23 connected between the output VP node of the positive charge pump 4 and the node N6 and driven according to the second control voltage. The pull-down transistor M2 is driven in accordance with the second control voltage which is the output of (3).

상기 포지티브 챠지펌프(4)는 인에이블신호(ENABLE) 입력단자 및 노드(K1)간에 접속되며 전원전압(Vcc)을 입력으로 하는 NMOS 트랜지스터(M32)와, 고전압(VDVP) 전압원 및 접지단자(Vss)간에 직렬접속되며 상기 노드(K1)의 전압에 따라 선택적으로 구동되어 자신의 출력(Vp) 노드로 포지티브 챠지펌핑 전압을 출력하기 위한 PMOS 및 NMOS 트랜지스터(M31 및 M30)와, 상기 고전압(VCVP) 전압원 및 노드(K1)간에 접속되며 상기 포지티브 챠지펌핑 전압에 따라 구동되는 PMOS 트랜지스터(M33)로 구성된다.The positive charge pump 4 is connected between the enable signal ENABLE input terminal and the node K1, and has an NMOS transistor M32 for inputting a power supply voltage Vcc, a high voltage VDVP voltage source, and a ground terminal Vss. PMOS and NMOS transistors M31 and M30 connected in series and selectively driven according to the voltage of the node K1 to output a positive charge pumping voltage to its output Vp node, and the high voltage VVCP. It is composed of a PMOS transistor M33 connected between the voltage source and the node K1 and driven according to the positive charge pumping voltage.

상술한 바와 같이 구성된 본 발명에 따른 네가티브 챠지펌프 회로의 동작을 제 2 도를 통해 상세히 설명하면 다음과 같다.The operation of the negative charge pump circuit according to the present invention configured as described above will be described in detail with reference to FIG. 2.

제 2 도는 제 1 도의 포지티브 챠지펌프의 상세 회로도로서, 포지티브 챠지 펌프(4)로 공급되는 인에이블신호(ENABLE)가 로우(Low)상태로 입력되면, 상기 포지티브 챠지펌프(4)의 출력전압(Vp)은 고전위(VCVP=10V) 상태의 전압을 갖게되면, 인에이블신호가 하이(High)상태로 입력되면, 출력전압(Vp)은 접지전압(Vss) 상태의 저전압을 갖게된다.FIG. 2 is a detailed circuit diagram of the positive charge pump of FIG. 1. When the enable signal ENABLE supplied to the positive charge pump 4 is input in a low state, the output voltage of the positive charge pump 4 is reduced. When Vp has a voltage having a high potential (VCVP = 10V), when the enable signal is input to a high state, the output voltage Vp has a low voltage having a ground voltage Vss.

즉, 인에이블신호(ENABLE)가 로우상태 이면, 노드 K1에 챠지된 전압은 전원 전압(Vcc)을 게이트 입력으로 하는 트랜지스터(M32)를 통하여 빠져나가므로, 노드 K1의 전압은 로우상태로 된다. 이때, 상기 노드 K1의 전압을 입력으로 하는 트랜지스터(M31)는 턴온 되고, 트랜지스터(M30)는 턴오프 되어 포지티브 챠지펌프(4)의 출력전압(Vp)은 고전압(VCVP)상태로 된다. 그리고 포지티브 챠지펌프(4)의 출력전압(Vp)은 트랜지스터(M33)의 게이트로 인가되어 트랜지스터(M33)를 턴오프 시키게 된다.That is, when the enable signal ENABLE is in the low state, the voltage charged in the node K1 exits through the transistor M32 having the power supply voltage Vcc as the gate input, so that the voltage in the node K1 becomes low. At this time, the transistor M31 that inputs the voltage of the node K1 is turned on, and the transistor M30 is turned off so that the output voltage Vp of the positive charge pump 4 is in a high voltage VVCP state. The output voltage Vp of the positive charge pump 4 is applied to the gate of the transistor M33 to turn off the transistor M33.

한편, 상기 입력되는 인에이블신호(ENABLE)가 하이상태 이면, 노드 K1의 전압은 트랜지스터(M32)를 통하여 챠지(Charge)전압을 공급받아 상승하게 된다. 이때 트랜지스터(M31)는 턴오프 되고, 트랜지스터(M30)가 턴온되어 포지티브 챠지펌프(4)의 출력전압(Vp)은 로우상태로 된다. 그리고 로우 상태인 포지티브 챠지펌프(4)의 출력전압(Vp)을 입력으로 하는 상기 트랜지스터(M33)가 턴온되어 노드 K1의 전압을 고전압(VCVP) 상태로 만들게 된다. 이때 상기 노드K1의 전압을 입력으로 하는 트랜지스터(M30)는 빠르게 터온되어 상기 포지티브 챠지펌프(4)의 출력전압(Vp)은 접지전압 상태로 된다.On the other hand, when the input enable signal ENABLE is high, the voltage of the node K1 is increased by receiving a charge voltage through the transistor M32. At this time, the transistor M31 is turned off, and the transistor M30 is turned on so that the output voltage Vp of the positive charge pump 4 becomes low. In addition, the transistor M33, which takes the output voltage Vp of the positive charge pump 4 in the low state, is turned on to bring the voltage of the node K1 into the high voltage VVCP state. At this time, the transistor M30 which inputs the voltage of the node K1 is quickly turned on so that the output voltage Vp of the positive charge pump 4 is in a ground voltage state.

제 1 도를 참조하여 전반적인 동작을 살펴보면, 초기 값으로 각 클럭신호(CLK1, CLK2, CLK3)들의 값을 로우상태라고 가정하고, 포지티브 챠지펌프(4)의 입력되는 인에이블(ENABLE)가 로우상태라고 가정하면, 상기 제 1 및 제 2 전압 콘트롤 회로(2 및 3)의 노드 N4 및 N6의 전압은 로우 상태로 되고, 노드 N3 및 N5의 전압은 고전압(VCVP) 상태로 되어 풀업 및 풀다운 트랜지스터(M3 및 M2)가 턴오프 된다. 그리고, MOS 캐피시터(M10)가 MOS 캐피시터(M1) 및 트랜지스터(M3 및 M2)의 접속 캐패시터 보다 충분히 크다고 가정하면, 제 1 클럭신호(CLK1)의 전위 변화만큼 상기 챠지펌프(1)의 출력노드 N2의 전압이 변화된다.Referring to FIG. 1, the overall operation is assumed, and as an initial value, assuming that the values of the clock signals CLK1, CLK2, and CLK3 are low, the input enable of the positive charge pump 4 is low. In this case, the voltages of the nodes N4 and N6 of the first and second voltage control circuits 2 and 3 go low, and the voltages of the nodes N3 and N5 go into a high voltage VVCP state. M3 and M2) are turned off. Further, assuming that the MOS capacitor M10 is sufficiently larger than the connection capacitors of the MOS capacitor M1 and the transistors M3 and M2, the output node N2 of the charge pump 1 is changed by the potential change of the first clock signal CLK1. The voltage of is changed.

이때, 제 3 클럭신호(CLK3)가 하이상태로 되면, 노드 N4의 전압은 하이 상태로 되어 노드 N3의 전압이 로우 상태로 되고, 트랜지스터(M3)가 턴온되어 상기 챠지펌프(1)의 출력노드 N2의 전압은 전원전압(Vcc)으로 챠지되게 된다. 그러나, 제 3 클럭신호(CLK3)가 로우상태로 되면, 노드 N3가 고전압(VCVP)으로 되어 풀업 트랜지스터(M3)가 턴오프 되게 된다.At this time, when the third clock signal CLK3 becomes high, the voltage of the node N4 becomes high, the voltage of the node N3 becomes low, the transistor M3 is turned on, and the output node of the charge pump 1 is turned on. The voltage of N2 is charged to the power supply voltage Vcc. However, when the third clock signal CLK3 goes low, the node N3 becomes the high voltage VVCP and the pull-up transistor M3 is turned off.

한편, 제 1 클럭신호(CLK1)가 하이상태로 되면, 상기 챠지펌프(1)의출력노드 N2의 전압은 2Vcc가 된다. 이때 풀업 및 풀다운 트랜지스터(M3 및 M2)의 벌크와 게이트 전극에는 상기 포지티브 챠지펌프(4)로부터 공급되는 고전압(VCVP)이 공급되므로, 상기 챠지펌프(1)의 출력노드 N2의 챠지전압이 상기 풀업 및 풀다운 트랜지스터(M2 및 M3)를 통한 이동은 없게 된다. 그리고 노드 N1의 전압이 트랜지스터(M0)의 문턱전압(Vto)보다 높으면 상기 트랜지스터(M0)를 통하여 챠지전압이 모두 빠져나가 노드 N1의 전압이 트랜지스터(M0)의 문턱전압(Vto)보다 높아지지 못하게 된다.On the other hand, when the first clock signal CLK1 becomes high, the voltage of the output node N2 of the charge pump 1 becomes 2Vcc. In this case, since the high voltage VVCP supplied from the positive charge pump 4 is supplied to the bulk and gate electrodes of the pull-up and pull-down transistors M3 and M2, the charge voltage of the output node N2 of the charge pump 1 is pulled up. And no movement through the pull-down transistors M2 and M3. When the voltage of the node N1 is higher than the threshold voltage V to of the transistor M0, all of the charge voltages are released through the transistor M0, and the voltage of the node N1 is higher than the threshold voltage V to of the transistor M0. I can't support it.

이때, 제 2 클럭신호(CLK2)가 하이상태로 되면, 상기 제 2 전압 콘트롤 회로(3)의 노드 N6의 전압은 하이상태로 되고, 노드 N5의 전압은 로우상태로 되어 풀다운 트랜지스터(M2)가 턴온된다. 그러므로, 상기 챠지펌프(1)의 출력노드 N2에 챠지된 전압이 풀단운 트랜지스터(M2)를 통해 빠져나가게 된다. 그리고 상기 챠지펌프(1)의 출력노드 N2의 전압이 상기 풀다운 트랜지스터(M2)의 문턱전압(Vt2)보다 낮으면 상기 풀다운 트랜지스터(M2)를 통해 챠지된 전압이 빠져나가지 못하게 된다. 그러므로, 상기 챠지펌프(1)의 출력노드 N2의 전압은 상기 트랜지스터(M2)의 문턱전압(Vt2)으로 된다. 그리고 제 2 클럭신호(CLK2)가 로우상태로 되면, 상기 제 2 전압 콘트롤 회로(3)의 노드 N5의 전압이 고전압(VCVP)으로 되어 상기 풀다운 트랜지스터(M2)는 턴오프 된다. 이때 노드 N1의 전압은 노드 N2의 전압 변화량 만큼 MOS 캐패시터(M1)를 통해 전달되어 노드 N1의 전압이-(2VCC-Vto-Vt2)로 낮아지고, 이로 인하여 노드 NO의 전압은 -(2Vcc-Vto-Vt2-Vt4)만큼 낮아진다.At this time, when the second clock signal CLK2 becomes high, the voltage of the node N6 of the second voltage control circuit 3 becomes high and the voltage of the node N5 becomes low so that the pull-down transistor M2 is turned off. Is turned on. Therefore, the voltage charged at the output node N2 of the charge pump 1 is pulled out through the pull-down transistor M2. When the voltage of the output node N2 of the charge pump 1 is lower than the threshold voltage V t2 of the pull-down transistor M2, the voltage charged through the pull-down transistor M2 may not escape. Therefore, the voltage of the output node N2 of the charge pump 1 becomes the threshold voltage V t2 of the transistor M2. When the second clock signal CLK2 goes low, the voltage of the node N5 of the second voltage control circuit 3 becomes the high voltage VVCP, and the pull-down transistor M2 is turned off. At this time, the voltage of the node N1 is transferred through the MOS capacitor M1 by the amount of the voltage change of the node N2 so that the voltage of the node N1 is lowered to- (2V CC -V to -V t2 ), so that the voltage of the node NO is-( 2V cc -V to -V t2 -V t4 ).

제 1 클럭신호(CLK1)가 로우상태로 되면, 상기 챠지펌프(1)의 출력노드 N2의 전압은-(2Vcc-Vt2)로 된다. 이때 트랜지스터(M2 및 M3)의 벌크와 게이트 전극에는 상기 포지티브 챠지펌프(4)로부터 공급되는 고전압(VCVP)이 공급되므로, 상기 챠지 펌프(1)의 출력노드 N2에 챠지된 전압은 풀업 및 풀다운 트랜지스터(M2 및 M3)를 통한 이동은 없다. 이때 노드 N1의 전압은 노드 N2의 전압 변화량 만큼 MOW 캐패시터(M1)를 통해 전달되어 노드 N1의 전압이 -(3Vcc-Vto-Vt2-Vt4)만큼 낮아지게 된다.When the first clock signal CLK1 goes low, the voltage of the output node N2 of the charge pump 1 becomes-(2Vcc-V t2 ). At this time, since the high voltage VVCP supplied from the positive charge pump 4 is supplied to the bulk and gate electrodes of the transistors M2 and M3, the voltage charged to the output node N2 of the charge pump 1 is pulled up and pulled down transistor. There is no movement through (M2 and M3). At this time, the voltage of the node N1 is transferred through the MOW capacitor M1 by the amount of the voltage change of the node N2, so that the voltage of the node N1 is lowered by- (3V cc -V to -V t2 -V t4 ).

상술한 바와 같이 기존의 방식으로 챠지펌핑 할 경우는, 원하는 네가티브 전원을 만들기 위하여 많은 단수를 사용해야만 했고, 또한 많은 단수로 인한 트랜지스터 자체의 저항성분으로 인하여 펌핑효율이 저하된다. 그러나 본 발명의 네가티브 챠지펌프 회로를 이용할 경우, 적은 단수를 이용하여 원하는 네가티브 전원을 효율적으로 만들 수 있다.As described above, in the case of charge pumping in the conventional manner, a large number of stages has to be used to make a desired negative power supply, and the pumping efficiency is reduced due to the resistance component of the transistor itself due to the large number of stages. However, when using the negative charge pump circuit of the present invention, it is possible to efficiently produce the desired negative power supply using a small number of stages.

또한, 기존의 다른 방식의 한 예로, 포지티브 챠지펌프의 출력을 직접 이용하여 펌핑을 할 경우, 네가티브 챠지펌프의 구동력을 키우기 위하여 강력한 구동력을 가진 포지티브 챠지펌프를 필요로 하기 때문에 펌핑 효율이 저하된다. 그러나 본 발명의네가티브 챠지펌프 회로를 이용할 경우, 네가티브 챠지펌프의 구동력이 포지티브 챠지펌프의 구동력에 영향을 받지 않고 포지티브 챠지펌프의 출력전압(Vp)에 의해서만 영향을 받으므로 포지티브 챠지펌프의 구동력은 클 필요가 없다.In addition, as an example of another conventional method, when pumping by directly using the output of the positive charge pump, the pumping efficiency is lowered because a positive charge pump having a strong driving force is required to increase the driving force of the negative charge pump. However, when the negative charge pump circuit of the present invention is used, the driving force of the negative charge pump is not affected by the driving force of the positive charge pump but only by the output voltage Vp of the positive charge pump. no need.

Claims (5)

클럭신호에 따라 자신의 출력노드로 펌핑전압을 출력하기 위한 챠지펌프와, 상기 챠지펌프를 통해 출력되는 펌핑 전압을 풀업 및 풀다운 시키기 위한 풀업 및 풀다운 트랜지스터와, 상기 풀업 및 풀다운 트랜지스터를 제어하기 위한 제 1 및 제 2 전압 콘트롤 회로와, 상기 풀업 및 풀다운 트랜지스터를 통한 상기 챠지펌프의 전압의 이동을 막기위해 상기 풀업 및 풀다운 트랜지스터의 벌크 및 게이트 전극에 고전압을 공급하기 위한 포지티브 챠지펌프를 포함하여 구성된 것을 특징으로 하는 네가티브 챠지펌프 회로.A charge pump for outputting a pumping voltage to its output node according to a clock signal, a pull-up and pull-down transistor for pulling up and pulling-down the pumping voltage output through the charge pump, and a control unit for controlling the pull-up and pull-down transistors; And a positive charge pump for supplying high voltages to the bulk and gate electrodes of the pull-up and pull-down transistors to prevent voltage transfer of the charge pump through the pull-up and pull-down transistors. Negative charge pump circuit characterized by. 상기 챠지펌프는 전원단자 및 접지단자 간에 제 1 노드를 통해 직렬접속되며 상기 제 1 노드를 통해 일정한 제어전압을 출력하기 위한 제 1 및 제 2 트랜지스터와, 상기 제 1 노드 및 출력노드인 제 2 노드 간에 접속되며 상기 제 1 노드로부터 상기 제 2 노드로 제어전압을 펌핑하기 위한 제 1 캐패시터와, 상기 제 2 노드에 어느 한 단자가 접속되며 다른 한 단자로 입력되는 클럭신호에 따라 상기 제 2 노드의 전압을 고전압으로 펌핑하기 위한 결합 패캐시터를 포함하여 구성된 것을 특징으로 하는 네가티브 챠지펌프 회로.The charge pump is connected between a power supply terminal and a ground terminal through a first node in series and outputs a constant control voltage through the first node, the first node and a second node that is an output node. A first capacitor for pumping a control voltage from the first node to the second node, and one terminal connected to the second node and a clock signal input to the other terminal of the second node. A negative charge pump circuit comprising a coupling capacitor for pumping a voltage to a high voltage. 제 1 항에 있어서, 상기 제 1 전압 콘트롤 회로는 클럭신호 입력단자 및 제 4 노드간에 접속되며 전원전압을 입력으로 하는 NMOS 트랜지스터와, 상기 포지티브 챠지펌프의 출력노드 및 접지단자간에 직렬접속되며 상기 제 4 노드의 전압에 따라 선택적으로 구동되어 제 3 노드로 제 1 제어전압을 출력하기 위한 PMOS 및 NMOS 트랜지스터와, 상기 포지티브 챠지펌프의 출력노드 및 제 4 노드간에 접속되며 상기 제 1 제어전압에 따라 구동되는 PMOS 트랜지스터를 포함하여 구성되며, 상기 제 1 전압 콘트롤 회로의 출력인 제 1 제어전압에 따라 상기 풀업 트랜지스터가 구동되는 것을 특징으로 하는 네가티브 챠지펌프 회로.2. The first voltage control circuit of claim 1, wherein the first voltage control circuit is connected between a clock signal input terminal and a fourth node, and is connected in series between an NMOS transistor having a power supply voltage and an output node and a ground terminal of the positive charge pump. It is selectively driven according to the voltage of four nodes and is connected between the PMOS and NMOS transistors for outputting the first control voltage to the third node, the output node of the positive charge pump and the fourth node, and is driven according to the first control voltage. And a PMOS transistor, wherein the pull-up transistor is driven according to a first control voltage which is an output of the first voltage control circuit. 제 1 항에 있어서, 상기 제 2 전압 콘트롤 회로는 클럭신호 입력단자 및 제 6 노두간에 접속되며 전원전압을 입력으로 하는 NMOS 트랜지스터와, 상기 포지티브 챠지펌프의 출력노드 및 접지단자간에 직렬접속되며 상기 제 6 노드의 전압에 따라 선택적으로 구동되어 제 5 노드로 제 2 제어전압을 출력하기 위한 PMOS 및 NMOS 트랜지스터와, 상기 포지티브 챠지펌프의 출력노드 및 제 6 노드간에 접속되며 상기 제 2 제어전압에 따라 구동되는 PMOS 트랜지스터를 포함하여 구성되며, 상기 제 2 전압 콘트롤 회로의 출력인 제 2 제어전압에 따라 상기 풀다운 트랜지스터가 구동되는 것을 특징으로 하는 네가티브 챠지펌프 회로.2. The second voltage control circuit of claim 1, wherein the second voltage control circuit is connected between a clock signal input terminal and a sixth node and is connected in series between an NMOS transistor for inputting a power supply voltage, an output node of the positive charge pump, and a ground terminal. PMOS and NMOS transistors selectively driven according to the voltage of six nodes to output the second control voltage to the fifth node, connected between the output node of the positive charge pump and the sixth node, and driven according to the second control voltage. And a PMOS transistor, wherein the pull-down transistor is driven according to a second control voltage which is an output of the second voltage control circuit. 제 1 항에 있어서, 상기 포지티브 챠지펌프는 클럭신호 입력단자 및 제 1 노드간에 접속되며 전원전압을 입력으로 하는 NMOS 트랜지스터와, 고전위 전압원 및 접지단자간에 직렬접속되며 상기 제 1 노드의 전압에 따라 선택적으로 구동되어 자신의 출력노드로 포지티브 챠지펌핑 전압을 출력하기 위한 PMOS 및 NMOS 트랜지스터와, 상기 고전위 전압원 및 제 1 노드간에 접속되며 상기 포지티브 챠지펌핑 전압에 따라 구동되는 PMOS 트랜지스터를 포함하여 구성된 것을 특징으로 하는 네가티브 챠지펌프 회로.The positive charge pump of claim 1, wherein the positive charge pump is connected between a clock signal input terminal and a first node, and is connected in series between an NMOS transistor having a power supply voltage, a high potential voltage source, and a ground terminal in accordance with the voltage of the first node. A PMOS transistor and a NMOS transistor selectively driven to output a positive charge pumping voltage to its output node, and a PMOS transistor connected between the high potential voltage source and the first node and driven according to the positive charge pumping voltage. Negative charge pump circuit characterized by.
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