KR100221496B1 - 동기상태 감시회로 - Google Patents
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Abstract
본 발명은 위상고정루프(Phase Locked Loop, PLL) 동기회로의 입력클럭에 대한 출력클럭의 동기상태 및 위상고정루프 동기회로의 출력 클럭펄스의 파형을 감시할 수 있도록 하기 위한 것으로서, 위상고정루프 동기회로의 입력클럭과 출력클럭을 입력하여 입력클럭에 대한 출력클럭의 위상관계를 신호레벨로 감지하여 출력하는 위상 검출기와, 상기 위상 검출기가 출력하는 위상관계를 나타내는 신호를 입력하여 신호레벨에 변동이 발생할 경우 변동횟수를 계수하고 계수한 값과 기준 설정값을 비교하여 위상변동 검출신호를 출력하며 계수한 값이 기준 설정값과 같게 되면 하기의 신호유지 및 리셋기로부터 리섹신호를 입력하여 계수기 출력값을 초기상태로 리셋하는 계수 및 비교기와, 상기 계수 및 비교기가 출력하는 위상변동 검출신호를 입력하여 신호를 일정 시간동안 유지시켜 출력하며, 계수기가 계수한 값이 기준 설정값과 같게 되는 경우에는 리셋신호를 발생시켜 상기 계수 및 비교기 내의 계수기를 리셋하는 신호유지 및 리셋기와, 위상고정루프 동기회로의 입력클럭을 입력하여 장애를 감시하고 출력하는 입력클럭 감시기 및 상기 신호유지 및 리셋기의 출력과 상기 입력클럭 감시기의 출력을 각각 입력한 후 이를 논리연산하여 위상고정루프 동기회로의 동기상태 신호를 발생시키는 동기 상태신호 발생기로 구성된 것을 특징으로 하고 있다.
Description
본 발명은 위상고정루프(Phase Locked Loop, PLL) 동기회로의 위상 동기상태를 감시하는 디지털 논리소자로만 구성된 동기상태 감시회로를 제공함에 그 목적이 있다.
종래에는 위상고정루프 동기회로가 출력하는 주파수를 직접 계수기로 계수하거나 아날로그 단안정 멀티바이브레이터를 사용하여 출력클럭의 주파수를 감시하는 방식으로 위상고정루프 동기회로의 동기상태를 감시하였으나, 위상고정루프 동기회로의 출력클럭의 파형 및 입력클럭에 대한 출력클럭의 위상 동기상태를 감시할 수 없었다.
본 발명은 상기 언급한 문제점을 해결하기 위한 것으로 논리소자로만 구성하여 디지털로 동작하며 동작환경의 변화에 영향이 없이, 위상고정루프 동기회로의 위상 동기상태 및 출력클럭의 파형을 감시할 수 있게 한 동기상태 감시회로를 제공한다.
제1도는 본 발명에 의한 동기상태 감시회로의 블럭 구성도.
* 도면의 주요부분에 대한 부호의 설명
1 : 위상 검출기 2 : 계수 및 비교기
3 : 신호유지 및 리셋기 4 : 입력클럭 감시기
5 : 동기 상태신호 발생기
본 발명은 상기 목적을 달성하기 위하여, 위상고정루프(PLL) 동기회로의 동기상태를 감시하는 회로에 있어서, 위상고정루프(PLL) 동기회로의 입력클럭과 출력클럭을 입력으로 하여, 입력클럭에 대한 출력클럭의 위상관계를 신호레벨로 감지하여 출력하는 위상 검출기와, 상기 위상 검출기가 출력하는 위상관계를 나타내는 신호를 입력하여, 신호레벨에 변동이 발생할 경우 변동횟수를 계수하고 계수한 값과 기준 설정값을 비교하여 위상변동 검출신호를 출력하며, 계수한 값이 기준 설정값과 같게 되면 하기의 신호유지 및 리셋기로부터 리셋신호를 입력하여 계수기 출력값을 초기상태로 리셋하는 계수 및 비교기와, 상기 계수 및 비교기가 출력하는 위상변동 검출신호를 입력하여 신호를 일정 시간동안 유지시켜 출력하며, 계수기가 계수한 값이 기준 설정값과 같게 되는 경우에는 리셋신호를 발생시켜 상기 계수 및 비교기 내의 계수기를 리셋하는 신호유지 및 리셋기와, 위상고정루프 동기회로의 입력클럭을 입력하여 장애를 감시하고 입력클럭 상태 감시신호를 출력하는 입력클럭 감시기와, 상기 신호유지 및 리셋기의 출력과 상기 입력클럭 감시기의 출력을 각각 입력한 후 이를 논리연산하여 위상고정루프 동기회로의 동기상태 신호를 발생시키는 동기상태 신호 발생기로 구성된 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 상세히 설명한다.
도 1은 본 발명에 의한 동기상태 감시회로의 블럭 구성도로서, D 플립플롭을 사용한 위상 검출기(1)와, 디지털 계수기 및 비교기로 이루어진 계수 및 비교기(2)와, D 플립플롭과 제1디지털 논리합게이트로 이루어진 신호유지 및 리셋기(3)와, 계수기를 사용한 입력클럭 감시기(4) 및 디지털 논리소자인 제2논리합게이트로 이루어진 동기 상태신호 발생기(5)로 구성되어 있다.
상기 위상 검출기(1)는 D 플립플롭으로 구성되며, 위상고정루프 동기회로의 출력클럭을 D 플립플롭의 데이터단자로 입력하고 위상고정루프 동기회로의 입력클럭을 D 플립플롭의 클럭단자로 입력하여 두 클럭간의 위상정보를 출력한다.
즉, 위상고정루프 동기회로의 입력클럭 상승 천이시점이 위상고정루프 동기회로의 출력클럭 상승 천이시점보다 늦은 경우에는 논리레벨 '하이(High)'를 출력하고, 위상고정루프 동기회로의 입력클럭 상승 천이시점이 위상고정루프 동기회로의 출력클럭 상승 천이시점보다 빠른 경우에는 논리레벨 '로우(Low)'를 출력한다.
계수 및 비교기(2)는 디지털 계수기와 비교기로 구성되며, 상기 위상 검출기(1)가 출력하는 두 클럭간의 위상정보를 계수기 클럭단자로 입력하여 위상정보가 논리레벨 '로우(Low)'에서 논리레벨 '하이(High)'로 상승 천이하거나 논리레벨 '하이(High)'에서 논리레벨 '로우(Low)'로 하강 천이하는 횟수를 계수기로 계수하고, 계수기에서 계수한 값을 비교기에서 시스템의 안정도와 성능을 고려하여 미리 정한 임의의 기준 설정값과 비교하여 설정값보다 작으면 위상변동 검출신호로 논리레벨 '로우(Low)'를 출력하고, 상기 임의의 기준 설정값과 같게 되면 논리레벨 '하이(High)'를 위상변동 검출신호로 출력하고 하기의 신호유지 및 리셋기(3)로부터 리셋신호를 입력하여 계수기 출력값을 초기상태로 리셋한다.
상기 계수 및 비교기(2)는 시프트 레지스터를 사용하여 달리 구현할 수 있으며, 이 경우 시프트 레지스터의 데이터 입력단자에 논리레벨 '하이(High)'를 입력하고 클럭 입력단자에 상기 위상 검출기(1)가 출력하는 상기 두 클럭간의 위상정보를 입력하여 위상정보가 논리레벨 '로우(Low)'에서 논리레벨 '하이(High)'로 상승 천이하는 횟수가 기준 설정값 이상 발생할 경우 논리레벨 '하이(High)'가 되는 단자를 출력으로 선정하여 위상변동 검출신호를 출력한다.
신호유지 및 리셋기(3)는 D 플립플롭과 제1디지털 논리합게이트로 구성되며, D 플립플롭의 데이터 입력단자에 논리레벨 '하이(High)'를 인가하고 상기 계수 및 비교기(2)의 비교기로부터 출력된 위상변동 검출신호를 D 플립플롭의 클럭단자로 입력하여 상기 D 플립플롭으로부터 검출된 위상변동 검출신호를 제1디지털 논리합게이트에서 논리연산한 신호가 논리레벨 '로우(Low)'에서 논리레벨 '하이(High)'로 상승 천이하면 논리레벨 '하이(High)'상태를 일정 기간 이상동안 계속하여 유지시켜 하기의 동기 상태신호 발생기(5)로 출력하고, 상기 위상변동 검출신호의 상승 천이시점에서 하강 천이하고 소정의 기간동안 논리레벨 '로우(Low)'상태를 갖는 리셋신호를 발생시켜 상기 계수 및 비교기(2)로 출력한다.
입력클럭 감시기(4)는 계수기로 구성되며, 상기 위상고정루프(PLL) 동기회로의 입력 기준클럭과 외부로부터의 측정용 비교클럭을 입력받아, 측정용 비교클럭의 일정 주기동안 입력 기준클럭을 상기 계수기에서 계수하여 입력 기준클럭이 정상인 경우는 논리레벨 '로우(Low)'로, 비정상인 경우에는 논리레벨 '하이(High)'로 입력클럭 상태 감시신호를 각각 출력한다.
상기 동기 상태신호 발생기(5)는 디지털 논리소자인 제2디지털 논리합게이트(OR)로 구성되며, 상기 신호유지 및 리셋기(3)의 출력과 상기 입력클럭 감시기(4)가 출력하는 입력 기준클럭 상태 감시신호를 각각 입력하여, 상기 신호유지 및 리셋기(3)의 출력이 논리레벨 '로우(Low)'이고 상기 입력 기준클럭 상태 감시신호가 논리레벨 '로우(Low)'인 경우, 즉, 상기 입력 기준클럭이 정상이고 위상고정루프 동기회로의 동기상태가 적정 기준보다 좋으면 논리레벨 '로우(Low)'인 동기 상태신호를 출력하고, 상기 신호유지 및 리셋기(3)의 출력과 상기 입력 기준클럭 상태 감시신호 중 어느 하나라도 논리레벨 '하이(High)'이면, 즉 상기 입력 기준클럭이 비정상이거나 위상고정루프 동기회로의 동기상태가 적정 기준보다 나쁘면 논리레벨 '하이(High)'인 동기 상태신호를 발생시켜 출력한다.
본 발명은 상기와 같이 디지털 논리소자로 구성된 동기상태 감시회로로서, 동기회로의 입력클럭 장애 및 동기상태를 감시할 수 있고, 동기회로의 입력클럭과 출력클럭간 위상 관계의 변동을 감시하여 위상 동기상태를 감시하기 때문에 출력클럭펄스의 듀티 사이클 변화를 감시할 수 있다.
또한 디지털로 동작하기 때문에 동작환경의 영향을 받지 않고, 디지털 논리소자로 구성되어 집적화가 가능한 효과를 가진다.
Claims (2)
- 위상고정루프(Phase Locked Loop, PLL) 동기회로의 동기상태를 감시하는 회로에 있어서, 위상고정루프(PLL) 동기회로의 입력클럭과 출력클럭을 입력으로 하여, 입력클럭에 대한 출력클럭의 위상관계를 신호레벨로 감지하여 출력하는 위상 검출기와; 상기 위상 검출기가 출력하는 위상관계를 나타내는 신호를 입력하여, 신호레벨에 변동이 발생할 경우 변동횟수를 계수하고 계수한 값과 기준 설정값을 비교하여 위상변동 검출신호를 출력하며, 계수한 값이 기준 설정값과 같게 되면 하기의 신호유지 및 리셋기로부터 리셋신호를 입력하여 계수기 출력값을 초기상태로 리셋하는 계수 및 비교기와; 상기 계수 및 비교기가 출력하는 위상변동 검출신호를 입력하여 신호를 일정 시간동안 유지시켜 출력하며, 계수기가 계수한 값이 기준 설정값과 같게 되는 경우에는 리셋신호를 발생시켜 상기 계수 및 비교기 내의 계수기를 리셋하는 신호유지 및 리셋기와; 상기 위상고정루프 동기회로의 입력클럭을 입력하여 장애를 감시하고 입력클럭 상태 감시신호를 출력하는 입력클럭 감시기와; 상기 신호유지 및 리셋기의 출력과 상기 입력클럭 감시기의 출력을 각각 입력한 후 이를 논리연산하여 위상고정루프 동기회로의 동기상태 신호를 발생시키는 동기상태 신호 발생기로 구성된 것을 특징으로 하는 동기상태 감시회로.
- 제1항에 있어서, 상기 계수 및 비교기는 시프트 레지스터를 사용한 것을 특징으로 하는 동기상태 감시회로.
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