KR100221023B1

KR100221023B1 - 마스크 롬

Info

Publication number: KR100221023B1
Application number: KR1019960052974A
Authority: KR
Inventors: 최병순
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1996-11-08
Filing date: 1996-11-08
Publication date: 1999-09-15
Also published as: KR19980034809A

Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 반도체 메모리 장치에 있어 집적도를 높이기 위한 마스크롬의 리페어 데이터 저장 및 입출력 선택회로에 관한 것으로서, 데이터가 저장된 셀 어레이와; 외부로부터 입력된 어드레스들이 적어도 하나의 결함 셀을 갖는 상기 셀 어레이 내의 결함 영역을 지정하는 지를 검출하고, 상기 외부 어드레스들이 상기 결함 영역을 지정할 때 상기 외부 어드레스들에 대응하는 셀 리페어 어드레스와 소정의 제어신호를 출력하는 리페어 어드레스 검출회로와; 상기 외부 어드레스들에 따라서 상기 결함 영역으로부터의 노멀 데이터를 감지 증폭하는 센스앰프와; 상기 적어도 하나의 결함 셀에 기록되었던 데이터와 동일한 셀 리페어 데이터를 저장하고, 상기 리페어 어드레스 검출회로로부터 입력되는 상기 셀 리페어 어드레스와 상기 제어신호에 응답하여 상기 결함 셀의 데이터에 대응하는 상기 셀 리페어 데이터 및 소정의 입출력 선택신호들을 출력하는 셀 리페어 데이터 저장 및 입출력 선택회로와 상기 센스앰프로부터의 상기 노멀 데이터와 상기 셀 리페어 데이터를 제외한 나머지 데이터와 상기 셀 리페어 데이터를 선택하여 출력하는 데이터 멀티플레서를 구비하는 마스크 롬에 있어서, 상기 리페어 데이터 저장 및 입출력 선택회로는, 소정 전압레벨로 도전되는 도전경로와; 상기 셀 리페어 어드레스가 각각 인가되는 어드레스 라인들과; 상기 셀 리페어 어드레스 중 결함 셀에 해당하는 상기 셀 리페어 데이터를 저장하기 위해, 상기 도전경로에 일단자가 병렬연결된 복수개의 퓨즈들 및 제 1 전압레벨이 인가되는 제 1 전원단자와 상기 퓨즈들의 각 타단자 사이에 연결되며 각각 대응되는 상기 어드레스 라인들을 통해 인가되는 각 신호들에 응답하여 동작하는 스위칭수단들로 이루어진 저장부와; 상기 제어신호에 응답하여 상기 도전경로를 제 2 전압레벨로 프리챠지시키는 프리챠지부 및; 상기 도전경로로부터 전달된 상기 셀 리페어 데이터를 상기 데이터 멀티플렉서로 출력하는 출력부로 이루어졌다.

Description

마스크 롬(maskROM)

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 집적도를 높이기 위한 마스크롬의 리페어 데이터 저장 및 입출력 선택회로에 관한 것이다.

반도체 메모리 장치인 마스크롬의 고집적화에 따라서 메모리 셀의 게이트산화막(gate oxide)의 핀 홀(pin hole) 및 파티클(particle) 등에 의해서 발생되는 비트성 결함은 반도체 메모리 장치의 수율(yield)과 신뢰성에 영향을 미치게 된다. 이러한 1비트성 결함을 구제하기 위해 마스크 롬(MASKROM)에서는 에러 검출 정정 회로(error check and correct circuit, ECC 회로)를 사용하고 있다. 그러나, 상기 비트성 결함을 구제하기 위해 상기 ECC 회로를 사용할 경우, 칩 내부에 많은 ECC 회로를 내장해야 하기 때문에 레이아웃 면적이 증가하여 칩 사이즈가 커지고 제반 제조비용이 상승하는 문제점이 생겼다. 상기의 문제점을 해결하기 위해 레이아웃을 차지하는 면적은 적고 1비트성 결함을 구제하기 할 수 있는 레이저 퓨즈(laser fuse)를 이용한 비트 리페어 수단을 사용하게 되었다.

도 1에는 일반적인 마스크 롬의 개략적인 구성을 보여주는 블록도가 도시되어 있다.

도 1에 도시된 마스크 롬은 셀 어레이(1), 로우프리디코더(2), 리페어 어드레스 검출회로(3), 칼럼프리디코더(4), 로우디코더(5), 칼럼패스블록(6), 센스앰프(7), 리페어 데이터 저장 및 입출력 선택 회로(8), 데이터 멀티플렉서(9), 그리고 데이터 입출력 버퍼(10)로 구성되어 있다. 상기 셀 어레이(1)는 데이터를 저장하기 위한 것이며 상기 로우프리디코더(2)는, 도면에는 도시되지 않았지만, 외부어드레스버퍼로부터 전달된 로우 어드레스(A_row)에 응답하여 로우선택신호들(Pi, Qi, Ri, i = 0 - 7)을 출력한다. 상기 칼럼프리디코더(4)는 상기 외부어드레스버퍼로부터 전달된 칼럼 어드레스(A_column)에 응답하여 칼럼선택신호들(YAi, YBi)을 출력한다. 상기 리페어 어드레스 검출회로(3)는 상기 로우 어드레스(A_row) 및 상기 칼럼 어드레스(A_coulmn)에 응답하여 셀 리페어 어드레스(BRAi)와 제어신호(NBR)를 출력한다. 그리고, 상기 로우디코더(5)는 상기 로우선택신호들(Pi, Qi, Ri)에 응답하여 상기 셀 어레이(1)의 로우를 선택하고, 상기 칼럼패스블록(6)은 상기 칼럼선택신호들(YAi, YBi)에 응답하여 상기 셀 어레이(1)의 칼럼을 선택한다.

그리고, 상기 센스앰프(7)는 상기 컬럼선택신호들(YAi, YBi)에 의해 상기 셀 어레이(1)로부터의 선택된 노멀 데이터(Normal data, NDi)를 데이터 라인들(D/Li)을 통해 입력받아 이를 증폭하여 출력한다. 상기 리페어 데이터 저장 및 입출력 선택회로(8)는 상기 제어신호(NBR)와 상기 셀 리페어 어드레스(BRAi)에 응답하여 셀 리페어 데이터(BRD<0>)를 저장하며, 상기 셀 리페어 데이터(BRD<0>)에 해당하는 입출력 어드레스(PRj, j = 0 - 2)를 저장한다. 그리고, 상기 입출력 어드레스(PRj) 및 상기 제어신호(NBR)의 조합에 의해 상기 노멀 데이터(NDi) 중 결함이 생긴 비트를 지정하는 입출력 선택신호들(BRi) 및 상기 셀 리페어 데이터(BRD<0>)를 출력한다. 상기 데이터 멀티플렉서(9)는 상기 노멀 데이터(NDi)와 상기 셀 리페어 데이터(BRD<0>) 그리고 입출력 선택신호(BRi)를 입력받아 상기 입출력 선택신호들(BRi)에 따라서 상기 셀 리페어 데이터(BRD<0>)에 해당하는 상기 노멀 데이터(NDi) 중 결합비트의 출력패스를 차단하여 상기 셀 리페어 데이터(BRD<0>) 및 나머지 노멀 데이터를 상기 데이터 입출력 버퍼(10)로 출력한다.

도 2는 종래 기술에 따른 마스크롬의 리페어 데이터 저장 및 입출력 선택회로의 구성을 보여주는 블록도가 도시되어 있다.

도 2에 도시된 종래 마스크롬의 리페어 데이터 저장 및 입출력 선택회로(8)는 8비트의 셀 리페어 데이터(BRD<0>)를 저장할 수 있으며, 리페어 데이터 저장회로(30)와 어드레스 저장회로(40) 그리고 입출력 선택회로(50)로 구성되어 있다. 상기 리페어 데이터 저장회로(30)는 도 1의 리페어 어드레스 검출회로(3)로부터 출력된 셀 리페어 어드레스(BRAi)와 제어신호(NBR)에 응답하여 노멀 데이터(NDi) 중 결함이 발생한 비트영역에 해당하는 셀 리페어 데이터(BRD<0>)를 저장한 후 출력한다. 그리고, 상기 리페어 데이터 저장회로(30)는 다수의 PMOS 트랜지스터들(21)과 이에 대응되는 퓨즈들(22) 및 다수의 NMOS 트랜지스터들(24)과 이에 대응되는 퓨즈들(23) 및 NMOS 트랜지스터(25)와 다수의 인버터들(20, 26, 27)로 구성되어 있다.

그리고, 상기 퓨즈들(22)의 각 일단자와 상기 퓨즈들(23)의 각 일단자는 도전경로(L1)에 공통 연결되며 상기 NMOS 트랜지스터(25)는 상기 제어신호(NBR)에 응답하여 스탠바이시 플로팅 상태(floating state)의 상기 도전경로(L1)를 접지전압(VSS)으로 디스챠지시키는 역할을 한다. 그리고, 상기 어드레스 저장회로(40)는 상기 리페어 데이터 저장회로(30)와 동일한 구성을 가지며 상기 셀 리페어 어드레스(BRAi)와 상기 제어신호(NBR)에 응답하여 상기 셀 리페어 데이터(BRD<0>)에 해당하는 입출력 어드레스(PRj)를 저장한다. 상기 입출력 선택회로(50)는 상기 입출력 어드레스(PRj)와 상기 제어신호(NBR)에 응답하여 샌스앰프(7)로부터 출력되는 노멀 데이터(NDi) 중 상기 셀 리페어 데이터(BRD<0>)에 해당하는 결함비트 출력패스를 지정하는 입출력 선택신호들(BR0 - BR7)을 출력한다.

도 3에는 종래 기술에 따른 동작 타이밍도가 도시되어 있다. 도 1 내지 도 3를 참조하면서 종래 리페어 데이터 저장 및 입출력 선택회로를 이용한 리페어 데이터 저장방법을 설명하면 다음과 같다.

먼저, 리페어 데이터 저장회로(30)에 데이터 '1'를 저장하기 위해서 도전경로(L1)에 각 일단자가 연결된 퓨즈들(22) 중 임의의 퓨즈를 커팅하고, 데이터 '0'를 저장하기 위해서는 상기 도전경로(L1)에 각 일단자가 연결된 퓨즈들(23) 중 임의의 퓨즈를 커팅해야 한다고 가정하자. 다시말해서, 상기 리페어 데이터 저장회로(30)로부터 로우레벨의 BRD<0>이 출력되면 데이터 '1'를, 하이레벨의 BRD<0>가 출력되면 데이터 '0'가 저장되는 것을 의미한다. 도 3에 도시된 바와같이, 먼저 스탠바이 상태시 NMOS 트랜지스터(25)는 하이레벨의 제어신호(NBR)에 의해 활성화되어 도전경로(L1)를 접지전압(VSS)으로 디스챠지시킨다. 이후, 리페어 어드레스 검출회로(3)는 로우 어드레스(A_row)와 칼럼 어드레스(A_column)를 입력받아 상기 어드레스들(A_row, A_column)이 지정된 결함비트 어드레스일 경우 상기 제어신호(NBR)가 하이레벨에서 로우레벨로 천이되고 셀 리페어 어드레스(BRAi) 중 어느 한 비트 예를들면, BRA<0> 신호만 하이레벨에서 로우레벨로 천이된다.

이때, 상기 리페어 데이터 저장회로(30)의 퓨즈들(22)중 상기 하이레벨로 천이된 상기 셀 리페어 어드레스(BRAi) 중 상기 BRA<0> 신호에 해당하는 퓨즈(22)를 외부적인 신호에 의해 커팅해 준다. 그리고, 상기 셀 리페어 어드레스(BRAi) 중 로우레벨로 천이된 상기 BRA<0> 신호가 인가되는 어드레스 라인(L_A0)에 연결된 PMOS 트랜지스터(21)와 인버터(20)를 통해 연결된 NMOS 트랜지스터(24)가 모두 활성화된다. 그러나, 상기 퓨즈(22)가 커팅되었기 때문에 상기 도전경로(L1)는 상기 NMOS 트랜지스터(24)를 통해 초기에 디지챠지된 로우레벨을 그대로 유지하게 되어 로우레벨의 BRD<0> 신호 즉, 데이터 '1'이 출력된다.

만약, 상기 퓨즈들(23) 중 상기 셀 리페어 어드레스(BRAi) 중 상기 BRA<0> 신호에 해당하는 퓨즈(23)를 커팅할 경우 상기의 동작과 같이 상기 PMOS 트랜지스터(21)와 상기 NMOS 트랜지스터(24)가 모두 활성화된다. 따라서, 상기 PMOS 트랜지스터(21)를 통해 상기 도전경로(L1)는 전원전압(VCC) 즉, 하이레벨로 천이되고 상기 셀 리페어 데이터 신호(BRD<0>)는 인버터들(26, 27)을 통해 하이레벨로 즉, 데이터 '0'가 출력된다. 그리고, 입출력 어드레스 저장회로(40)는 상기 리페어 데이터 저장회로(30)와 동일한 방법으로 동작하여 상기 셀 리페어 데이터(BRD<0>)에 해당하는 입출력 어드레스(PR0 - PR2)를 저장한 후 출력한다.

상기 입출력 선택회로(50)는 상기 제어신호(NBR)와 상기 입출력 어드레스(PR0 - PR2)에 응답하여 노멀 데이터(NDi) 중 결함이 발생한 셀을 지정하는 입출력 선택신호(BR0 - BR7)를 출력한다. 여기서, 상기 입출력 선택신호(BRO - BR7)는 도 3에 도시된 바와같이 어느 한 비트만 하이레벨로 천이된다. 즉, 상기 입출력 어드레스(PR0 - PR2)의 모든 비트와 상기 제어신호(NBR)가 하이레벨로 인가되면 상기 입출력 선택신호(BRi)중 BR0 신호만 하이레벨로 천이되어 출력된다. 이에 따라, 상기 셀 리페어 데이터(BRD<0>)가 결함비트 입출력 패스에 대응됨을 지정하게 되고 데이터 멀티플렉서(9)에서는 상기 결함비트 입출력 패스를 차단한 후 상기 셀 리페어 데이터(BRD<0>)와 나머지 상기 노멀 데이터(NDi)를 출력하게 된다.

그러나, 상술한 바와같은 리페어 데이터 저장 및 입출력 선택회로에 의하면, 리페어 데이터 저장회로(30)는 하나의 셀 리페어 데이터(BRD<0>) 즉, 데이터 '0' 또는 데이터 '1'를 저장하기 위해서 두 개의 퓨즈들(22, 23)을 사용하였다. 또한, 상기 리페어 데이터 저장회로(30)와 동일하게 구성된 어드레스 저장회로(40) 역시 두 개의 퓨즈들(22, 23)을 이용하여 입출력 어드레스(PR0 -PR2)를 저장하였다. 이로인해, 반도체 메모리 장치 즉, 마스크 롬의 칩 사이즈가 커지며 이에따른 제반 제조비용이 상승하는 문제점과 고집적화를 실현하기가 어려운 문제점 등이 생겼다.

따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 셀 리페어 데이터를 저장하기 위한 저장수단으로 사용되는 퓨즈 및 이에 대응되는 트랜지스터를 줄임으로서 집적도를 높일 수 있는 마스크롬의 리페어 데이터 저장 및 입출력 선택회로를 제공하는데 있다.

도 1은 마스크롬의 개략적인 구성을 보여주는 블록도;

도 2는 종래 마스크롬의 리페어 데이터 저장 및 입출력 선택회로의 구성을 보여주는 블록도;

도 3은 리페어 데이터 저장동작시 동작타이밍도;

도 4는 본 발명의 제 1 실시예에 따른 마스크롬의 리페어 데이터 저장 및 입출력 선택회로의 구성을 보여주는 블록도;

도 5는 본 발명의 제 2 실시예에 따른 마스크롬의 리페어 데이터 저장 및 입출력 선택회로의 구성을 보여주는 블록도,

* 도면의 주요부분에 대한 부호 설명

1 : 셀 어레이 2 : 로우프리디코더

3 : 리페어 어드레스 검출회로 4 : 칼럼프리디코더

5 : 로우디코더 6 : 칼럼패스블록

7 : 센스앰프 8 : 리페어 데이터 저장 및 입출력 선택회로

9 : 데이터 멀티플렉서 10 : 데이터 입출력 버퍼

30,60,80 : 셀 리페어 데이터 저장회로

40,70,90 : 어드레스 저장회로

50 : 입출력 선택회로

상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 데이터가 저장된 셀 어레이와; 외부로부터 입력된 어드레스들이 적어도 하나의 결함 셀을 갖는 상기 셀 어레이 내의 결함 영역을 지정하는 지를 검출하고, 상기 외부 어드레스들이 상기 결함 영역을 지정할 때 상기 외부 어드레스들에 대응하는 셀 리페어 어드레스와 소정의 제어신호를 출력하는 리페어 어드레스 검출회로와; 상기 외부 어드레스들에 따라서 상기 결함 영역으로부터의 노멀 데이터를 감지 증폭하는 센스앰프와; 상기 적어도 하나의 결함 셀에 기록되었던 데이터와 동일한 셀 리페어 데이터를 저장하고, 상기 리페어 어드레스 검출회로로부터 입력되는 상기 셀 리페어 어드레스와 상기 제어신호에 응답하여 상기 결함 셀의 데이터에 대응하는 상기 셀 리페어 데이터 및 소정의 입출력 선택신호들을 출력하는 셀 리페어 데이터 저장 및 입출력 선택회로와 상기 센스앰프로부터의 상기 노멀 데이터와 상기 셀 리페어 데이터를 제외한 나머지 데이터와 상기 셀 리페어 데이터를 선택하여 출력하는 데이터 멀티플레서를 구비하는 마스크 롬에 있어서, 상기 리페어 데이터 저장 및 입출력 선택회로는, 소정 전압레벨로 도전되는 도전경로와; 상기 셀 리페어 어드레스가 각각 인가되는 어드레스 라인들과; 상기 셀 리페어 어드레스 중 결함 셀에 해당하는 상기 셀 리페어 데이터를 저장하기 위해, 상기 도전경로에 일단자가 병렬연결된 복수개의 퓨즈들 및 제 1 전압레벨이 인가되는 제 1 전원단자와 상기 퓨즈들의 각 타단자 사이에 연결되며 각각 대응되는 상기 어드레스 라인들을 통해 인가되는 각 신호들에 응답하여 동작하는 스위칭수단들로 이루어진 저장부와; 상기 제어신호에 응답하여 상기 도전경로를 제 2 전압레벨로 프리챠지시키는 프리챠지부 및; 상기 도전경로로부터 전달된 상기 셀 리페어 데이터를 상기 데이터 멀티플렉서로 출력하는 출력부를 포함한다.

이 장치의 바람직한 실시예에 있어서, 상기 리페어 데이터 저장 및 입출력 선택회로는 상기 셀 리페어 데이터에 해당하는 입출력 어드레스를 저장하기 위한 복수개의 저장수단들로 이루어진 저장부를 더 포함하는 것을 특징으로 한다.

이 장치의 바람직한 실시예에 있어서, 상기 각 저장수단은, 소정 전압레벨로 도전되는 도전경로와; 상기 셀 리페어 어드레스가 각각 인가되는 어드레스 라인들과; 상기 셀 리페어 어드레스 중 결함 셀에 해당하는 상기 셀 리페어 데이터를 저장하기 위해, 상기 도전경로에 일단자가 병렬연결된 복수개의 퓨즈들 및 제 1 전압레벨이 인가되는 제 1 전원단자와 상기 퓨즈들의 각 타단자 사이에 연결되며 각각 대응되는 상기 어드레스 라인들을 통해 인가되는 각 신호들에 응답하여 동작하는 스위칭수단들로 이루어진 저장수단과; 상기 제어신호에 응답하여 상기 도전경로를 제 2 전압레벨로 프리챠지시키는 프리챠지수단 및; 상기 도전경로로부터 전달된 소정의 입출력 선택신호를 출력하는 출력수단를 포함하는 것을 특징으로 한다.

이 장치의 바람직한 실시예에 있어서, 상기 각 스위칭수단은 p채널 도전형의 MOS 트랜지스터를 포함하여 구성되는 것을 특징으로 한다.

이 장치의 바람직한 실시예에 있어서, 상기 각 스위칭수단은 n채널 도전형의 MOS 트랜지스터와 반전수단을 포함하여 구성되는 것을 특징으로 한다.

이 장치의 바람직한 실시예에 있어서, 상기 프리챠지수단은 n채널 도전형의 MOS 트랜지스터를 포함하여 구성되는 것을 특징으로 한다.

이 장치의 바람직한 실시예에 있어서, 상기 프리챠지수단은 p채널 도전형의 MOS 트랜지스터와 반전수단을 포함하여 구성되는 것을 특징으로 한다.

이와같은 장치에 의해서, 셀 리페어 데이터 및 이에 해당하는 입출력 어드레스를 저장하기 위해 하나의 퓨즈 및 이에 대응되는 하나의 트랜지스터만을 사용함으로서 상기 퓨즈 및 상기 트랜지스터에 의해 점유되는 면적을 줄일 수 있고 아울러 제반 제조비용을 절감할 수 있다.

이하 본 발명의 실시예에 따른 참조도면 도 4 내지 도 5에 의거하여 상세히 설명한다.

도 4 내지 도 5에 있어서, 도 1 내지 도 3에 도시된 구성요소와 동일한 기능을 갖는 구성요소에 대해서는 동일한 참조번호를 병기한다.

제 1 실시예

종래의 경우 다수의 퓨즈들로 이루어진 제 1 퓨즈군(22) 및 제 2 퓨즈군(23)을 사용하여 셀 리페어 데이터(BRD<0>)를 저장하였지면, 도 4에 도시된 본 발명에 따른 리페어 데이터 저장 및 입출력 선택회로(8)는 셀 리페어 데이터 즉, 데이터 '0' 또는 데이터 '1'를 저장하기 위해 각각의 데이터 저장에 필요한 하나의 퓨즈(22)만을 사용하였다. 이로서, 칩내에서 점유된 퓨즈들의 레이아웃 면적을 획기적으로 줄임으로서 고집적화를 실현할 수 있을 뿐만아니라 제반 제조비용을 줄일 수 있다. 도 4에는 본 발명의 바람직한 제 1 실시예에 따른 마스크롬의 리페어 데이터 저장 및 입출력 선택회로의 구성을 보여주는 블록도가 도시되어 있다.

도 1 에 도시된 마스크롬에 있어서, 셀 어레이(1)는 데이터를 저장하기 위한 것이며 리페어 어드레스 검출회로(3)는 상기 셀 어레이(1)에 저장된 데이터 영역을 지정하기 위한 로우 및 칼럼 어드레스(A_row, A_column)가 상기 데이터 영역의 결함 어드레스를 지정하는 경우 이에 대응되는 셀 리페어 어드레스(BRAi, i = 0 - 7)와 제어신호(NBR)를 출력한다. 그리고, 센스앰프(7)는 상기 칼럼 어드레스(A_column)에 해당하는 노멀 데이터(NDi)를 감지 증폭하여 출력한다. 본 발명에 따른 리페어 데이터 저장 및 입출력 선택회로(8)는 상기 셀 리페어 어드레스(BRAi)와 상기 제어신호(NBR)를 입력받아 상기 셀 리페어 어드레스(BRAi)에 해당하는 셀 리페어 데이터(BRD<0>) 및 이에 해당하는 입출력 어드레스(PRj, i = 0 - 2)를 저장한 후 상기 셀 리페어 데이터(BRD<0>) 및 입출력 선택신호(BRj)를 출력한다. 데이터 멀티플렉서(9)는 상기 노멀 데이터(NDi)와 상기 셀 리페어 데이터(BRD<0>) 및 상기 입출력 선택신호(BR0 - BR7)를 입력받아 상기 입출력 선택신호(BRO - BR7)에 해당하는 상기 노멀데이터패스를 차단하여 상기 셀 리페어 데이터(BRD<0>)를 출력한다.

도 4에 도시된 본 발명에 따른 리페어 데이터 저장 및 입출력 선택회로(8)는 저장부(62), 프리챠지부(64), 그리고 출력부(66)로 구성된 리페어 데이터 저장회로(60)와 상기 리페어 데이터 저장회로(60)와 동일한 구성을 갖는 어드레스 저장회로(70), 그리고 도면에는 도시되지 않았지만, 도 2에 도시된 입출력 선택회로(50)로 이루어진다. 상기 저장부(62)는 상기 리페어 어드레스 검출회로(3)로부터 출력된 상기 셀 리페어 어드레스(BRAi)중 지정된 결함비트 어드레스에 해당하는 상기 셀 리페어 데이터(BRD<0>)를 저장하기 위한 수단이다. 그리고, 상기 저장부(62)는 퓨즈들(22)과 PMOS 트랜지스터들(21)로 이루어지며, 상기 퓨즈들(22)은 도전경로(L1)에 각 일단자가 병렬연결되고 상기 PMOS 트랜지스터들(21)의 각 소오스단자에 각각 타단자가 연결되어 있다. 상기 PMOS 트랜지스터들(21)의 각 게이트단자는 상기 셀 리페어 어드레스(BRAi)가 전달되는 어드레스 라인들(L_A0 - L_A7)에 각각 연결되어 있고 전원전압(VCC)이 인가되는 제 1 전원단자(11)와 각각 대응되는 상기 퓨즈들(22)의 각 타단자 사이에 채널이 연결되어 있다. 그리고, 상기 프리챠지부(64)는 상기 제어신호(NBR)에 응답하여 스탠바이 상태시 상기 도전경로(L1)를 접지전압(VSS)으로 프리챠지하기 위한 수단이며 NMOS 트랜지스터(25)로 이루어졌다. 상기 출력부(66)는 인버터들(26, 27)로 구성되며, 여기서, 상기 PMOS 트랜지스터들(21) 및 상기 NMOS 트랜지스터(25)의 경우 다른 MOS 트랜지스터를 사용하여 구성될 수 있음은 이 분야의 기술을 가진 자라면 자명한 사실이다. 도 3를 참조하면서, 본 발명의 제 1 실시예에 따른 참조도면 도 4에 의거하여 리페어 데이터 저장방법을 설명하면 다음과 같다.

먼저, 도 3에 도시된 바와같이, 스탠바이 상태시 하이레벨(high level)의 제어신호(NBR)에 의해 프리챠지부(64)의 NMOS 트랜지스터(25)가 활성화되어 도전경로(L1)를 로우레벨(low level)로 프리챠지한다. 만약, 상기 저장부(62)에 데이터 '1'를 저장하고자 할 경우 임의의 퓨즈를 커팅 [이때, BRD<0> 신호는 로우레벨로 출력된다.] 하고, 데이터 '0'를 저장하고자 할 경우에는 커팅하지 않는다 [이때, 상기 BRD<0> 신호는 하이레벨로 출력된다.] 고 가정하자. 상기 리페어 어드레스 검출회로(3)는 외부로부터 인가되는 로우 어드레스(A_row) 및 칼럼 어드레스(A_column)를 입력받아 상기 어드레스들(A_row, A_column)이 지정된 결함비트 어드레스인가를 검출한다. 상기 어드레스들(A_row, A_column)이 지정된 결함비트 어드레스일 경우 상기 검출회로(3)는 8비트의 셀 리페어 어드레스(BRAi) 중 어느 한비트 즉, BRA<0> 신호만 하이레벨에서 로우레벨로 천이된 상기 셀 리페어 어드레스(BRAi)와 로우레벨의 상기 제어신호(NBR)를 출력한다. 이때, 상기 저장부(62)의 임의의 퓨즈 예를들면 상기 셀 리페어 어드레스(BRAi) 중 상기 BRA<0> 신호가 인가되는 어드레스 라인(L_A0)에 대응되는 퓨즈(22)를 커팅한다. 이에따라, 로우레벨의 상기 BRA<0> 신호에 의해 PMOS 트랜지스터(21)가 활성화되지만 상기 퓨즈(22)가 커팅되었기 때문에 상기 도전경로(L1)에 프리챠지된 로우레벨을 그대로 유지하여 로우레벨의 BRD<0> 신호 즉, 출력부(66)를 통해 상술한 가정에 따라 데이터 '1'이 출력된다. 반면, 상기 저장부(62)의 상기 퓨즈(22)를 커팅하지 않았을 경우 상기 BRA0 신호가 인가되는 어드레스 라인(L_A0)에 연결된 PMOS 트랜지스터(21)가 활성화되어 이를 통해 상기 도전경로(L1)로 전원전압(VCC)이 인가된다. 따라서, 상기 출력부(66)를 통해 하이레벨 즉, 데이터 '0'를 출력하게 된다. 상기와 같은 방법에 의해서 셀 리페어 데이터(BRD<0>)를 저장하게 되고 저장된 상기 데이터(BRD<0>)를 독출하게 된다. 또한, 상기한 방법에 의해 어드레스 저장회로(70)의 각 저장수단들(72)도 해당 어드레스(PRj)를 저장하게 된다.

제 2 실시예

종래의 경우 다수의 퓨즈들로 이루어진 제 1 퓨즈군(22) 및 제 2 퓨즈군(23)을 사용하여 셀 리페어 데이터(BRD<0>)를 저장하였지면, 도 5에 도시된 본 발명에 따른 리페어 데이터 저장 및 입출력 선택회로(8)는 셀 리페어 데이터 즉, 데이터 '0' 또는 데이터 '1'를 저장하기 위해 각각의 데이터 저장에 필요한 하나의 퓨즈(23)만을 사용하였다. 이로서, 칩내에서 점유된 퓨즈들의 레이아웃 면적을 획기적으로 줄임으로서 고집적화를 실현할 수 있을 뿐만아니라 제반 제조비용을 줄일 수 있다. 도 5에는 본 발명의 바람직한 제 2 실시예에 따른 마스크 롬의 리페어 데이터 저장 및 입출력 선택회로의 구성을 보여주는 블록도가 도시되어 있다.

도 5에 도시된 본 발명에 따른 리페어 데이터 저장 및 입출력 선택회로(8)는 저장부(82), 프리챠지부(84), 그리고 출력부(86)로 구성된 리페어 데이터 저장회로(80)와 상기 리페어 데이터 저장회로(80)로 동일한 구성을 갖는 어드레스 저장회로(90), 그리고 도면에는 도시되지 않았지만, 도 2에 도시된 입출력 선택회로(50)로 이루어진다. 상기 저장부(82)는 상기 리페어 어드레스 검출회로(3)로부터 출력된 셀 리페어 어드레스(BRAi, i = 0 - 7)중 지정된 결함비트 어드레스에 해당하는 상기 셀 리페어 데이터(BRD<0>)를 저장하기 위한 수단이다. 그리고, 상기 저장부(82)는 퓨즈들(23)과 NMOS 트랜지스터들(24)로 이루어지며, 상기 퓨즈들(23)은 도전경로(L1)에 각 일단자가 병렬연결되고 상기 NMOS 트랜지스터들(24)의 각 드레인단자에 각각 타단자가 연결되어 있다. 상기 NMOS 트랜지스터들(24)의 각 게이트단자는 상기 셀 리페어 어드레스(BRAi)가 전달되는 어드레스 라인들(L_A0 - L_A7)에 각각 인버터(20)를 통해 연결되어 있고 접지전압(VSS)이 인가되는 제 2 전원단자(12)와 각각 대응되는 상기 퓨즈들(23)의 각 타단자 사이에 채널이 연결되어 있다. 그리고, 상기 프리챠지부(84)는 상기 제어신호(NBR)에 응답하여 스탠바이 상태시 상기 도전경로(L1)를 전원전압(VCC)으로 프리챠지하기 위한 수단이며 PMOS 트랜지스터(34)와 인버터(35)로 이루어졌다. 상기 출력부(86)는 인버터(26)로 구성되며, 여기서, 상기 PMOS 트랜지스터들(34) 및 상기 NMOS 트랜지스터들(24)의 경우 다른 MOS 트랜지스터를 사용하여 구성될 수 있음은 이 분야의 기술을 가진 자라면 자명한 사실이다. 도 3를 참조하면서, 본 발명의 제 1 실시예에 따른 참조도면 도 5에 의거하여 셀 리페어 데이터 저장방법을 설명하면 다음과 같다.

먼저, 도 3에 도시된 바와같이, 스탠바이 상태시 하이레벨의 제어신호(NBR)에 의해 프리챠지부(84)의 PMOS 트랜지스터(35)가 활성화되어 도전경로(L1)를 하이레벨로 프리챠지한다. 만약, 상기 저장부(82)에 데이터 '1'를 저장하고자 할 경우 임의의 퓨즈를 커팅 [이때, BRD<0> 신호는 로우레벨로 출력된다.] 하고, 데이터 '0'를 저장하고자 할 경우에는 커팅하지 않는다 [이때, 상기 BRD<0> 신호는 하이레벨로 출력된다.]고 가정하자. 상기 리페어 어드레스 검출회로(3)는 외부로부터 인가되는 로우 어드레스(A_row) 및 칼럼 어드레스(A_column)를 입력받아 상기 어드레스들(A_row, A_column)이 지정된 결함비트 어드레스인가를 검출한다. 상기 어드레스들(A_row, A_column)이 지정된 결함비트 어드레스일 경우 상기 검출회로(3)는 8비트의 셀 리페어 어드레스(BRAi) 중 어느 한비트 예를들면, BRA<0> 신호만 하이레벨에서 로우레벨로 천이된 상기 셀 리페어 어드레스(BRAi)와 로우레벨의 상기 제어신호(NBR)를 출력한다. 이때, 상기 저장부(82)의 임의의 퓨즈 예를들면 상기 BRA<0> 신호가 인가되는 어드레스 라인(L_A0)에 대응되는 퓨즈(23)를 커팅한다. 따라서, 인버터(20)를 통해 하이레벨의 상기 BRA<0> 신호에 의해 NMOS 트랜지스터(24)가 활성화되지만 상기 퓨즈(23)가 커팅되었기 때문에 상기 도전경로(L1)에 프리챠지된 하이레벨을 그대로 유지하여 로우레벨의 BRD<0> 신호 즉, 출력부(86)를 통해 상술한 가정에 따라 데이터 '1'이 출력된다. 반면, 상기 저장부(82)의 상기 퓨즈(23)를 커팅하지 않았을 경우 상기 BRA<0> 신호가 인가되는 상기 어드레스 라인(L_A0)에 대응되는 상기 NMOS 트랜지스터(24)가 활성화되어 이를 통해 상기 도전경로(L1)로 접지전압(VSS)이 인가된다. 따라서, 상기 출력부(86)를 통해 하이레벨 즉, 데이터 '0'를 출력하게 된다. 또한, 상기한 방법에 의해 제 1 실시예에 같이 입출력 어드레스 저장회로(90)의 각 저장수단들(92)도 해당 어드레스(PRj)를 저장하게 된다.

상기한 바와같이, 리페어 데이터 저장 및 입출력 선택회로를 셀 리페어 데이터 즉, 데이터 '0' 또는 데이터 '1'를 저장하기 위해 전원전압과 접지전압으로 각각 연결되는 퓨즈들을 어느 하나만을 사용하여 셀 리페어 데이터를 저장할 수 있도록 구현하였다. 이로서, 칩내에서 점유된 퓨즈들의 레이아웃 면적을 획기적으로 줄임으로서 고집적화를 실현할 수 있을 뿐만아니라 제반 제조비용을 줄일 수 있다.

Claims

데이터가 저장된 셀 어레이(1)와; 외부로부터 입력된 어드레스들(A_row, A_column)이 적어도 하나의 결함 셀을 갖는 상기 셀 어레이(1) 내의 결함 영역을 지정하는 지를 검출하고, 상기 외부 어드레스들(A_row, A_column)이 상기 결함 영역을 지정할 때 상기 외부 어드레스들(A_row, A_column)에 대응하는 셀 리페어 어드레스(BRAi, i = 0 - 7)와 소정의 제어신호(NBR)를 출력하는 리페어 어드레스 검출회로(3)와; 상기 외부 어드레스들(A_row, A_column)에 따라서 상기 결함 영역으로부터의 노멀 데이터(NDi)를 감지 증폭하는 센스앰프(7)와; 상기 적어도 하나의 결함 셀에 기록되었던 데이터와 동일한 셀 리페어 데이터(BRD<0>)를 저장하고, 상기 리페어 어드레스 검출회로(3)로부터 입력되는 상기 셀 리페어 어드레스(BRAi)와 상기 제어신호(NBR)에 응답하여 상기 결함 셀의 데이터에 대응하는 상기 셀 리페어 데이터(BRD<0>) 및 소정의 입출력 선택신호들(BRi)을 출력하는 셀 리페어 데이터 저장 및 입출력 선택회로(8)와 상기 센스앰프(7)로부터의 상기 노멀 데이터(NDi)와 상기 셀 리페어 데이터(BRD<0>)를 제외한 나머지 데이터와 상기 셀 리페어 데이터(BRD<0>)를 선택하여 출력하는 데이터 멀티플레서(9)를 구비하는 마스크 롬에 있어서,

상기 리페어 데이터 저장 및 입출력 선택회로(8)는, 소정 전압레벨로 도전되는 도전경로(L1)와; 상기 셀 리페어 어드레스(BRAi)가 각각 인가되는 어드레스 라인들(L_A0 - L_A7)과; 상기 셀 리페어 어드레스(BRAi) 중 결함 셀에 해당하는 상기 셀 리페어 데이터(BRD<0>)를 저장하기 위해, 상기 도전경로(L1)에 일단자가 병렬연결된 복수개의 퓨즈들(22) 및 제 1 전압레벨이 인가되는 제 1 전원단자(11)와 상기 퓨즈들(22)의 각 타단자 사이에 연결되며 각각 대응되는 상기 어드레스 라인들(L_A0 - L_A7)을 통해 인가되는 각 신호들(BRA0 - BRA7)에 응답하여 동작하는 스위칭수단들(21)로 이루어진 저장부(62)와; 상기 제어신호(NBR)에 응답하여 상기 도전경로(L1)를 제 2 전압레벨로 프리챠지시키는 프리챠지부(64) 및; 상기 도전경로(L1)로부터 전달된 상기 셀 리페어 데이터(BRD<0>)를 상기 데이터 멀티플렉서(9)로 출력하는 출력부(66)를 포함하는 것을 특징으로 하는 마스크 롬.
제 1 항에 있어서,

상기 리페어 데이터 저장 및 입출력 선택회로(8)는 상기 셀 리페어 데이터(BRA<0>)에 해당하는 입출력 어드레스(PRj)를 저장하기 위한 복수개의 저장수단들(72)로 이루어진 저장부(70)를 더 포함하는 것을 특징으로 하는 마스크 롬.
제 2 항에 있어서,

상기 각 저장수단(72)은, 소정 전압레벨로 도전되는 도전경로(L1)와; 상기 셀 리페어 어드레스(BRAi)가 각각 인가되는 어드레스 라인들(L_A0 - L_A7)과; 상기 셀 리페어 어드레스(BRAi) 중 결함 셀에 해당하는 상기 셀 리페어 데이터(BRD<0>)를 저장하기 위해, 상기 도전경로(L1)에 일단자가 병렬연결된 복수개의 퓨즈들(22) 및 제 1 전압레벨이 인가되는 제 1 전원단자(11)와 상기 퓨즈들(22)의 각 타단자 사이에 연결되며 각각 대응되는 상기 어드레스 라인들(L_A0 - L_A7)을 통해 인가되는 각 신호들(BRA0 - BRA7)에 응답하여 동작하는 스위칭수단들(21)로 이루어진 저장수단(62)과; 상기 제어신호(NBR)에 응답하여 상기 도전경로(L1)를 제 2 전압레벨로 프리챠지시키는 프리챠지수단(64) 및; 상기 도전경로(L1)로부터 전달된 소정의 입출력 선택신호(RDj)를 출력하는 출력수단(66)를 포함하는 것을 특징으로 하는 마스크 롬.
제 1 항 또는 제 3 항에 있어서,

상기 각 스위칭수단(21)은 p채널 도전형의 MOS 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 마스크 롬.
제 1 항 또는 제 3 항에 있어서,

상기 각 스위칭수단(21)은 n채널 도전형의 MOS 트랜지스터와 반전수단(20)을 포함하여 구성되는 것을 특징으로 하는 마스크 롬.
제 1 항 또는 제 3 항에 있어서,

상기 프리챠지수단(64)은 n채널 도전형의 MOS 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 마스크 롬.
제 1 항 또는 제 3 항에 있어서,

상기 프리챠지수단(64)은 p채널 도전형의 MOS 트랜지스터와 반전수단(35)을 포함하여 구성되는 것을 특징으로 하는 마스크 롬.