KR100220383B1

KR100220383B1 - Pwm을 이용한 디지탈/아날로그 변환장치 및 그 변환방법

Info

Publication number: KR100220383B1
Application number: KR1019960027679A
Authority: KR
Inventors: 전성곤
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1996-07-09
Filing date: 1996-07-09
Publication date: 1999-09-15
Also published as: KR980012941A; US5936564A

Abstract

본 발명은 펄스 폭 변조를 이용한 디지털/아날로그 변환장치에 관한 것이다. 본 발명에 따른 디지털/아날로그 변환장치는 제1 데이터 버퍼, 제2 데이터 버퍼, 비교기, 펄스 발생부, 적분기 그리고 제1 및 제2 제어 신호들을 발생하는 제어 수단으로 구성된다. 제1 데이터 버퍼는 제어 키 입력에 응답하여 시스템 컨트롤러에 의해 발생된 제어값인 디지털 신호를 받아들이고, 제2 데이터 버퍼는 이전의 제어값을 저장한다. 비교기는 제1 데이터 버퍼에 저장된 제어값과 제2 데이터 버퍼에 저장된 이전 제어값을 상호 비교한다. 펄스 발생부는 제1 제어 신호에 응답하여 변화되는 듀티비를 가지는 펄스 신호를 발생하고, 이 펄스 신호는 적분기에서 적분된다. 한편, 상기 적분기는 펄스 신호를 그것의 듀티비에 비례한 DC 전압값으로 변환하기 위한 시정수 값을 가지는데, 이 시정수 값은 상기 제2 제어 신호에 따라서 변화된다. 이와 같이, 연속된 두 데이터들의 값을 비교하고, 비교 결과에 따라 펄스 발생부의 펄스 폭 그리고/또는 적분기의 시정수를 제어하여 설정점에 도달하는 천이 시간을 줄임으로써 시스템 응답 시간을 증가시키고, 안정 상태에서 아날로그 출력 신호의 리플을 최소화한다.

Description

펄스 폭 변조를 이용한 디지털/아날로그 변환장치 및 그 변환 방법

본 발명은 디지털/아날로그 변환장치에 관한 것으로, 좀 더 구체적으로 펄스 폭 변조를 이용한 디지털/아날로그 변환장치에 관한 것이다.

아날로그 회로를 제어하기 위해서는 입력되는 제어 신호가 아날로그 신호이어야 한다. 그러나, 컴퓨터 응용 기기에서와 같이 일반적으로 사용되고 있는 사용자 입력 장치 및 데이터 처리 장치는 디지털 데이터를 처리하도록 되어 있고, 이러한 디지털 데이터 처리 장치에 의해 데이터를 처리한 후 소정의 목적에 따라 아날로그 회로를 제어한다. 따라서, 사용자가 아날로그 신호를 출력하기 원하는 소정의 디지털 값을 설정 입력하면, 시스템은 그에 대응되도록 아날로그 회로를 제어한다.

이와 같이, 디지털 데이터를 아날로그 신호로 변환하는 장치를 소위 디지털/아날로그 변환장치(digital to analog converter; DAC)라 부른다.

상기와 같은 디지털/아날로그 변환장치의 한가지 구성방법으로는 소정의 저항 회로를 구성하고 소정의 전원 전압을 인가시킨 후 입력되는 2진 데이터에 따라 저항을 온/오프 스위칭 시킴으로써 비례되는 전압을 출력하도록 하는 방법이 있다.

디지털/아날로그 변환장치를 구성하는 다른 방법으로는, 변화시키고자 하는 디지털 데이터에 대응되도록 펄스를 발생시키는 펄스발생기를 구비하고, 이 펄스발생기로부터 출력된 펄스신호를 예컨대 적분 회로를 통하여 적분함으로서 아날로그 전압을 출력하는 방법을 사용한다.

제1도는 컴퓨터 모니터 화면을 제어하기 위해 사용되는 종래의 디지털/아날로그 변환장치의 일 예를 보여주는 도면이다. 도면에서 부호 10은 키입력부, 20은 제어부, 30은 PWM(pulse width modulation) 발생기, 40은 적분기, 50은 기능 제어부 그리고 60은 CRT 모니터를 각각 나타낸다.

먼저, 사용자가 모니터의 화면을 조절하기 위해 예컨대 화면의 수평크기, 수평위치, 수직크기, 수직위치를 제어하기 위해 키입력부(10)를 조작한다. 이와 같이, 상기 키입력부(10)로부터 선택 신호가 입력되면, 제어부(20)는 그에 대응되는 제어값(Din)을 PWM 발생기(30)로 출력한다. 그러면, PWM 발생기(30)는 상기 제어부(20)로부터의 제어값에 비례하는 듀티비(duty ratio)를 가지는 디지털 펄스를 발생시킨다. 상기와 같이, PWM 발생기(30)로부터 발생되는 디지털 펄스는 도면에 도시된 바와 같이 펄스의 하이레벨부분의 폭(TH)이 제어되면서 출력된다.

이어서, 적분기(40)는 상기 PWM 발생기(30)로부터의 디지털 펄스를 적분시켜 소정의 직류 전압(Aout)을 출력하게 된다. 따라서, 기능 제어부(50)는 상기의 직류 전압(Aout)에 비례하여 CRT(60)의 화면을 조절하게 된다.

제2도는 제1도에 도시된 PWM 발생기 및 적분기의 회로 구성을 보여주고 있다. 도면에서 부호 30은 펄스 발생기, R1은 저항, C1은 커패시터를 각각 나타낸다.

상기 펄스 발생기(30)는 소정의 주기를 갖는 구형파를 발생시킨다. 그러면, 이 신호는 저항(R1)을 거쳐 커패시터(C1)에 축적된 후 출력단(Vout)을 통해 출력된다. 여기서, 저항(R1)과 커패시터(C1)는 적분회로를 구성하게 된다.

제3도는 제2도에 도시된 PWM 펄스 발생부에 의해 발생된 입력 펄스 신호와 관련된 적분기의 아날로그 출력을 보여주는 파형도이다. 도면에서 T는 펄스의 주기를, TH는 하이 레벨 부분의 기간을 각각 나타낸다. 출력되는 전압(Vout)은 다음의 식으로 나타나는 바와 같이 듀티비에 비례하는 값과 같다.

제2도에서 저항(R1)은 시정수()로 작용하게 된다.

제4도는 제3도에 도시된 적분기의 시정수가 정상상태일 때 아날로그 출력 신호의 리플을 보여주는 파형도이다. 이와 같이 상기 시정수()가 정상상태일 때, 아날로그 출력 신호는 일정한 웨이브를 나타내게 된다.

제5도는 적분기의 시정수가 작은 값일 때, 아날로그 출력 신호의 리플 크기 및 변환 속도를 보여주는 파형도이다. 여기서는 상기 시정수()를 작게 함으로써 수렴 속도를 빠르게 할 수 있으나, 리플이 커지게 되는 문제점이 있었다.

제6도는 적분기의 시정수가 큰 값일 때, 아날로그 출력 신호의 리플 크기 및 변환 속도를 보여주는 파형도이다. 여기서는 상기 시정수()를 크게 함으로써 리플을 작게 할 수 있으나, 수렴속도가 느려지는 문제점이 있었다.

따라서, 본 발명의 일 목적은 아날로그 출력 신호의 리플을 가능한 한 최소화하면서 변환 속도를 빠르게 할 수 있는 펄스 폭 변조를 이용한 디지털/아날로그 변환장치를 제공하는데 있다.

본 발명의 다른 목적은 아날로그 출력 신호의 변환 속도가 향상되고, 아날로그 출력 신호의 리플이 최소화하는 PWM을 이용한 디지털/아날로그 변환 방법을 제공하는데 있다.

제1도는 컴퓨터 모니터 화면을 제어하기 위해 사용되는 종래의 디지털/아날로그 변환장치의 일 예를 보여주는 도면.

제2도는 제1도에 도시된 적분기의 회로 구성을 보여주는 회로도.

제3도는 제2도에 도시된 PWM 펄스 발생부에 의해 발생된 입력 펄스 신호와 관련된 적분기의 아날로그 출력을 보여주는 파형도.

제4도는 제3도에 도시된 적분기의 아날로그 출력 신호의 리플을 보여주는 파형도.

제5도는 적분기의 시정수가 작은 값일 때, 아날로그 출력 신호의 리플 크기 및 변환 속도를 보여주는 파형도.

제6도는 적분기의 시정수가 큰 값일 때, 아날로그 출력 신호의 리플 크기 및 변환 속도를 보여주는 파형도.

제7도는 본 발명의 바람직한 실시예에 따른 디지털/아날로그 변환장치의 회로 구성을 보여주는 블럭도.

제8도는 본 발명의 바람직한 실시예에 따른 디지털/아날로그 변환 방법의 제어 수순을 보여주는 플로우차트.

제9도는 제8도에 도시된 천이구간 제어 루틴의 일 실시예에 따른 제어 수순을 자세하게 보여주는 플로우차트.

제10도는 제8도에 도시된 천이구간 제어 루틴의 다른 실시예에 따른 제어 수순을 자세하게 보여주는 플로우차트.

제11도는 제8도에 도시된 천이구간 제어 루틴의 또다른 실시예에 따른 제어 수순을 자세하게 보여주는 플로우차트.

제12도는 증가 상태 및 안정 상태에서 아날로그 출력 신호를 보여주는 파형도. 그리고

제13도는 감소 상태 및 안정 상태에서 아날로그 출력 신호를 보여주는 파형도이다.

* 도면의 주요부분에 대한 부호의 설명

R1 : 저항 C1, C2 : 커패시터

10 : 키 입력부 20 : 제어부

30 : PWM 발생기 40 : 적분기

50 : 기능제어부 60 : CRT

100 : 제1 데이터 버퍼 200 : 제2 데이터 버퍼

300 : 펄스 발생부 400 : 시정수 제어부

500 : 비교기 600 : 주제어부

상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 펄스 폭 변조를 이용한 디지털/아날로그 변환장치는: 제어 키 입력에 응답하여 시스템 컨트롤러에 의해 발생된 제어값인 디지털 신호를 받아들이기 위한 입력 단자를 가지는 제1 데이터 버퍼(100)와; 이전의 제어값을 저장하기 위한 제2 데이터 버퍼(200)와; 상기 제1 데이터 버퍼(100)에 저장된 상기 제어값과 상기 제2 데이터 버퍼(200)에 저장된 이전 제어값을 비교하는 비교기(500)와; 제1 제어 신호에 응답하여 변화되는 듀티비를 가지는 펄스 신호를 발생하는 펄스 발생부(300)와; 상기 펄스 발생부(300)에 의해 발생된 상기 펄스 신호를 받아들이는 적분기 및; 상기 비교기(500)로부터의 출력 신호에 응답하여 상기 제1 및 제2 제어 신호들을 발생하는 제어 수단(600)을 포함하되; 상기 적분기는, 상기 펄스 신호를 상기 펄스 신호의 듀티비에 비례한 DC 전압 값으로 변환하기 위한 시정수 값을 조절하기 위한 시정수 제어부(400)를 포함하고; 상기 시정수 값은 상기 제2 제어 신호에 따라 조절되고; 상기 시정수 제어부(400)는, 상기 제2 제어 신호에 따라 저항값을 조절한다.

바람직한 실시예에 있어서, 상기 제어 수단(600)은, 상기 비교기(500)의 출력 신호에 응답하여 상기 제1 데이터 버퍼(100)에 저장된 상기 제어값을 상기 이전 제어값으로 하여 상기 제2 데이터 버퍼(200)로 전달한다.

바람직한 실시예에 있어서, 상기 제어 수단(600)은, 시정수 제어 모드, 펄스 폭 제어 모드 그리고, 시정수 및 펄스 폭 제어 모드 가운데 하나의 모드로 동작하고, 상기 제어 수단(600)이 상기 시정수 제어 모드일 때, 상기 제1 제어 신호는 상기 펄스 발생부(300)가 소정의 듀티비를 가지는 펄스 신호를 발생하도록 제어하고, 상기 제2 제어 신호는 상기 시정수 값이 변하도록 제어하고, 상기 제어 수단(600)이 상기 펄스 폭 제어 모드일 때, 상기 제1 제어 신호는 상기 펄스 신호의 듀티비가 변하도록 상기 펄스 발생부(300)를 제어하고, 상기 제2 제어 신호는 상기 적분기가 현재의 시정수 값을 유지하도록 제어하고 그리고, 상기 제어 수단(600)이 상기 시정수 및 펄스 폭 제어 모드일 때, 상기 제1 제어 신호는 상기 펄스 신호의 듀티비가 변하도록 상기 펄스 발생부(300)를 제어하고, 상기 제2 제어 신호는 상기 시정수가 변하도록 상기 적분기를 제어한다.

본 발명의 목적을 달성하기 위한 본 발명의 다른 특징에 의하면, 펄스 폭 변조를 이용한 디지털/아날로그 변환장치는: 제어 키 입력에 응답하여 시스템 컨트롤러에 의해 발생된 현재 제어값을 저장하기 위한 제1 데이터 버퍼(100)와; 이전의 제어값을 저장하기 위한 제2 데이터 버퍼(200)와; 펄스 신호를 발생하는 펄스 발생부(300)와; 적분기를 포함하고, 상기 적분기는, 상기 적분기의 시정수가 변하도록 저항값을 선택하는 시정수 제어부(400) 및; 커패시터를 포함하며, 상기 현재 제어값과 상기 이전 제어값을 비교함으로써 얻어지는 결과값에 근거하여 제1 및 제2 제어 신호를 발생하는 수단을 포함하되; 상기 제1 및 제2 제어 신호들은 상기 펄스 발생부(300)로 제공되고, 상기 시정수 제어부(400)는 상기 펄스 신호의 펄스 폭 및 상기 적분기의 시정수를 각각 제어한다.

바람직한 실시예에 있어서, 상기 제1 및 제2 제어 신호 발생 수단은, 상기 현재 제어값과 상기 이전 제어값의 비교가 종료된 후, 상기 현재 제어값을 이전 제어값으로서 상기 제2 데이터 버퍼(200)로 전송한다.

본 발명의 목적을 달성하기 위한 본 발명의 또다른 특징에 의하면, 펄스 폭 변조기를 사용하여 디지털 신호를 아날로그 신호로 변환하는 방법은: 제어 키 입력에 응답하여 시스템 제어기에 의해 디지털 입력 신호의 새로운 제어값이 입력되었는 지의 여부를 판단하고, 상기 새로운 제어값을 입력 단자를 통하여 제1 데이터 버퍼(100)에 저장하는 단계와; 이전 제어값을 제2 데이터 버퍼(200)에 저장하는 단계와; 상기 제1 데이터 버퍼(100)에 저장된 상기 새로운 제어값과 상기 제2 데이터 버퍼(200)에 저장된 상기 이전 제어값을 비교하는 단계와; 상기 비교 단계의 결과에 응답하여 제1 및 제2 제어 신호들을 발생하는 단계와; 상기 제1 제어 신호에 응답하여 변화되는 듀티비를 가지는 펄스 신호를 발생하는 단계와; 상기 제2 제어 신호에 응답하여 변화되는 시정수에 응답하여, 상기 펄스 신호의 듀티비의 비율로 상기 펄스 신호를 DC 전압 값으로 변환하는 단계 및; 새로운 제어값이 검출되지 않거나, 상기 제어 단계가 종료될 때, 상기 DC 전압 값의 현재 전압 레벨을 유지하는 단계를 포함한다.

바람직한 실시예에 있어서, 상기 듀티비의 조절없이 상기 펄스 신호를 발생하는 단계와; 상기 새로운 제어값과 상기 이전 제어값의 차가 소정의 값()보다 큰지 또는 작은 지의 여부를 판별하는 단계와; 상기 새로운 제어값과 상기 이전 제어값의 차가 상기 소정의 값()보다 클 때, 상기 시정수를 감소시키는 단계와; 상기 새로운 제어값과 상기 이전 제어값의 차가 상기 소정의 값()보다 작을 때, 상기 시정수를 증가시키는 단계 및; 상기 새로운 제어값을 상기 이전 제어값으로 대치하고, 상기 단계를 반복하는 단계를 포함한다.

바람직한 실시예에 있어서, 상기 변환 단계를 수행하는 적분기의 시정수 제어부(400)가 상기 적분기의 미리 설정된 시정수 값을 제공하는 소정의 저항값을 선택하도록 제어하는 단계와; 상기 새로운 제어값이 상기 이전 제어값보다 큰지 또는 작은 지의 여부를 판별하는 단계와; 상기 새로운 제어값이 상기 이전 제어값보다 클 때, 상기 펄스 신호의 펄스 폭을 증가시키는 단계와; 상기 새로운 제어값이 상기 이전 제어값보다 작을 때, 상기 펄스 신호의 펄스 폭을 감소시키는 단계 및; 상기 이전 제어값을 상기 새로운 제어값으로 대치하고 상기 단계를 반복한다.

바람직한 실시예에 있어서, 상기 새로운 제어값과 상기 이전 제어값의 차의 절대값을 계산하는 단계와; 상기 절대값과 상기 소정의 값()을 비교하는 단계와; 상기 절대값이 상기 소정의 값()보다 클 때, 상기 시정수를 감소시키는 단계와; 상기 절대값이 상기 소정의 값()보다 작을 때, 상기 시정수를 증가시키는 단계와; 상기 새로운 제어값이 상기 이전 제어값보다 큰지 작은 지의 여부를 판별하는 단계와; 상기 새로운 제어값이 상기 이전 제어값보다 클 때 상기 펄스 신호의 듀티비를 증가시키는 단계와; 상기 새로운 제어값이 상기 이전 제어값보다 작을 때 상기 펄스 신호의 듀티비를 감소시키는 단계 및; 상기 새로운 제어값을 이전 제어값으로 대치하고 상기 단계를 반복하는 단계를 포함한다.

이와 같은 장치에 의해서, 설정점에 도달하는 천이 시간을 줄임으로써 시스템 응답 시간을 증가시키고, 안정 상태에서 아날로그 출력 신호의 리플을 최소화할 수 있는 디지털/아날로그 변환장치를 구현할 수 있다.

이후의 설명에서 도면들 중 동일하거나 유사한 참조 번호 및 부호는 가능한한 동일하거나 유사한 구성 요소를 나타낸다.

이하 본 발명에 따른 실시예를 첨부된 도면 제7도 내지 제13도를 참조하여 상세히 설명한다.

제7도를 참조하면, 상기 펄스 폭 변조(PWM)를 이용한 디지털/아날로그 변환장치는 PWM 발생기와 적분기를 포함한다. 우선, 상기 PWM 발생기는 제1 데이터 버퍼(100), 제2 데이터 버퍼(200), 펄스 발생부(300), 비교기(500) 및, 주제어부(600)를 포함한다. 상기 제1 데이터 버퍼(100)는 예컨대 키 입력에 응답하여, 시스템 컨트롤러(미 도시됨)에 의해 발생된 제어값(Din)을 가지는 디지털 신호들을 받아들이는 입력 단자를 갖는다. 상기 제2 데이터 버퍼(200)는 이전 제어값(Din-1)을 저장하기 위해 제공된다. 상기 이전 제어값(Din-1)은 제어값(Din)이 상기 제1 데이터 버퍼(100)에 의해 1 주기동안 지연된 데이터이다. 상기 제1 데이터 버퍼(100) 및 제2 데이터 버퍼(200)는 상기 비교기(500)의 두 입력 단자와 연결된다. 상기 주제어부(600)는 상기 비교기(500)의 출력 신호를 받아들여, 상기 제어값(Din)과 이전 제어값(Din-1)의 비교 결과를 상기 펄스 발생부(300) 및 상기 적분기의 제어 신호들로서 시정수 제어부(400)로 제공한다. 상기 주제어부(600)는 상기 제1 데이터 버퍼(100)로부터의 상기 제어값(Din)을 상기 이전 제어값(Din-1)으로서 상기 제2 데이터 버퍼(200)로 전달하는 것을 제어한다. 상기 주제어부(600)는 펄스 발생부(300) 및 시정수 제어부의 제어 프로그램을 포함하는 마이크로 컴퓨터로 구성된다.

상기 시정수 제어부(400)는 상기 주제어부(600)로부터 입력된 제어 신호에 응답하여 전기적 스위치를 통해 선택될 수 있는 다수 개의 레지스터들을 포함한다.

상기 제1 데이터 버퍼(100)로 입력된 상기 디지털 입력 신호는 아날로그 출력 신호의 목표 설정점에 대응한다. 상기 비교기(500)는 제어값(Din)과 상기 이전 제어값(Din-1)을 비교한다. 상기 비교기의 출력 신호는 상기 주제어부(600)로 제공되어 비교 결과에 근거하여 제어 신호들이 발생된다. 상기 비교기(500)의 출력값은 상기 주제어부(600)에 의해 식별되고, 세 가지 상태로 분류된다. 우선, 상기 새로운 제어값이 상기 이전 제어값보다 클 때 증가 상태(transition-up state)로 결정되고, 두 번째로, 상기 새로운 제어값이 상기 이전 제어값보다 작을 때 감소 상태(transition-down)로 결정되고, 마지막으로 상기 아날로그 출력 전압이 목표 설정점에 도달했을 때 안정 상태(steady state)로 결정된다. 또한, 상기 주기는 상기 새로운 설정점과 현재 아날로그 출력 전압의 레벨의 차에 의해 결정된다.

제8도는 본 발명의 바람직한 실시예에 따른 주제어기의 제어 수순을 보여주는 플로우 차트이다. 간단히 설명하면, 상기 제어 방법은 디지털 입력 신호의 새로운 제어값(Din)이 입력되었는 지의 여부를 판단하는 단계(S500)와, 상기 펄스 발생부(300)의 출력 펄스 폭 그리고/또는 상기 아날로그 출력의 천이 주기 동안 상기 적분기의 시정수 제어부(400)의 시정수를 제어하는 단계(S600) 그리고 아날로그 출력 신호의 현재 전압 레벨을 유지하는 단계(S700)를 포함한다.

상기 단계 S500에서, 상기 제1 데이터 버퍼(100)로 새로운 제어값(Din)이 입력될 때, 아날로그 전압 레벨의 설정점에 도달하는 응답 시간이 변화하도록 천이구간 제어 단계(S600)가 수행한다. 만일 단계 S500에서, 새로운 제어값(Din)이 입력되지 않았다면 또는 상기 단계 S600의 천이 구간 제어가 완료되었다면, 천이 구간의 종료점에서 아날로그 출력 전압 레벨을 유지하도록 그 제어는 현재 전압 레벨 유지 단계(S700)로 진행한다.

단계 S600에서는, 천이 구간 제어가 세 가지 모드로 분류된다. 즉 시정수 제어, 펄스 폭 제어 그리고, 시정수 및 펄스 폭 제어 모드로 분류된다. 각각에 대한 설명은 첨부된 도면 제9도 내지 제11도를 참조하여 설명한다.

제9도는 제8도에 도시된 천이구간 제어 루틴의 일 실시예에 따른 제어 수순을 자세하게 보여주는 플로우차트이다.

단계 S610에서 시정수 제어 루틴이 개시되면, 상기 펄스 발생부(300)가 소정의 펄스 폭을 갖는 펄스 신호를 발생하도록 제어된다(S620). 단계 S630에서는, 상기 제1 데이터 버퍼(100)에 저장된 상기 데이터(Din)(이하 "DATA1"이라 칭함) 및 상기 제2 데이터 버퍼(200)에 저장된 상기 데이터(Din-1)(이하 "DATA2"이라 칭함)가 상기 비교기(500)에 의해 비교된다. 상기 두 데이터 값들의 차가 소정의 값()보다 크면, 그 제어는 단계 S640으로 진행하여, 상기 시정수 제어부(400)로 제공된 스위치 제어 신호에 의해 상기 적분기의 시정수는 감소된다. 그 결과, 상기 시정수 제어부(400)의 저항값은 감소한다.

반대로, 상기 두 데이터 값들의 차가 소정의 값()보다 작으면, 그 제어는 단계 S650으로 진행하여, 상기 시정수 제어부(400)로 제공된 스위치 제어 신호에 의해 상기 적분기의 시정수는 증가된다. 따라서, 상기 시정수 제어부(400)의 저항값은 증가한다.

상기 단계 640 및 650의 시정수 제어가 종료되면, 입력 데이터 전송이 수행된다(S660). 단계 S660에서는, 상기 제1 데이터 버퍼(100)에 저장된 데이터(DATA1)가 상기 제2 데이터 버퍼(200)로 전송되어, 이전 데이터(DATA2)로 대치된다. 그 후, 그 제어는 제8도에 도시된 메인 제어 루틴으로 리턴한다.

상술한 바와 같은 시정수 제어 방법은, 상기 적분기의 시정수가 상기 펄스 발생부(300)에서 발생된 고정된 펄스 폭을 갖는 천이 구간동안 제어되기 때문에 시스템 응답 시간을 증가시킨다. 더욱이, 천이 구간이 종료되어 안정 상태가 되면, 아날로그 출력 신호의 전압 레벨을 유지하기 위하여 현재 전압 레벨 유지 루틴인 단계 S700이 수행된다. 따라서, 상기 아날로그 출력 신호의 리플의 진폭이 감소된다.

제10도는 제8도에 도시된 천이구간 제어 루틴의 다른 실시예로서, 상기 천이 구간 동안 상기 펄스 발생부(300)에서 발생된 펄스 출력 신호의 펄스 폭을 제어하는 방법이 도시되어 있다.

상기 펄스 폭 제어 루틴은 단계 S710에서 초기화된다. 시정수 제어부(400)는 정상 상태의 시정수를 제공하는 저항값이 선택되도록 제어된다(S720). 단계 S730에서는, 상기 제1 데이터 버퍼(100) 및 상기 제2 데이터 버퍼에 저장된 데이터들이 상기 비교기(500)에 의해 비교된다. 상기 제1 데이터 버퍼(100)에 저장된 데이터(DATA1)의 값이 상기 제2 데이터 버퍼(200)에 저장된 데이터(DATA2)의 값보다 크면, 상기 펄스 발생부(300)에서 발생되는 펄스 신호의 펄스 폭을 증가시키기 위한 제어 신호가 상기 주제어부(600)로부터 상기 펄스 발생부(300)로 제공된다(S740).

반대로, 상기 제1 데이터 버퍼(100)에 저장된 데이터(DATA1)의 값이 상기 제2 데이터 버퍼(200)에 저장된 데이터(DATA2)의 값보다 작으면, 상기 펄스 발생부(300)에서 발생되는 펄스 신호의 펄스 폭을 감소시키기 위한 제어 신호가 상기 주제어부(600)로부터 상기 펄스 발생부(300)로 제공된다(S750).

상기 펄스 폭 제어 단계(S740, S750)가 종료되면, 입력 데이터 전송 단계(S760)가 수행된다. 단계 S760에서는, 상기 제1 데이터 버퍼(100)에 저장된 데이터(DATA1)가 상기 제2 데이터 버퍼(200)로 전송되어, 데이터(DATA2)로 대치된다. 그후, 그 제어는 제8도에 도시된 메인 제어 루틴인 단계 S770으로 리턴한다.

상술한 바와 같은 펄스 폭 제어 방법은, 상기 적분기의 시정수가 고정된 천이 구간동안, 상기 펄스 발생부(300)의 출력 펄스 신호의 펄스 폭이 제어되기 때문에 상기 시스템 응답 시간을 가능한 증가시킨다. 더욱이, 천이 구간이 종료되어 안정 상태가 되면, 아날로그 출력 신호의 전압 레벨을 유지하기 위하여 현재 전압 레벨 유지 루틴인 단계 S700이 수행된다. 따라서, 상기 아날로그 출력 신호의 리플의 진폭이 감소된다.

제11도는 제8도에 도시된 천이구간 제어 루틴의 또다른 실시예에 따른 제어 수순을 자세하게 보여주는 플로우차트이다.

단계 S810에서는 시정수 및 펄스 폭 제어 루틴이 개시된다. 단계 S820에서는, 상기 제1 데이터 버퍼(100)에 저장된 데이터(DATA1) 및 상기 제2 데이터 버퍼(200)에 저장된 데이터(DATA2)의 차의 절대값(M)이 계산된다. 상기 절대값(M)은 상기 주 제어부(600)에 저장된다. 단계 S830에서는, 상기 차의 절대값(M)과 소정의 값()이 비교된다. 상기 절대값(M)이 상기 소정의 값()보다 클 때, 상기 적분기의 시정수를 감소시키기 위한 스위치 제어 신호가 상기 시정수 제어부(400)로 제공된다(S840). 따라서, 상기 시정수 제어부(400)는 낮은 저항값을 선택하게 된다.

반면, 상기 절대값(M)이 상기 소정의 값()보다 작을 때, 상기 적분기의 시정수를 증가시키기 위한 스위치 제어 신호가 상기 시정수 제어부(400)로 제공된다(S850). 따라서, 상기 시정수 제어부(400)는 높은 저항값을 선택하게 된다.

다음 단계 S860에서는, 상기 비교기(500)에서 상기 제1 데이터 버퍼(100)에 저장된 데이터(DATA1)와 상기 제2 데이터 버퍼(200)에 저장된 데이터(DATA2)를 비교하기 위한 동작이 수행된다. 상기 제1 데이터 버퍼(100)에 저장된 데이터(DATA1)가 상기 제2 데이터 버퍼(200)에 저장된 데이터(DATA2)보다 클 때, 상기 펄스 발생부(300)에서 발생된 펄스 신호의 펄스 폭을 증가시키기 위한 제어 신호가 상기 주제어부(600)로부터 상기 펄스 발생부(300)로 제공된다(S870). 상기 데이터(DATA1)가 상기 데이터(DATA2)보다 작으면, 상기 펄스 발생부(300)에서 발생된 펄스 신호의 펄스 폭을 감소시키기 위한 제어 신호가 상기 주제어부(600)로부터 상기 펄스 발생부(300)로 제공된다(S880).

상기 펄스 폭 제어 단계(S870, S880)가 종료되면, 입력 데이터 전송 단계인 단계 S890이 수행된다. 단계 S890에서는, 상기 제1 데이터 버퍼(100)에 저장된 데이터(DATA1)가 상기 제2 데이터 버퍼(200)로 전송되어, 데이터(DATA2)로 대치된다. 그후, 그 제어는 제8도에 도시된 메인 제어 루틴으로 리턴한다.

상술한 바와 같은 방법에 의하면, 상기 아날로그 출력 신호의 천이 구간동안, 상기 시정수 및 펄스 폭이 제어되기 때문에, 상기 시스템 응답 시간을 가능한한 빠르게 한다. 또한, 천이 구간이 종료되어 안정 상태가 되면, 아날로그 출력 신호의 전압 레벨을 유지하기 위하여 현재 전압 레벨 유지 루틴인 제8도에 도시된 단계 S700이 수행된다. 따라서, 상기 아날로그 출력 신호의 리플의 진폭이 감소된다.

제12도 내지 제13도는 본 발명의 바람직한 실시예에 따른 디지털/아날로그 변환 방법에 따른 아날로그 출력 신호를 보여주는 파형도이다. 제12도는 상승 상태 및 안정 상태에서 아날로그 출력 신호를 보여주는 파형도이고, 제13도는 하강 상태 및 안정 상태에서 아날로그 출력 신호를 보여주는 파형도이다.

상승 구간(TH) 동안에, 상기 펄스 발생부(300)로부터 제공된 펄스 신호는 고전압 레벨(Vcc)을 유지하고, 하강 구간(T_L) 동안에, 상기 펄스 신호는 접지 레벨로 유지된다. 상기 상승/하강 기간 동안, 상기 시정수는 작은 값으로 선택된다. 아날로그 신호가 설정점에 도달한 안정 상태에서는, 상기 펄스 발생부는 아날로그 출력 신호의 전압 레벨처럼 동일한 듀티비를 갖는 펄스 신호를 발생한다. 안정 상태동안, 상기 시정수는 큰 값으로 선택된다.

상술한 바와 같이, 본 발명에 따른 디지털/아날로그 변환장치는 설정점에 도달하는 천이 시간을 줄임으로써 시스템 응답 시간을 증가시키고, 안정 상태에서 아날로그 출력 신호의 리플을 최소화한다.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.

이상과 같은 본 발명에 의하면, 디지털/아날로그 변환장치에서 설정점에 도달하는 천이 시간을 줄임으로써 시스템 응답 시간을 증가시키고, 안정 상태에서 아날로그 출력 신호의 리플을 최소화할 수 있다.

Claims

펄스 폭 변조를 이용한 디지털/아날로그 변환장치에 있어서: 제어 키 입력에 응답하여 시스템 컨트롤러에 의해 발생된 제어값인 디지털 신호를 받아들이기 위한 입력 단자를 가지는 제1 데이터 버퍼(100)와; 이전의 제어값을 저장하기 위한 제2 데이터 버퍼(200)와; 상기 제1 데이터 버퍼(100)에 저장된 상기 제어값과 상기 제2 데이터 버퍼(200)에 저장된 이전 제어값을 비교하는 비교기(500)와; 제1 제어 신호에 응답하여 변화되는 듀티비를 가지는 펄스 신호를 발생하는 펄스 발생부(300)와; 상기 펄스 발생부(300)에 의해 발생된 상기 펄스 신호를 받아들이는 적분기 및; 상기 비교기(500)로부터의 출력 신호에 응답하여 상기 제1 및 제2 제어 신호들을 발생하는 제어 수단(600)을 포함하되; 상기 적분기는, 상기 펄스 신호를 상기 펄스 신호의 듀티비에 비례한 DC 전압 값으로 변환하기 위한 시정수 값을 조절하기 위한 시정수 제어부(400)를 포함하고; 상기 시정수 값은 상기 제2 제어 신호에 따라 조절되고; 상기 시정수 제어부(400)는, 상기 제2 제어 신호에 따라 저항값을 조절하는 것을 특징으로 하는 디지털/아날로그 변환장치.
제1항에 있어서, 상기 제어 수단(600)은, 상기 비교기(500)의 출력 신호에 응답하여 상기 제1 데이터 버퍼(100)에 저장된 상기 제어값을 상기 이전 제어값으로 하여 상기 제2 데이터 버퍼(200)로 전달하는 것을 특징으로 하는 디지털/아날로그 변환장치.
제1항에 있어서, 상기 제어 수단(600)은, 시정수 제어 모드, 펄스 폭 제어 모드 그리고, 시정수 및 펄스 폭 제어 모드 가운데 하나의 모드로 동작하고, 상기 제어 수단(600)이 상기 시정수 제어 모드일 때, 상기 제1 제어 신호는 상기 펄스 발생부(300)가 소정의 듀티비를 가지는 펄스 신호를 발생하도록 제어하고, 상기 제2 제어 신호는 상기 시정수 값이 변하도록 제어하고, 상기 제어 수단(600)이 상기 펄스 폭 제어 모드일 때, 상기 제1 제어 신호는 상기 펄스 신호의 듀티비가 변하도록 상기 펄스 발생부(300)를 제어하고, 상기 제2 제어 신호는 상기 적분기가 현재의 시정수 값을 유지하도록 제어하고 그리고, 상기 제어 수단(600)이 상기 시정수 및 펄스 폭 제어 모드일 때, 상기 제1 제어 신호는 상기 펄스 신호의 듀티비가 변하도록 상기 펄스 발생부(300)를 제어하고, 상기 제2 제어 신호는 상기 시정수가 변하도록 상기 적분기를 제어하는 것을 특징으로 하는 디지털/아날로그 변환장치.
펄스 폭 변조를 이용한 디지털/아날로그 변환장치에 있어서: 제어 키 입력에 응답하여 시스템 컨트롤러에 의해 발생된 현재 제어값을 저장하기 위한 제1 데이터 버퍼(100)와; 이전 제어값을 저장하기 위한 제2 데이터 버퍼(200)와; 펄스 신호를 발생하는 펄스 발생부(300)와; 적분기를 포함하고, 상기 적분기는, 상기 적분기의 시정수가 변하도록 저항값을 선택하는 시정수 제어부(400) 및; 커패시터를 포함하며, 상기 현재 제어값과 상기 이전 제어값을 비교함으로써 얻어지는 결과값에 근거하여 제1 및 제2 제어 신호를 발생하는 수단을 포함하되; 상기 제1 및 제2 제어 신호들은 상기 펄스 발생부(300)로 제공되고, 상기 시정수 제어부(400)는 상기 펄스 신호의 펄스 폭 및 상기 적분기의 시정수를 각각 제어하는 것을 특징으로 하는 디지털/아날로그 변환장치.
제4항에 있어서, 상기 제1 및 제2 제어 신호 발생 수단은, 상기 현재 제어값과 상기 이전 제어값의 비교가 종료된 후, 상기 현재 제어값을 이전 제어값으로서 상기 제2 데이터 버퍼(200)로 전송하는 것을 특징으로 하는 디지털/아날로그 변환장치.
펄스 폭 변조기를 사용하여 디지털 신호를 아날로그 신호로 변환하는 방법에 있어서: 제어 키 입력에 응답하여 시스템 제어기에 의해 디지털 입력 신호의 새로운 제어값이 입력되었는 지의 여부를 판단하고, 상기 새로운 제어값을 입력 단자를 통하여 제1 데이터 버퍼(100)에 저장하는 단계와; 이전 제어값을 제2 데이터 버퍼(200)에 저장하는 단계와; 상기 제1 데이터 버퍼(100)에 저장된 상기 새로운 제어값과 상기 제2 데이터 버퍼(200)에 저장된 상기 이전 제어값을 비교하는 단계와; 상기 비교 단계의 결과에 응답하여 제1 및 제2 제어 신호들을 발생하는 단계와; 상기 제1 제어 신호에 응답하여 변화되는 듀티비를 가지는 펄스 신호를 발생하는 단계와; 상기 제2 제어 신호에 응답하여 변화되는 시정수에 응답하여, 상기 펄스 신호의 듀티비의 비율로 상기 펄스 신호를 DC 전압 값으로 변환하는 단계 및; 새로운 제어값이 검출되지 않거나, 상기 제어 단계가 종료될 때, 상기 DC 전압 값의 현재 전압 레벨을 유지하는 단계를 포함하는 것을 특징으로 하는 디지털/아날로그 변환 방법.
제6항에 있어서, 상기 듀티비의 조절없이 상기 펄스 신호를 발생하는 단계와; 상기 새로운 제어값과 상기 이전 제어값의 차가 소정의 값()보다 큰지 또는 작은 지의 여부를 판별하는 단계와; 상기 새로운 제어값과 상기 이전 제어값의 차가 상기 소정의 값()보다 클 때, 상기 시정수를 감소시키는 단계와; 상기 새로운 제어값과 상기 이전 제어값의 차가 상기 소정의 값()보다 작을 때, 상기 시정수를 증가시키는 단계 및; 상기 새로운 제어값을 상기 이전 제어값으로 대치하고, 상기 단계를 반복하는 단계를 포함하는 것을 특징으로 하는 디지털/아날로그 변환 방법.
제6항에 있어서, 상기 변환 단계를 수행하는 적분기의 시정수 제어부(400)가 상기 적분기의 미리 설정된 시정수 값을 제공하는 소정의 저항값을 선택하도록 제어하는 단계와; 상기 새로운 제어값이 상기 이전 제어값보다 큰지 또는 작은 지의 여부를 판별하는 단계와; 상기 새로운 제어값이 상기 이전 제어값보다 클 때, 상기 펄스 신호의 펄스 폭을 증가시키는 단계와; 상기 새로운 제어값이 상기 이전 제어값보다 작을 때, 상기 펄스 신호의 펄스 폭을 감소시키는 단계 및; 상기 이전 제어값을 상기 새로운 제어값으로 대치하고 상기 단계를 반복하는 것을 특징으로 하는 디지털/아날로그 변환 방법.
제6항에 있어서, 상기 새로운 제어값과 상기 이전 제어값의 차의 절대값을 계산하는 단계와; 상기 절대값과 상기 소정의 값()을 비교하는 단계와; 상기 절대값이 상기 소정의 값()보다 클 때, 상기 시정수를 감소시키는 단계와; 상기 절대값이 상기 소정의 값()보다 작을 때, 상기 시정수를 증가시키는 단계와; 상기 새로운 제어값이 상기 이전 제어값보다 큰지 작은 지의 여부를 판별하는 단계와; 상기 새로운 제어값이 상기 이전 제어값보다 클 때 상기 펄스 신호의 듀티비를 증가시키는 단계와; 상기 새로운 제어값이 상기 이전 제어값보다 작을 때 상기 펄스 신호의 듀티비를 감소시키는 단계 및; 상기 새로운 제어값을 이전 제어값으로 대치하고 상기 단계를 반복하는 단계를 포함하는 것을 특징으로 하는 디지털/아날로그 변환 방법.