KR100219065B1 - 반도체 장치의 전계효과트랜지스터 제조방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
반도체 장치 제조방범.
2. 발명이 해결하려고 하는 기술적 과제
게이트 오버랩이 매우 정확히 컨트롤(Contro1)되고 핫 캐리어(Hot Carrier)에 의한 붕괴(Degradation)에 대해 저항력(Endurance)이 크게 향상된 반도체 장치의 전계효과트랜지스터 제조방법을 제공하고자 함.
3. 발명의 해결방법의 요지
반도체 기판상에 게이트 전극용 폴리설리콘막 패턴을 형성하고, 상기 게이트 전극용 폴리실리콘막 패턴 전면에 선택적 에피택셜충을 형성하여 게이트 전극을 형성한후, 소오스/드레인 영역 형성을 위한 이온주입 공정시 상기 선택적 에피택셜층에 불순물을 첨가한 다음, 상기 게이트 전극 측벽에 산화막 스페이서를 형성하고, 상기 게이트 전극 및 상기 소오스/드레인 영역에 실리사이드막을 형성하는 것을 포함해서 이루어진 전계효과트랜지스터 제조방법을 제공하고자 함.
4. 발명의 중요한 용도
반도체 소자 제조 공정 중 전계효과트랜지스터 제조 공정에 이용됨.
Description
본 발명은 반도체 장치의 전계효과트랜지스터 제조방법에 관한 것으로, 특히 디프(Deep) 서브미크론(Submicron)의 선폭을 갖는 고집적 소자에서의 소오스/드레인 접합 및 게이트 전극의 면저항을 최소화하기 위한 샐리사이드(Self-AlignedsiLICIDE; SALICIDE) 구조를 갖는 반도체 장치의 전계효과트랜지스터 제조방법에 관한 것이다.
일반적으로, 반도체 소자가 점차 고집적화되어감에 따라 단채널(Short Channel) 효과를 억제함과 동시에 얕은 소오스/드레인 접합 및 게이트 전극의 면저항(Sheet Resistance) 감소가 요구되고 있다.
도1a 내지 도1d는 종래기술에 따른 반도체 장치의 전계효과트랜지스터 제조 공정 단면도로, FOND(Fully Overlapped Nitride-etch Defined) 소자 제조 공정 단면도이다.
먼저, 도1a는 실리콘 기판(1)상에 게이트 산화막(2) 및 게이트 전극용 폴리실리콘막(3)의 증착 및 도핑 공정을 진행하고, 상기 게이트 전극용 폴리실리콘막(3) 상부에 질화막(4)을 증착한 후, 게이트 전극 마스크를 사용한 식각공정에 의해 하부의 게이트 전극용 폴리실리콘막(3)이 노출될때까지 상기 질화막(4)을 식각한 다음, 상기 질화막(4)에 의해 노출된 부위의 상기 실리콘 기판(1)에 대해 저농도 이온주입 공정을 실시하여 저농도 이온주입 영역(8)을 형성한 것을 도시한 것이다.
이어서, 도1b는 상기 저농도 이은주입 영역(8)까지 형성된 웨이퍼에 대헤 열처리(Anneal)한 다음, 전체구조 상부에 제1 산화막을 형성하고, 비등방성 전면식각에 의해 상기 질화막(4) 측벽에 제1 산화막 스페이서(5)를 형성한 후, 상기 제1 산화막 스페이서(5)를 식각장벽으로 하부의 게이트 전극용 폴리실리콘막(3) 및 게이트 산화막(2)을 식각하여 게이트 전극(3a)을 형성한 것을 도시한 것이다.
계속해서, 도1c는 소오스/드레인 영역 형성을 위한 고농도 불순물 이온주입공정을 실시하여 고농도 이온주입 영역(9)을 형성하여 LDD 구조의 소오스/드레인영역을 형성하고, 열처리한 후, 상기 제1 스페이서 산화막(5) 및 상기 질화막(4)을 차례로 제거한 다음, 전체구조 상부에 제2 산화막을 형성하고, 비등방성 전면식각에 의해 상기 게이트 전극(3a) 측벽에 제2 산화막 스페이서(6)를 헝성한 것을 도시한 것이다.
마지막으로, 도1d는 전체구조 상부에 티타늄막 증착하고, 상기 티타늄막 형성 공정까지 완료된 웨이퍼에 대해 급속 열처리(Rapid Thermal Anneal) 공정을 실시하여 상기 게이트 전극(3a) 및 고농도 이온주입 영역(9)상의 상기 티타늄막을 상변환시켜 티타늄실리사이드막(7)을 형성한 다음, 상기 티타늄막과 게이트 전극(3a) 및 고농도 이은주입 영역(9)에 형성된 티타늄실리사이드막(7)의 식각선택비를 이용하여 상기 티타늄막을 제거한 것을 도시한 것이다.
그러나, 소자가 점차 고집적화되어갈수록 채널의 길이는 작아지게되고, 이에 따라 핫 캐리어(Hot Carrier)에 의한 소자의 특성 열화는 필연적인데, 최근 이를 개선하기 위한 방안으로 상기와 같은 FOND(Fully Overlapped Nitride-etch Defined) 소자나 게이트와 드레인이 오버랩된 소자(Gate Drain (Overlapped Device), 큰 각 경사 이온주입된 드레인(Large Angle Tilt Implant Drain)을 갖는 소자 또는 전도된(Inverse) T형 게이트를 갖는 소자를 제작하고 있으나, 이온주입의 채널링(Channealing) 또는 전체적인 소자 제조 공정이 복잡해져 제품의 생산성이 저하되는 등의 문제점이 있였다.
상기와 같은 문제점을 해결하기 위해서 안출된 본 발명은 게이트 오버랩이 매우 정확히 컨트롤(Contro1)되고 핫 캐리어(Hot Carrier)에 의한 붕괴(Degradation)에 대해 저항력(Endurance)이 크게 향상된 반도체 장치의 전계효과트랜지스터 제조방법을 제공하는데 그 목적이 있다.
제1a도 내지 제1d도는 종래기술에 따른 반도체 장치의 젼계효과트랜지스터 제조 공정 단면도.
제2a도 내지 제2c도는 본 발명의 일실시예에 따른 반도체 장치의 전계효과트랜지스터 제조 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 실리콘 기판 20 : 게이트 산화막
30 : 게이트 전극 40 : 에피택셜층
50 : 산화막 스페이서 60 : 티타늄실리사이드막
70 : 저농도 이온주입 영역 80 : 고농도 이온주입 영역
상기 목적을 달성하기 위하여 본 발명은 반도체 기판상에 게이트 절연막 및 게이트 전극용 폴리실리곤막을 차례로 형성하는 단계; 게이트 전극용 마스크를 사용한 식각 공정에 의해 게이트 전극용 폴리실리콘막 패턴을 형성하는 단계; 저농도 이온주입 공정을 실시하는 단계; 상기 게이트 전극용 폴리실리콘막 패턴 전면에 소정두께의 선택적 에피택셜층을 형성하여 게이트 전극을 형성하는 단계; 고농도 이온주입 공정을 실시하여 상기 선택적 에피택셜층에 불순물을 첨가하면서 소오스/드레인 영역을 형성하는 단계;상기 게이트 전극 측벽에 산화막 스페이서를 헝성하는 단계; 및 상기 게이트 전극 및 상기 소오스/드례인 영역에 실리사이드막을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도2a 내지 도2c는 본 발명의 일실시예에 따른 반도체 장치의 전계효과트랜지스터 제조 공정 단면도이다.
먼저, 도2a는 실리콘 기판(10)상에 게이트 산화막(20) 및 게이트 전극용 폴리실리콘막의 증착 및 도핑 공정을 진행하고, 전체구조 상부에 포토레지스트를 도포한 후, 게이트 전극 마스크를 사용한 노광·현상 공정에 의해 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각마스크로 상기 게이트 산화막(20)이 노출될때까지 상기 게이트 전극용 폴리실리콘막올 식각하여 게이트 전극(30)을 형성한 다음, 상기 포토레지스트 패턴을 게거하고, LDD(Lightly Doped Drain) 방식에 의해 저농도 이온주입 영역(70)을 형성한 것을 도시한 것이다.
이때, 상기 게이트 전극(30) 형성 공정시 하부에 게이트 산화막(20)을 잔류시키는 것을 이후의 선택적 에피택셜충 형성 공정시 상기 선택적 에피택셜층이 게이트 전극에만 성장되도록하기 위해서이다.
이어서, 도2b는 선택적 에피택셜 폴리실리콘막 성장법(Selective Epitaxia1 Polysilicon Growth)에 의해 약 500Å 내지 3000Å 정도 두께의 비도핑된 폴리실리콘막을 상기 게이트 전극(30) 상부에만 선택적으로 증착하여 에피택셜층(40)을 형성한 후, 고농도 불순물 이은주입 공정에 의해 상기 에피택셜층(40) 즉, 비도핑된 폴리실리콘막에 대해 불순물을 도핑함과 동시에 고농도 이온주입 영역(80)을 형성한 다음, 열처리한 것을 도시한 것이다.
마지막으로, 도2c는 전체구조 상부에 산화막을 형성하고, 비등방성 전면식각에 의해 상기 에피택셜층(40) 측벽에 산화막 스페이서(50)를 형성한 후, 전체구조 상부에 티타늄막 증착하고, 상기 티타늄막 형성 공정까지 완료된 웨이퍼에 대해 급속 열처리(Rapid Thermal Anneal) 공정을 실시하여 상기 에피택셜층(40) 및 고농도 이온주입 영역(80)상의 상기 티타늄막을 상 변환시켜 티타늄실리사이드막(60)을 형성한 다음, 상기 티타늄막과 에피택셜층(40) 및 고농도 이온주입 영역(80)에 형성된 티타늄실리사이드막(60)의 식각선택비를 이용하여 상기 산화막 스페이서(50)상부의 티타늄막을 제거한 것을 도시한 것이다.
이상에서 설명한 본 발명은 전술한 실시예 및 침부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 빈경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 종래의 제1 및 제2 산화막 스페이서 형성 공정 등의 복잡한 공정을 거치지 않고 비교적 간단한 공정으로 종래의 FOND(Fully Overlapped Nitride-etch Defined) 소자와 동일한 특성을 유지하는 소자를 제작할 수 있어 0.5㎛이하의 게이트 전극 길이를 갖는 고집적 소자에서 핫 캐리어(Hot Carrier)에 의한 붕괴에 대해 저항력을 향상시킬 수 있어 소자의 생산성 및 제조 수율을 향상시킬 수 있다.
Claims (3)
- 반도체 기판상에 게이트 절연막 및 게이트 전극용 폴리실리곤막을 차례로 형성하는 단계; 게이트 전극용 마스크를 사용한 식각 공정에 의해 게이트 전극용 폴리실리콘막 패턴을 형성하는 단계; 저농도 이온주입 공정을 실시하는 단계; 상기 게이트 전극용 폴리실리콘막 패턴 전면에 소정두께의 선택적 에피택셜층을 형성하여 게이트 전극을 형성하는 단계; 고농도 이온주입 공정을 실시하여 상기 선택적 에피택셜층에 불순물을 첨가하면서 소오스/드레인 영역을 형성하는 단계; 상기 게이트 전극 측벽에 산화막 스페이서를 형성하는 단계;및 상기 게이트 전극 및 상기 소오스/드레인 영역에 실리사이드막을 형성하는 단계를 포함해서 이루어진 반도체 장치의 전계효과트랜지스터 제조방법.
- 제1항에 있어서, 상기 선택적 에피택셜층은 비도핑된 폴리실리콘막인 것을 특징으로 하는 반도체 장치의 전계효과트랜지스터 제조방법.
- 제2항에 있어서, 상기 선택적 에피택셜층은 약 500Å 내지 3000Å의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 전계효과트랜지스터 제조방법.
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