KR100215872B1 - Method for fabricating cmos - Google Patents
Method for fabricating cmos Download PDFInfo
- Publication number
- KR100215872B1 KR100215872B1 KR1019960076875A KR19960076875A KR100215872B1 KR 100215872 B1 KR100215872 B1 KR 100215872B1 KR 1019960076875 A KR1019960076875 A KR 1019960076875A KR 19960076875 A KR19960076875 A KR 19960076875A KR 100215872 B1 KR100215872 B1 KR 100215872B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- semiconductor substrate
- region
- semiconductor
- semiconductor layer
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
반도체소자의 제조방법에 관한 것으로 특히, 고집적소자 및 공정 단순화에 적당한 씨모스소자의 제조방법에 관한 것이다. 이와 같은 씨모스소자의 제조방법은 제 1 도전형 반도체 기판의 소정영역에 필드산화막을 형성하여 활성영역과 격리영역을 정의하는 단계, 상기 반도체기판전면에 제 1 절연막을 형성하는 단계, 상기활성영역에 인접한 양측 상기 필드산화막을 일정깊이 제거하는 단계, 상기 필드산화막의 측면에 상기 활성영역을 감싸도록 반도체층을 형성하는 단계, 상기 반도체층을 포함한 상기 반도체 기판 전면에 게이트 절연막과 게이트 전극을 형성하는 단계, 상기 게이트 전극의 양측 상기 반도체기판에 제 2 도전형 불순물 영역을 형성하는 단계, 상기 게이트 전극 양측 상기 반도체층에 제 1 도전형 불순물 영역을 형성하는 단계를 포함하여 고집적 및 공정단순화에 용이한 반도체소자를 제공할 수있는 효과가 있다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a CMOS device suitable for high integration device and process simplification. In the method of manufacturing the CMOS device, the method may further include forming a field oxide layer on a predetermined region of a first conductivity type semiconductor substrate to define an active region and an isolation region, and forming a first insulating layer on the front surface of the semiconductor substrate. Removing the field oxide layer on both sides of the field oxide layer, forming a semiconductor layer on the side surface of the field oxide layer to surround the active region, and forming a gate insulating layer and a gate electrode on the entire surface of the semiconductor substrate including the semiconductor layer. And forming a second conductivity type impurity region in the semiconductor substrate on both sides of the gate electrode, and forming a first conductivity type impurity region in the semiconductor layer on both sides of the gate electrode. There is an effect that can provide a semiconductor device.
Description
본 발명은 반도체소자에 관한 것으로 특히, 고집적소자 및 공정단순화에 적당한 씨모스소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly, to a method for manufacturing a CMOS device suitable for high integration devices and process simplicity.
일반적으로 씨모스는 반도체기판에 피모스(P channel MOS)와 엔모스(Nchannel MOS)로 구성된다.In general, CMOS is composed of P-channel MOS and N-channel MOS on a semiconductor substrate.
예를들어 에스램(SRAM) 셀에 사용되는 씨모스소자는 앤모스 벌크 트랜지스터를 기판에 형성하고 그 위에 피모스 박막 트랜지스터를 적층하여 형성하기도 하는데 이와 같이 적층하여 형성하는 씨모스소자는 공정스텝이 많아서 생산성이 저하된다는 문제점이 있었다. 따라서 로드(Load)를 피모스 박막 트랜지스터로 형성하고 드라이브 트랜지스터를 엔모스 벌크 트랜지스터로 형성하는 에스램 셀과 같은 소자는 집적도를 높이고 공정을 단순화시킬수 있는 씨모스소자가 요구되고 있다.For example, CMOS devices used in SRAM cells may be formed by forming NMOS bulk transistors on a substrate and stacking PMOS thin film transistors thereon. There was a problem that the productivity is lowered. Therefore, a device such as an SRAM cell, in which a load is formed of a PMOS thin film transistor and a drive transistor is formed of an NMOS bulk transistor, requires a CMOS device capable of increasing integration and simplifying a process.
이하에서 첨부된 도면을 참조하여 종래 씨모스소자를 설명하기로 한다.Hereinafter, a CMOS device will be described with reference to the accompanying drawings.
도 1은 종래 씨모스소자의 단면 구조도이다.1 is a cross-sectional structural view of a conventional CMOS device.
종래의 씨모스소자는 도 1에 나타낸 바와 같이, 필드 산화막(2)으로 격리된 반도체기판(1)의 활성영역상에 게이트 산화막(3)과 게이트 전극(4)이 적층되어 앤모스(NMOS) 벌크 트랜지스터가 형성된다. 그리고, 상기 앤모스 벌크 트랜지스터의 게이트 전극(4)을 포함한 기판(1)전면에 실리콘 산화막으로 층간 절연막(5)이 형성된다. 또한, 상기 층간 절연막(5)상의 소정영역에 피모스(PMOS) 박막 트랜지스터의 게이트 전극(6)이 형성되고, 상기 피모스 박막 트랜지스터의 게이트 전극(6)위에는 게이트 산화막(7)이 형성된다. 그리고, 상기 피모스 박막 트랜지스터의 게이트 전극(6)상측의 게이트 산학막(7)위에 피모스 박막 트랜지스터의 바디 폴리실리콘층(8)이 형성되고, 상기 피모스 박막 트랜지스터의 게이트 전극(6) 양측의 피모스 박막 트랜지스처의 바디 폴리실리콘층(8)에는 소오스/드레인으로 이용할 불순물영역(9)이 형성되어 있다.In the conventional CMOS device, as illustrated in FIG. 1, a gate oxide film 3 and a gate electrode 4 are stacked on an active region of a semiconductor substrate 1 separated by a field oxide film 2, thereby forming an NMOS. Bulk transistors are formed. An interlayer insulating film 5 is formed of a silicon oxide film on the entire surface of the substrate 1 including the gate electrode 4 of the NMOS bulk transistor. The gate electrode 6 of the PMOS thin film transistor is formed in a predetermined region on the interlayer insulating film 5, and the gate oxide film 7 is formed on the gate electrode 6 of the PMOS thin film transistor. Then, the body polysilicon layer 8 of the PMOS thin film transistor is formed on the gate engineering film 7 on the gate electrode 6 of the PMOS thin film transistor, and both sides of the gate electrode 6 of the PMOS thin film transistor are formed. An impurity region 9 to be used as a source / drain is formed in the body polysilicon layer 8 of the PMOS thin film transistor of.
종래 씨모스소자의 구조에 있어서는 피모스 박막 트랜지스터를 앤모스 벌크트랜지스터 위에 적층하여 형성하므로 공정이 복잡하고, 그외에도 피모스 박막 트랜지스터와 앤모스 벌크 트랜지스터의 게이트 전극을 각각 다른층으로 이용하므로공정이 북잡하여 생산성이 떨어지는 등의 문제가 있었다.In the structure of the conventional CMOS device, since the PMOS thin film transistor is formed by stacking the NMOS bulk transistor, the process is complicated. In addition, since the gate electrode of the PMOS thin film transistor and the NMOS bulk transistor are used as different layers, the process is performed. It was crowded and there was a problem such as low productivity.
본 발명은 상기한 바와 같은 종래 씨모스소자의 문제점을 해결하기 위하여 안출한 것으로 피모스와 앤모스 트랜지스터의 게이트 전극을 공통으로 하여 고집적 및 공정 단순화에 적당한 씨모스소자의 제조방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the problems of the conventional CMOS device as described above. The purpose of the present invention is to provide a method for manufacturing a CMOS device suitable for high integration and process simplification by using a gate electrode of a PMOS and NMOS transistor in common. have.
도 1은 종래 씨모스소자의 단면 구조도1 is a cross-sectional structure diagram of a conventional CMOS device
도 2a 내지 도 2i는 본 발명 씨모스소자의 제조공정 단면도 및 평면도2A to 2I are a cross-sectional view and a plan view of a manufacturing process of the present invention CMOS device
도 3a는 도 2g의 II-II '선에 따른 단면 구조도3A is a cross-sectional structural view taken along the line II-II 'of FIG. 2G
도 3b는 도 2h의 II-II '선에 따른 단면 구조도3b is a cross-sectional structural view taken along the line II-II 'of FIG. 2h
도 4는 본 발명 씨모스소자의 사시도4 is a perspective view of the present CMOS device
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
10 : 제 1 도전형 반도체기판 11 : 필드산화막10: first conductivity type semiconductor substrate 11: field oxide film
12 : 제 1 절연막 13 : 반도체층12: first insulating film 13: semiconductor layer
14 : 제 2 절연막 15a : 게이트라인14: second insulating film 15a: gate line
16 : 제 2 도전형 불순물 영역 17 : 제 1 도전형 불순물 영역16: second conductivity type impurity region 17 first conductivity type impurity region
본 발명에 따른 씨모스소자의 제조방법은 제 1 도전형 반도체 기판의 소정영역에 필드산화막을 형성하여 활성영역과 격리영역을 정의하는 단계, 상기 반도체기판전면에 제 1 절연막을 형성하는 단계, 상기 활성영역에 인접한 양측 상기 필드산화막을 일정깊이 제거하는 단계, 상기 필드산화막의 측면에 상기 활성영역을 감싸도록 반도체층을 형성하는 단계, 상기 반도체층을 포함한 상기 반도체 기판 진면에게이트 절연막과 게이트 전극을 형성하는 단계, 상기 게이트 전극의 양측 상기 반도체기판에 제 2 도전형 불순물 영역을 형성하는 단계, 상기 게이트 전극 양측 상기 반도체충에 제 1 도전형 불순물 영역을 형성하는 단계를 포함한다.According to the present invention, a method of manufacturing a CMOS device may include forming a field oxide layer on a predetermined region of a first conductivity type semiconductor substrate to define an active region and an isolation region, and forming a first insulating layer on the front surface of the semiconductor substrate. Removing a predetermined depth from both sides of the field oxide layer adjacent to an active region, forming a semiconductor layer on the side surface of the field oxide layer to cover the active region, and forming a gate insulating film and a gate electrode on the true surface of the semiconductor substrate including the semiconductor layer. Forming a second conductivity type impurity region in the semiconductor substrate on both sides of the gate electrode, and forming a first conductivity type impurity region in the semiconductor layer on both sides of the gate electrode.
이와 같은 본 발명 씨모스소자의 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.Such a method of manufacturing the CMOS device will be described with reference to the accompanying drawings.
도 2a 내지 도 2i와는 본 발명 씨모스소자의 제조공정 단면도이고, 도 3a는 도 2g의 II-II'선에 따른 단면 구조도이며,3b는 도 2h의 II-II'선에 따른 단면구조도이다. 이때, 도 2a 내지 도 2i의 좌측에 나타낸 도면은 평면도이고, 우측에 나타낸 도면은 도 2a 내지 도 2i의 I-I '선에 따른 단면 구조도이다.2A to 2I are cross-sectional views of a manufacturing process of the present invention, FIG. 3A is a cross-sectional structural view taken along the line II-II 'of FIG. 2G, and 3b is a cross-sectional structural view taken along the line II-II' of FIG. 2H. 2A to 2I is a plan view of the left side and a view of the right side is a cross-sectional view taken along line II ′ of FIGS. 2A to 2I.
먼저, 도 2a에 나타낸 바와 같이, 제 1도전형 반도체기판(10)의 소정영역에 통상의 공정을 사용하여 필드산화막(11)을 형성하여 활성영역(active region)(A)과 격리영역(field region)을 정의한다.First, as shown in FIG. 2A, the field oxide film 11 is formed in a predetermined region of the first conductive semiconductor substrate 10 by using a conventional process to form an active region A and an isolation region. region).
도 2b에 나티낸 바와 같이, 상기 활성영역(A)양측에 인접한 필드산화막(11)을 이방성 식각법으로 일정깊이 제거한다. 그다음, 상기 필드산화막(11)을 포함한 반도체기판(10)전면에 제 1 절연막(12)을 형성한다. 이때, 상기 제 1 절연막(12)은 산화막과 질화막중 어느 하나로 형성한다.As shown in FIG. 2B, the field oxide film 11 adjacent to both sides of the active region A is removed by anisotropic etching. Next, a first insulating film 12 is formed on the entire surface of the semiconductor substrate 10 including the field oxide film 11. In this case, the first insulating film 12 is formed of one of an oxide film and a nitride film.
도 2c에 나타낸 바와 같이, 상기 제 1 절연막(12)전면에 반도체층(13)을 형성한후 반응성 이온 식각법을 이용한 에치백 공정으로 상기 일정깊이로 제거된 필드산화막(11)의 측면에 측벽 스페이서 형상으로 남긴다. 이때, 상기 반도체층(13)은 바디 폴리실리콘층을 형성한 것으로 필드산화막(11)을 형성한 격리영역에만 남아 있을 정도로 형성하는 것으로 1/4 원형 형상으로 형성되어 활성영역(A)을 둘러싸는 형상으로 형성된다. 그리고, 상기 반도체층(13)은 언도프트(undoped) 폴리실리콘을 사용하여 형성한다.As shown in FIG. 2C, a sidewall is formed on the side surface of the field oxide film 11 that is removed to a predetermined depth by an etch back process using a reactive ion etching method after forming the semiconductor layer 13 on the front surface of the first insulating film 12. It is left in a spacer shape. In this case, the semiconductor layer 13 is formed of a body polysilicon layer, which is formed so as to remain only in the isolation region in which the field oxide film 11 is formed. It is formed into a shape. The semiconductor layer 13 is formed using undoped polysilicon.
도 2d에 나타낸 바와 같이, 상기 반도체층(13)을 포함한 반도체기판(10)전면에 게이트 절연막(14)을 형성한다. 이때, 상기 게이트 절연막(14)은 산화막과 질화막중 어느 하나로 형성한다.As shown in FIG. 2D, the gate insulating film 14 is formed on the entire surface of the semiconductor substrate 10 including the semiconductor layer 13. In this case, the gate insulating layer 14 is formed of any one of an oxide film and a nitride film.
도 2e에 나타낸 바와 같이, 상기 게이트 절연막(14)전면에 게이트 전극용 폴리실리콘(15)을 형성한다.As shown in FIG. 2E, the gate silicon polysilicon 15 is formed on the entire surface of the gate insulating film 14.
도 2f에 나타낸 바와 같이, 상기 게이트전극용 폴리실리콘(15)을 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 상기 반도체기판(10)의 활성영역(A)의 중앙부분를 포함한 반도체층(13) 및 필드산화막(11)상에 게이트라인(15a)을 형성한다.As shown in FIG. 2F, the polysilicon 15 for gate electrodes is selectively patterned (photolithography process + etching process) to include a semiconductor layer 13 including a central portion of an active region A of the semiconductor substrate 10. And a gate line 15a is formed on the field oxide film 11.
도 2g 및 도 3a에 나타낸 바와 같이, 상기 반도체층(13)을 제 1 감광막(PR10)을 이용하여 선택적으로 마스킹한후 노출된 반도체기판(10)에 소오스/드레인영역을 형성하기 위한 제 2 도전형 불순물 이온을 주입하여 게이트라인(15a)의 양측 반도체기판(10)에 제 2 도전헝 불순물 영역(16)을 형성한다. 즉, 벌크(bulk)트랜지스터를 형성한다.As shown in FIGS. 2G and 3A, the semiconductor layer 13 is selectively masked using the first photoresist film PR 10 , and thereafter, a second layer for forming a source / drain region in the exposed semiconductor substrate 10 is performed. The conductive impurity ions are implanted to form a second conductive impurity region 16 on both semiconductor substrates 10 of the gate line 15a. That is, a bulk transistor is formed.
도 2h 및 도 3b에 나타낸 바와 같이, 상기 제 1 감광막(PR10)을 제거한후 상기 반도체기판(10)의 활성영역(A)을 제 2 감광막(PR11)을 이용하여 선택적으르 마스킹한후 노출된 반도체층(13)에 게이트라인(15a)을 마스크로 이용한 제 1 도전형 이온주입공정으로 상기 게이트라인(15a)양측의 반도체층(13)에 제 1 도전형 불순물영역(17)을 형성한다. 이때, 상기 게이트 라인(15a) 아래의 이온주입되지 않는 반도체층(13)은 채널영역이다.Fig. 2h, and as shown in Figure 3b, the first photoresist layer (PR 10) after removing the used as an active region (A) the second photoresist layer (PR 11) of the semiconductor substrate 10 is selectively lazy masked after exposure The first conductive type impurity region 17 is formed in the semiconductor layer 13 on both sides of the gate line 15a by a first conductivity type ion implantation process using the gate line 15a as a mask in the semiconductor layer 13. . In this case, the non-implanted semiconductor layer 13 under the gate line 15a is a channel region.
도 2i에 나타낸 바와 같이, 상기 제 2 감광막(PR11)을 제거하여 게이트라인을 공통으로 사용하는 씨모스소자를 완성한다.As shown in FIG. 2I, the second photosensitive film PR 11 is removed to complete a CMOS device using a gate line in common.
도 4는 도 2i에 나타낸 바와 같은 본 발명 씨모스소자의 사시도이다.4 is a perspective view of the CMOS device of the present invention as shown in FIG. 2I.
즉, 본 발명에 따른 씨모스소자는 공통 게이트라인(15a)의 양측면으로 반도체기판(10)의 활성영역에는 기판과 반대 도전형의 불순물 이온을 주입하여 벌크 트랜지스터를 형성하고, 상기 활성영역을 감싸는 형상으로 형성된 반도체층(13)에는 기판과 동일 도전형의 불순물 이온을 주입하여 박막 트랜지스터로 형성한 것이다.That is, in the CMOS device according to the present invention, a bulk transistor is formed by implanting impurity ions opposite to the substrate into the active region of the semiconductor substrate 10 on both sides of the common gate line 15a to form a bulk transistor, and surround the active region. The semiconductor layer 13 formed in the shape is formed of a thin film transistor by implanting impurity ions of the same conductivity type as the substrate.
본 발명에 따른 씨모스소자의 제조방법에 있어서는 박막 트랜지스터를 벌크트랜지스터의 게이트 전극위에 형성하지 않고 측벽 스페이서 형상의 반도체층을 바디 폴리실리콘으로 이용하고, 박막 트랜지스터와 벌크 트랜지스터의 게이트 전극을 공통 게이트 전극 리인으로 이용하여 마스크 공정을 단축하여 공정을 단순화 및 고집적화에 유리하며, 박막 트랜지스터의 채널을 이중으로 하여 온 전류 특성을 향상시키는 효과가 있다.In the method for manufacturing a CMOS device according to the present invention, a thin film transistor is formed on a gate electrode of a bulk transistor, and a sidewall spacer-like semiconductor layer is used as the body polysilicon, and the gate electrode of the thin film transistor and the bulk transistor is a common gate electrode. It is advantageous to simplify the process and shorten the integration process by shortening the mask process by using the rein, and improve the on-current characteristics by doubling the channel of the thin film transistor.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960076875A KR100215872B1 (en) | 1996-12-30 | 1996-12-30 | Method for fabricating cmos |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960076875A KR100215872B1 (en) | 1996-12-30 | 1996-12-30 | Method for fabricating cmos |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980057578A KR19980057578A (en) | 1998-09-25 |
| KR100215872B1 true KR100215872B1 (en) | 1999-08-16 |
Family
ID=19492357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960076875A KR100215872B1 (en) | 1996-12-30 | 1996-12-30 | Method for fabricating cmos |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100215872B1 (en) |
-
1996
- 1996-12-30 KR KR1019960076875A patent/KR100215872B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980057578A (en) | 1998-09-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH098290A (en) | Semiconductor device and manufacture thereof | |
| JPH0324735A (en) | Manufacture of semiconductor device | |
| JPH1084045A (en) | Semiconductor integrated circuit device and its manufacturing method | |
| JPH05865B2 (en) | ||
| JP2596117B2 (en) | Method for manufacturing semiconductor integrated circuit | |
| KR100209750B1 (en) | Structure of cmos device and method of manufacturing the same | |
| KR100215872B1 (en) | Method for fabricating cmos | |
| JPH09186253A (en) | Semiconductor device and its manufacture | |
| JPH0432260A (en) | Semiconductor device and method for forming its wiring | |
| JP2003249567A (en) | Semiconductor device | |
| JP2000164727A (en) | Manufacture of semiconductor device | |
| JPS61270859A (en) | Manufacture of cmos semiconductor device | |
| KR20000061623A (en) | Manufacturing method of CDMOS | |
| KR100356784B1 (en) | Method for manufacturing cmos fet having micro line width | |
| KR100268928B1 (en) | Method for fabricating semiconductor device | |
| JP2633525B2 (en) | Method for manufacturing semiconductor device | |
| KR100295915B1 (en) | Method for manufacturing cmos transistor to which dual gate is applied | |
| KR100398571B1 (en) | Method of manufacturing merged memory and logic device | |
| JPS63272066A (en) | Manufacture of semiconductor device | |
| KR100327438B1 (en) | method for manufacturing of low voltage transistor | |
| KR100207547B1 (en) | Method of fabricating cmos | |
| KR100408729B1 (en) | Method for manufacturing transistor | |
| KR100474543B1 (en) | Manufacturing method of semiconductor device | |
| JP2806226B2 (en) | Method of manufacturing MIS type semiconductor integrated circuit device | |
| KR20020046916A (en) | Method for manufacturing semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20070419 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |