KR100214020B1 - 가변프레임 구조를 가지는 디지털 통신시스템에서의 다중화 및 역다중화장치 - Google Patents

가변프레임 구조를 가지는 디지털 통신시스템에서의 다중화 및 역다중화장치 Download PDF

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Abstract

본 발명은 가변프레임 구조를 가지는 디지털 통신시스템에서의 주파수 조정에 관한 것으로, 특히, 데이터를 출력하는 제1FIFO(10)와, 상기 제1FIFO부에 데이터를 쓸 주소를 출력하는 제1라이트부(20)와, 상기 제1FIFO부에 데이터를 읽어낼 주소를 출력하는 제1리드부(30)와, 상기 라이트어드레스와 리드어드레스의 주소값과 프레임싱크의 신호를 사용하여 프레임의 데이터 구간을 늘리도록 하는 채움표시신호와 데이터의 구간을 줄이도록 하는 지움표시신호를 출력하는 채움/지움판단부와, 제어신호를 발생하여, 상기 제1리드부에서 출력하는 리드어드레스 값을 제어하는 먹스부(50)를 포함하여 구성됨을 특징으로 하는 가변 프레임 구조를 가지는 디지털 통신시스템에서의 다중화 및 역다중화장치이다.
이러한 본 발명은, 데이터출력클럭을 데이터입력클럭에서 유도할 경우, 위상 잡음으로 인해 전송신호의 품질이 떨어지는데, 이를 방지하기 위해 일반 오실데이터를 이용하여 만든 데이터출력클럭은 위상잡음이 없으므로 데이터입력클럭을 유도하여 만들때보다 더 좋은 전송신호를 만드는 효과가 있는 것이다.

Description

가변프레임 구조를 가지는 디지털 통신시스템에서의 다중화 및 역다중화장치
본 발명은 위성방송, HDTV(High Definition Television : 고선명 텔레비젼)등의 디지털 통신분야에서 가변프레임 구조를 사용하여 주파수를 조정하는 것에 관한 것으로, 특히, 위상잡음(phase noise, jitter) 때문에 발생하는 전송신호의 품질 저하를 막기 위해서 데이터출력클럭을 데이터입력클럭에서 유도하지 않고, 일반 오실레이터를 이용하는 가변프레임 구조를 가지는 디지털 통신시스템에서의 다중화 및 역다중화장치이다.
주지하다시피 일반적으로 사용되는 위상동기루프(Phase Locked Loop)는 위상 비교기(1)와 루프필터(2)와 전압제어발진기(3)로 구성되며, 위상비교기(1)의 신호출력단은 루프필터(2)의 신호입력단에 접속되고, 전압제어발진기(3)의 신호입력단은 루프필터(2)의 신호출력단에 접속되고, 전압제어발진기(3)의 신호출력단에서 위상비교기(1)로 피드백하여 구성되었다.
이러한 종래장치는 인가된 데이터입력클럭 신호와 전압제어발진기(3)에서 출력된 위상을 위상비교기(1)에서 비교하고, 상기 위상비교기(1)에서 출력되는 신호는 루프필터(2)에 인가한다. 또한, 전압제어발진기(3)는 루프필터(2)에서 인가된 신호에 의해 데이터출력클럭을 출력하게 된다. 이러한 동작은 위상동기루프를 이용하여 데이터입력클럭에서 데이터출력클럭이 유도되도록 동작되었다.
그러나, 상기와 같이 구성된 종래의 장치는 데이터입력클럭에서 유도된 데이터출력클럭은 위상동기루프를 거치면서 자연 발생하는 위상잡음을 가지게 되므로 인하여 전송신호의 품질이 떨어지는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래의 문제점을 해소하기 위한 것으로, 특히, 데이터입력클럭에서 유도된 데이터출력클럭이 가지는 위상잡음 때문에 발생하는 전송신호 품질의 저하를 막기 위해서, 일반 오실레이터를 이용하고, 또한, 프레임의 구조를 완전히 고정시키지 않고 프레임의 일부 구간을 유동적으로 이용하여, 데이터입력클럭이 상대적으로 크면 프레임 구조의 데이터 구간을 더 늘려 주고, 데이터입력클럭이 작으면 데이터 구간을 줄여 오버플로나 언더플로를 방지함으로써, 전송신호의 품질이 향상되도록 하는 가변프레임의 구조를 가지는 디지털 통신시스템에서의 다중화 및 역다중화장치를 제공하는 데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명 가변프레임 구조를 가지는 디지털 통신시스템에서의 다중화장치는 일정한 입력속도로 입력되는 입력데이터를 버퍼링하여 프레임의 데이터 구간에서 데이터를 출력하는 FIFO부와; 데이터 입력 클럭을 인가 받아, 상기 FIFO부에 데이터를 쓸 주소를 출력하는 주소 발생기라이트부와; 데이터 출력 클럭을 인가받아, 상기 FIFO부에 데이터를 읽어낼 주소를 출력하는 주소발생기 리드부와; 상기 라이트어드레스와 리드어드레스의 주소값과 프레임싱크의 신호를 사용하여 프레임의 데이터 구간을 늘리도록 하는 채움표시신호와 데이터의 구간을 줄이도록 하는 지움표시신호를 출력하는 채움/ 지움판단부와' 상기 채움/ 지움판단부의 신호출력단에 접속되어, 상기 채움/ 지움판단부에서 인가된 신호로 제어신호(RDEN)를 발생하여, 상기 리드부에서 출력하는 리드 어드레스 값을 제어하는 먹스부를 포함하여 구성됨을 그 기술적 구성상의 특징으로 한다.
또한, 상기 채움/ 지움판단부는, 라이트 어드레스를 프레임 싱크 신호의 라이징 에지에서 읽어 들이는 제1플립플롭과; 리드 어드레스를 프레임 싱크 신호의 라이징 에지 에서 읽어 들이는 제2플립플롭과; 상기 제1플립플롭과 제2플립플롭의 신호 출력단에 접속되어, 라이트 어드레스에서 리드 어드레스를 뺀 값을 출력하는 제1감산기와; 상기 제1감산기의 신호 출력단에 접속되어, 상기 제1감산기의 출력이 음수인 경우, FIFOSIZE 값을 더해주고 출력하는 제1덧셈기와; 상기 제1감산기와 제1덧셈기의 신호 출력단에 접속되어, 제1감산기의 출력이 음수인 경우는 제1덧셈기의 출력을 이용하고, 양수인 경우는 제1감산기의 출력을 이용하는 제1먹스부와; 상기 제1먹스부의 신호 출력단에 접속되어, 기준값과 프레임의 채움 구간의 비트수를 더한 값과 제1먹스부의 출력값과 같으면 채움표시신호를 출력하는 제1비교기와; 상기 제1먹스부의 신호 출력단에 접속되어, 기준갑과 프레임의 지움 구간의 비트수를 더한 값과 제1먹스부의 출력값과 같으면 지움표시신호를 출력하는 제2비교기를 포함하여 구성됨을 그 기술적 구성상의 특징으로 한다.
한편, 본 발명 가변프레임 구조를 가지는 디지털 통신시스템에서의 역다중화 장치는, 가변 구조 프레임의 데이터 구간을 판단하여 데이터 구간동안 하이 상태를 유지하는 조정 신호인 라이트 인에이블 신호를 출력하는 디먹스부와; 상기 디먹스부의 신호 출력단에 접속되어, 라이트 인에이블 신호를 이용하여 쓸 주소를 출력하는 라이트부와; 데이터를 읽을 주소를 발생하여 출력하는 리드부와; 상기 라이트어드레스와 리드어드레스와 프레임 싱크 신호를 이용하여 주소발생기의 클럭을 출력하는 클럭조정부와; 상기 라이트부와 리드부의 신호출력단에 접속되어, 출력데이터를 출력하는 FIFO부를 포함하여 구성됨을 그 기술적 구성상의 특징으로 한다.
또한, 상기 클럭조정부는, 라이트 어드레스를 프레임 싱크 신호의 라이징 에지 에서 읽어 들이는 제3플립플롭과; 리드 어드레스를 프레임 싱크 신호의 라이징 에지 에서 읽어 들이는 제4플립플롭과; 상기 제3플립플롭과 제4플립플롭의 신호 출력단에 접속되어, 라이트 어드레스에서 리드 어드레스를 뺀 값을 출력하는 제2감산기와; 상기 제2감산기의 신호 출력단에 접속되어, 상기 제2감산기의 출력이 음수인 경우, FIFOSIZE 값을 더해주고 출력하는 제2덧셈기와; 상기 제2감산기와 제2덧셈기의 신호 출력단에 접속되어, 제2감산기의 출력이 음수인 경우는 제2덧셈기의 출력을 이용하고, 양수인 경우는 제2감산기의 출력을 이용하느 제2먹스부와; 상기 제2먹스부의 신호출력단에 접속되어, 상기 제2먹스부의 출력값에서 기준값 TH를 뺄셈하여 위상비교기 값을 출력하는 제3감산기와; 상기 제3감산기의 신호출력단에 접속되어, 상기 제3감산기의 위상 비교기 값을 디지털-아날로그 컨버터하고, 저역통과필터를 사용하여 출력하는 DAC/ LPF부와; 상기 DAC/ LPF부의 신호출력단에 접속되어, 상기 DAC/ LPF부에서 출력된 제어신호를 인가 받아, 데이터 입력 클럭신호를 출력하는 VCO부를 포함하여 구성됨을 그 기술적 구성상의 특징으로 한다.
한편, 본 발명 가변프레임 구조를 가지는 디지털 통신시스템에서의 다중화 및 역다중화장치는 일정한 입력속도로 입력되는 입력데이터를 버퍼링하여 프레임의 데이터 구간에서 데이터를 출력하는 제1FIFO부와; 데이터 입력 클럭을 인가 받아, 상기 제1FIFO부에 데이터를 쓸 주소를 출력하는 주소 발생기 제1라이트부와; 데이터 출력 클럭을 인가받아, 상기 제1FIFO부에 데이터를 읽어낼 주소를 출력하는 주소발생기 제1리드부와; 상기 라이트어드레스와 리드어드레스의 주소값과 프래임싱크의 신호를 사용하여 프레임의 데이터 구간을 늘ㄹ리도록 하는 채움표시신호와 데이터의 구간을 줄이도록 하는 지움표시신호를 출력하는 채움/ 지움판단부와; 상기 채움/ 지움판단부의 신호 출력단에 접속되어, 상기 채움/ 지움판단부에서 인가된 신호로 제어신호(RDEN)를 발생하여, 상기 제1리드부에서 출력하는 리드 어드레스 값을 제어하는 먹스부와; 상기 먹스부의 신호출력단에 접속되어, 상기 먹스부의 프레임 출력을 입력 받아 가변 구조 프레임의 데이터 구간을 판단하고, 데이터 구간동안 하이 상태를 유지하는 조정 신호인 라이트 인에이블 신호를 출력하는 디먹스부와; 상기 디먹스부의 신호 출력단에 접속되어, 라이트 인에이블 신호를 이용하여 쓸 주소를 출력하는 제2라이트부와; 데이터를 읽을 주소를 발생하여 출력하는 제2리드부와; 상기 라이트어드레스와 리드어드레스와 프레임 싱크 신호를 이용하여 주소발생기의 클럭을 출력하는 클럭조정부와; 상기 제2라이트부와 제2리드부의 신호출력단에 접속되어, 출력데이터를 출력하는 제2FIFO부를 포함하여 구성됨을 그 기술적 구성상의 특징으로 한다.
또한, 상기 채움/ 지움판단부는, 라이트 어드레스를 프레임 싱크 신호의 라이징 에지 에서 읽어 들이는 제1플립플롭과; 리드 어드레스를 프레임 싱크 신호의 라이징 에지 에서 읽어 들이는 제2플립플롭과; 상기 제1플립플롭과 제2플립플롭의 신호 출력단에 접속되어, 라이트 어드레스에서 리드 어드레스를 뺀 값을 출력하는 제1감산기와; 상기 제1감산기의 신호 출력단에 접속되어, 상기 제1감산기의 출력이 음수인 경우, FIFOSIZE 값을 더해주고 출력하는 제1덧셈기와; 상기 제1감산기와 제1덧셈기의 신호 출력단에 접속되어, 제1감산기의 출력이 음수인 경우는 제1덧셈기의 출력을 이용하고, 양수인 경우는 제1감산기의 출력을 이용하는 제1먹스부와; 상기 제1먹스부의 신호출력단에 접속되어, 기준값과 프레임의 채움 구간의 비트수를 더한 값과 제1먹스부의 출력값과 같으면 채움표시신호를 출력하는 제1비교기와; 상기 제1먹스부의 신호 출력단에 접속되어, 기준값과 프레임의 지움 구간의 비트수를 더한 값과 제1먹스부의 출력값과 같으면 지움표시신호를 출력하는 제2비교기를 포함하여 구성됨을 그 기술적 구성상의 특징으로 한다.
또한, 상기의 클럭조정부는, 라이트 어드레스를 프레임 싱크 신호의 라이징 에지 에서 읽어 들이는 제3플립플롭과; 리드 어드레스를 프레임 싱크 신호의 라이징 에지 에서 읽어 들이는 제4플립플롭과; 상기 제3플립플롭과 제4플립플롭의 신호 출력단에 접속되어, 라이트 어드레스에서 리드 어드레스를 뺀 값을 출력하는 제2감산기와; 상기 제2감산기의 신호 출력단에 접속되어, 상기 제2감산기의 출력이 음수인 경우, FIFOSIZE 값을 더해주고 출력하는 제2덧셈기와; 상기 제2감산기와 제2덧셈기의 신호 출력단에 접속되어, 제2감산기의 출력이 음수인 경우는 제2덧셈기의 출력을 이용하고, 양수인 경우는 제2감산기의 출력을 이용하는 제2먹스부와; 상기 제2먹스부의 신호출력단에 접속되어, 상기 제2먹스부의 출력값에서 기준값 TH를 뺄셈하여 위상비교기 값을 출력하는 제3감산기와, 상기 제3감산기의 신호출력단에 접속되어, 상기 제3감산기의 위상 비교기 값을 디지털-아날로그 컨버터하고, 저역통과필터를 사용하여 출력하는 DAC/ LPF부와; 상기 DAC/ LPF부의 신호출력단에 접속되어, 상기 DAC/ LPF부에서 출력된 제어신호를 인가 받아, 데이터 입력 클럭신호를 출력하는 VCO를 포함하여 구성됨을 그 기술적 구성상의 특징으로 한다.
이러한 본 발명 가변프레임 구조를 가지는 디지털 통신시스템에서의 다중화 및 역다중화장치는, 데이터출력클럭을 데이터입력클럭에서 유도할 경우, 위상잡음으로 인해 전송신호의 품질이 떨어지는데, 이를 방지하기 위해 일반 오실레이터을 이용하여 만든 데이터출력클럭은 위상잡음이 없으므로 데이터입력클럭을 유도하여 만들때보다 더 좋은 전송신호를 만드느 효과가 있는 것이다.
제1a도는 일반적인 프레임구조를 나타낸 도면.
제1b도는 가변적인 프레임구조를 나타낸 도면.
제2도는 일반적인 위상동기루프 회로를 나타낸 도면.
제3도는 본 발명 가변프레임 구조의 다중화 회로를 나타낸 도면.
제4도는 본 발명 가변프레임 구조의 역다중화 회로를 나타낸 도면.
제5도는 본 발명 다중화 및 역다중화 회로를 나타낸 도면.
제6도는 본 발명 채움/ 지움판단부의 발생회로를 나타낸 도면.
제7도는 본 발명 클럭조정회로를 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 위상비교기 2 : 루프필터
3 : 전압제어발진기 10 : 제1FIFO부
20 : 제1라이트부 30 : 제1리드부
40 : 채움/ 지움판단부 50 : 먹스부
60 : 디먹스부 70 : 제2라이트부
80 : 제2리드부 90 : 클럭조정부
100 : 제2FIFO부 41 : 제1플립플롭
42 : 제2플립플롭 43 : 제1감산기
44 : 제1덧셈기 45 : 제1먹스부
46 : 제1비교기 47 : 제2비교기
91 : 제3플립플롭 92 : 제4플립플롭
93 : 제2감산기 94 : 제2덧셈기
95 : 제2먹스부 96 : 제3감산기
97 : DAC/ LPF부 98 : VCO부
이하, 본 발명 가변프레임 구조를 가지는 디지털 통신시스템에서의 다중화 및 역다중화장치의 기술적 사상에 따른 일 실시예를 들어 그 구성 및 동작을 첨부된 도면에 의거 상세히 설명하면 다음과 같다.
[실시예]
먼저, 제3도에 도시되는 바와 같이, FIFO부(10)의 신호출력단은 먹스부(50)의 신호입력단에 접속되고, 라이트부(20)와, 리드부(30)의 신호출력단은 FIFO부(10)의 신호입력단에 접속되고, 채움/ 지움판단부(40)의 신호입력단은 라이트부(20)와, 리드부(30)의 신호출력단에 접속되고, 먹스부(50)의 신호입력단에 채움/ 지움판단부(40)의 신호출력단이 접속되고, 리드부(30)의 신호입력단에 먹스부(50)의 신호출력단이 접속되어 본 실시예를 구성한다.
또한, 제4도에 도시되는 바와 같이, 디먹스부(60)의 신호출력단은 라이트부(70)의 신호입력단에 접속되고, 라이트부(70)와, 리드부(80)의 신호출력단은 FIFO부(100)의 신호입력단에 접속되고, 클럭조정부(90)의 신호입력단은 라이트부(70)와 리드부(80)의 신호출력단에 접속되고, 리드부(80)의 신호입력단은 클럭조정부(90)의 신호출력단과 접속되어 본 실시예를 구성한다.
또한 제5도에 도시되는 바와 같이, 제1FIFO(10)의 신호출력단은 먹스부(50)의 신호입력단에 접속되고, 제1라이트부(20)와, 제1리드부(30)의 신호출력단은 제1 FIFO부(10)의 신호입력단에 접속되고, 채움/ 지움판단부(40)의 신호입력단은 제1라이트부(20)와, 제1리드부(30)의 신호출력단에 접속되고, 먹스부(50)의 신호입력단에 채움/ 지움판단부(40)의 신호출력단이 접속되고, 제1리드부(30)의 신호입력단에 먹스부(50)의 신호출력단이 접속되고, 상기 먹스부(50)의 신호출력단은 디먹스부(60)의 신호입력단에 접속되고, 상기 디먹스부(60)의 신호출력단은 제2라이트부(70)의 신호입력단에 접속되고, 제2라이트부(70)와, 제2리드부(80)의 신호출력단은 제2 FIFO(100)의 신호입력단에 접속되고, 클럭조정부(90)의 신호입력단은 제2라이트부(70)와 제2리드부(80)의 신호출력단에 접속되고, 제2리드부(80)의 신호입력단은 클럭조정부(90)의 신호출력단과 접속되어 본 실시예를 구성한다.
또한, 상기 채움/ 지움판단부(40)는, 제6도에 도시되는 바와 같이, 제1플립플롭(41)과, 제2플립플롭(42)의 신호출력단은 제1감산기(43)의 신호입력단에 접속되고, 제1덧셈기(44)의 신호입력단은 제1감산기(43)의 신호출력단에 접속되고, 제1먹스부(45)의 신호입력단은 제1감산기(43)와, 제1덧셈기(44)의 신호출력단에 접속되고, 제1비교기(46)와, 제2비교기(47)의 신호입력단은 제1먹스부(45)의 신호출력단과 접속되어 본 실시예를 구성한다.
또한, 제7도에 도시되는 바와 같이, 상기 클럭조정부(90)의, 제3플립플롭(91)과, 제4플립플롭(92)의 신호출력단은 제2감산기(93)의 신호입력단에 접속되고, 제2덧셈기의(94)의 신호입력단은 제2감산기(93)의 신호출력단에 접속되고, 제2먹스부(95)의 신호입력단은 제2감산기(93)와, 제2덧셈기(94)의 신호출력단에 접속되고, 제3감산기(96)의 신호입력단은 제2먹스부(95)의 신호출력단에 접속되고, DAC/ LPF(97)의 신호입력단은 제3감산기(96)의 신호출력단에 접속되고, VCO(98)의 신호입력단은 DAC/ LPF(97)의 신호출력단에 접속되어 본 실시예를 구성한다.
상기와 같은, 본 발명 가변프레임 구조를 가지는 디지털 통신시스템에서의 다중화 및 역다중화장치를 상세히 설명하면 다음과 같다.
먼저, 다중화 회로시의 동작은, 제1라이트부(20)는 데이터 입력 클럭신호를 인가 받아, 제1FIFO부(10)에 데이터를 쓸 어드레스를 지정하고, 제1리드부(30)는 제1 FIFO부(10)에 데이터를 읽어낼 어드레스를 지정한다. 그러면, 채움/ 지움판단부(40)는 제1라이트부(20)와 제1리드부(30)에서 인가된 신호를 받아, 프레임싱크시의 라이징 에지에서 신호를 읽어 들여, SI(Stuff Indication : 채움표시 : 이하 SI라 칭한다.)와 DI(Delete IndTiation : 지움표시 : 이하 DI라 칭한다.)를 먹스부(50)에 인가하고, 또한, 먹스부(50)는 인가된 채움표시신호와 지움표시신호를 사용하여 제1리드부(30)에서 출력하는 리드어드레스 값을 제어한다.
또한, 제1FIFO부(10)의 크기는 프레임의 구조에 의해 결정되며, 오버플로나 언더플로가 발생하지 않도록 크기를 결정한다. 또한, 제1리드부(30)는 프레임의 데이터 구간에서는 리드어드레스의 값이 증가하지만 데이터 구간이 아닐 때는 증가하지 않는다.
한편, 역다중화 회로시의 동작은, 상기 먹스부(50)에서 출력되는 프레임 신호를 입력받는 디먹스부(60)에서는 가변 구조 프레임의 데이터 구간을 판단하여 데이터 구간동안 하이 상태를 유지하는 조정신호인 라이트인에이블을 제2라이트부(70)에 출력하고, 인가된 라이트 인에이블 신호를 이용하여 쓸 주소를 출력하는 제2라이트부(70)와, 또한, 제2리드부(80)는 데이트를 읽을 주소를 발생하여 출력한다. 또한, 상기 제2라이트부(70)와, 제2리드부(80)에서 인가되는 신호를 프레임 싱크시 라이징 에지에서 인가된 신호를 이용하여, 주소발생기의 클럭을 출력하는 클럭조정부(90)를 동작한 후, 제2리드부(80)로 부터 출력되는 신호에 의해 제2FIFO부(100)에서 데이터를 출력한다.
또한, 본 발명 가변프레임 구조를 가지는 디지털 통신시스템에서의 다중화 및 역다중화장치는 위성방송과 고화질 텔레비젼등의 프레임구조가 고정되어 있지 않은 데이타 통신분야에 사용할수 있다.
참고로, 미설명된 제1a도는 일반적인 프레임의 구조를 나타낸 것이고, 제1b도는 본 발명의 가변적인 프레임구조를 나타낸 것이다.
이상에서 살펴본 바와 같이 본 발명은, 특히, 데이터출력클럭을 데이터입력클럭에서 유도할 경우, 위상잡음으로 인해 전송신호의 품질이 떨어지는데, 이를 방지하기 위해 일반 오실레이터를 이용하여 만든 데이터출력클럭은 위상잡음이 없으므로 데이터입력클럭을 유도하여 만들때보다 더 좋은 전송신호를 만드는 효과가 있는 것이다.

Claims (7)

  1. 가변프레임 구조를 가지는 디지털 통신시스템에서의 다중화장치에 있어서, 일정한 입력속도로 입력되는 입력데이터를 버퍼링하여 프레임의 데이터 구간에서 데이터를 출력하는 FIFO부와; 데이터 입력 클럭을 인가 받아, 상기 FIFO부에 데이터를 쓸 주소를 출력하는 주소 발생기 라이트부와; 데이터 출력 클럭을 인가 받아, 상기 FIFO부에 데이터를 읽어낼 주소를 출력하는 주소발생기 리드부와; 상기 라이트어드레스와 리드어드레스의 주소값과 프레임싱크의 신호를 사용하여 프레임의 데이터 구간을 늘리도록 하는 채움표시신호와 데이터 구간을 줄이도록 하는 지움표시신호를 출력하는 상기 채움/ 지움 판단부와; 상기 채움/ 지움판단부의 신호 출력단에 접속되어, 상기 채움/ 지움판단부에서 인가된 신호로 제어신호(RDEN)를 발생하여, 상기 리드부에서 출력하는 리드 어드레스 값을 제어하는 먹스부를 포함하여 구성됨을 특징으로 하는 가변프레임 구조를 가지는 디지털 통신시스템에서의 다중화장치.
  2. 제1항에 있어서, 상기 채움/ 지움판단부는 라이트 어드레스를 프레임 싱크 신호의 라이징 에지 에서 읽어 들이는 제1플립플롭과; 리드 어드레스를 프레임 싱크 신호의 라이징 에지 에서 읽어 들이는 제2플립플롭과; 상기 제1플립플롭과 제2플립플롭의 신호 출력단에 접속되어, 라이트 어드레스에서 리드어드레스를 뺀 값을 출력하는 제1감산기와; 상기 제1감산기의 신호 출력단에 접속되어, 상기 제1감산기의 출력이 음수인 경우, FIFOSIZE 값을 더해주고 출력하는 제1덧셈기와; 상기 제1감산기와 제1덧셈기의 신호 출력단에 접속되어 제1감산기의 출력이 음수인 경우는 제1덧셈기의 출력을 이용하고, 양수인 경우는 제1감산기의 출력을 이용하는 제1먹스부와; 상기 제1먹스부의 신호 출력단에 접속되어, 기준값과 프레임의 채움 구간의 비트수를 더한 값과 제1먹스부의 출력값과 같으면 채움표시신호를 출력하는 제1비교기와; 상기 제1먹스부의 신호 출력단에 접속되어, 기준값과 프레임의 지움 구간의 비트수를 더한 값과 제1먹스부의 출력값과 같으면 지움표시신호를 출력하는 제2비교기를 포함하여 구성됨을 특징으로 하는 가변프레임 구조를 가지는 디지털 통신시스템에서의 다중화장치.
  3. 가변프레임 구조를 가지는 디지털 통신시스템에서의 역다중화장치에 있어서, 가변 구조 프레임의 데이터 구간을 판단하여 데이터 구간동안 하이 상태를 유지하는 조정 신호인 라이트 인에이블 신호를 출력하는 디먹스부와; 상기 디먹스부의 신호 출력단에 접속되어, 라이트 인에이블 신호를 이용하여 쓸 주소를 출력하는 라이트부와; 데이터를 읽을 주소를 발생하여 출력하는 리드부와; 상기 라이트어드레스와 리드어드레스와 프레임 싱크 신호를 이용하여 주소발생기의 클럭을 출력하는 클럭조정부와; 상기 라이트부와 리드부의 신호출력단에 접속되어, 출력데이터를 출력하는 FIFO부를 포함하여 구성됨을 특징으로 하는 가변프렘임 구조를 가지는 디지털 통신시스템에서의 역다중화장치.
  4. 제3항에 있어서, 상기 클럭조정부는, 라이트 어드레스를 프레임 싱크 신호의 라이징 에지 에서 읽어 들이는 제3플립플롭과; 리드 어드레스를 프레임 싱크 신호의 라이징 에지 에서 읽어 들이는 제4플립플롭과; 상기 제3플립플롭과 제4플립플롭의 신호 출력단에 접속되어, 라이트 어드레스에서 리드 어드레스를 뺀 값을 출력하는 제2감산기와, 상기 제2감산기의 신호 출력단에 접속되어, 상기 제2감산기의 출력이 음수인 경우, FIFOSIZE 값을 더해주고 출력하는 제2덧셈기와; 상기 제2감산기와 제2덧셈기의 신호 출력단에 접속되어, 제2감산기의 출력이 음수인 경우는 제2덧셈기의 출력을 이용하고, 양수인 경우는 제2감산기의 출력을 이용하는제2먹스부와; 상기 제2먹스부의 신호출력단에 접속되어, 상기 제2먹스부의 출력값에서 기준값 TH를 뺄셈하여 위상비교기 값을 출력하는 제3감산기와; 상기 제3감산기의 신호출력단에 접속되어, 상기 제3감산기의 위상 비교기 값을 디지털-아날로그 컨버터하고, 저역통과필터를 사용하여 출력하는 DAC/ LPF부와; 상기 DAC/ LPF부의 신호출력단에 접속되어, 상기 DAC/ LPF부에서 출력된 제어신호를 인가 받아, 데이터 입력 클럭신호를 출력하는 VCO부를 포함하여 구성됨을 특징으로 하는 가변프레임 구조를 가지는 디지털 통신시스템에서의 역다중화장치.
  5. 가변프레임 구조를 가지는 디지털 통신시스템에서의 다중화 및 역다중화 장치에 있어서, 일정한 입력속도로 입력되는 입력데이터를 버퍼링하여 프레임의 데이터 구간에서 데이터를 출력하는 제1FIFO부와; 데이터 입력 클럭을 인가 받아, 상기 제1FIFO부에 데이터를 쓸 주소를 출력하는 주소 발생기 제1라이트부와; 데이터 출력 클럭을 인가받아, 상기 제1FIFO부에 데이터를 읽어낼 주소를 출력하는 주소발생기 제1리드부와; 상기 라이트어드레스와 리드어드레스의 주소값과 프레임싱크의 신호를 사용하여 프레임의 데이터 구간을 늘리도록 하는 채움표시신호와 데이터 구간을 줄이도록 하는 지움표시신호를 출력하는 채움/ 지움판단부와; 상기 채움/ 지움판단부의 신호 출력단에 접속되어, 상기 채움/ 지움판단부에서 인가된 신호로 제어신호(RDEN)를 발생하여, 상기 제1리드부에서 출력하는 리드 어드레스 값을 제어하는 먹스부를 포함하여 구성되는 다중화장치와, 또한, 상기 먹스부의 신호출력단에 접속되어, 상기 먹스부의 프레임 출력을 입력받아 가변 구조 프레임의 데이터 구간을 판단하고, 데이터 구간동안 하이 상태를 유지하는 조정신호인 라이트 인에이블 신호를 출력하는 디먹스부와; 상기 디먹스부의 신호 출력단에 접속되어, 라이트 인에이블 신호를 이용하여 쓸 주소를 출력하는 제2라이트부와; 데이터를 읽을 주소를 발생하여 출력하는 제2리드부와; 상기 라이트어드레스와 리드어드레스와 프레임 싱크 신호를 이용하여 주소발생기의 클럭을 출력하는 클럭조정부와; 상기 제2라이트부와 제2리드부의 신호출력단에 접속되어, 출력데이터를 출력하는 제2FIFO부를 포함하여 구성되는 역다중화장치를 포함하여 구성됨을 특징으로 하는 가변프레임 구조를 가지는 디지털 통신시스템에서의 다중화 및 역다중화장치.
  6. 제5항에 있어서, 상기 채움/ 지움판단부는 라이트 어드레스를 프레임 싱크 신호의 라이징 에지 에서 읽어 들이는 제1플립플롭과; 리드 어드레스를 프레임 싱크 신호의 라이징 에지 에서 읽어 들이는 제2플립플롭과; 상기 제1플립플롭과 제2플립플롭의 신호 출력단에 접속되어, 라이트 어드레스에서 리드어드레스를 뺀 값을 출력하는 제1감산기와; 상기 제1감산기의 신호 출력단에 접속되어, 상기 제1감산기의 출력이 음수인 경우, FIFOSIZE 값을 더해주고 출력하는 제1덧셈기와; 상기 제1감산기와 제1덧셈기의 신호 출력단에 접속되어, 제1감산기의 출력이 음수인 경우는 제1덧셈기의 출력을 이용하고, 양수인 경우는 제1감산기의 출력을 이용하는 제1먹스부와; 상기 제1먹스부의 신호 출력단에 접속되어, 기준값과 프레임의 채움 구간의 비트수를 더한 값과 제1먹스부의 출력값과 같으면 채움표시신호를 출력하는 제1비교기와; 상기 제1먹스부의 신호 출력단에 접속되어, 기준값과 프레임의 지움 구간의 비트수를 더한 값과 제1먹스부의 출력값과 같으면 지움표시신호를 출력하는 제2비교기를 포함하여 구성됨을 특징으로 하는 가변프레임 구조를 가지는 디지털 통신시스템에서의 다중화 및 역다중화장치.
  7. 제5항에 있어서, 상기 클럭조정부는, 라이트 어드레스를 프레임 싱크 신호의 라이징 에지 에서 읽어 들이는 제3플립플롭과; 리드 어드레스를 프레임 싱크 신호의 라이징 에지 에서 읽어 들이는 제4플립플롭과; 상기 제3플립플롭과 제4플립플롭의 신호 출력단에 접속되어, 라이트 어드레스에서 리드 어드레스를 뺀 값을 출력하는 제2감산기와; 상기 제2감산기의 신호 출력단에 접속되어, 상기 제2감산기의 출력이 음수인 경우, FIFOSIZE 값을 더해주고 출력하는 제2덧셈기와; 상기 제2감산기와 제2덧셈기의 신호 출력단에 접속되어, 제2감산기의 출력이 음수인 경우는 제2덧셈기의 출력을 이용하고, 양수인 경우는 제2감산기의 출력을 이용하는 제2먹스부와; 상기 제2먹스부의 신호출력단에 접속되어, 상기 제2먹스부의 출력값에서 기준값 TH를 뺄셈하여 위상비교기 값을 출력하는 제3감산기와; 상기 제3감산기의 신호출력단에 접속되어, 상기 제3감산기의 위상 비교기 값을 디지털-아날로그 컨버터하고, 저역통과필터를 사용하여 출력하는 DAC/ LPF부와; 상기 DAC/ LPF부의 신호출력단에 접속되어, 상기 DAC/ LPF부에서 출력된 제어신호를 인가 받아, 데이터 입력 클럭신호를 출력하는 VCO부를 포함하여 구성됨을 특징으로 하는 가변프레임 구조를 가지는 디지털 통신시스템에서의 다중화 및 역다중화장치.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6490672B1 (en) * 1998-05-18 2002-12-03 Globespanvirata, Inc. Method for computing a fast fourier transform and associated circuit for addressing a data memory
JP2001155574A (ja) * 1999-11-24 2001-06-08 Alps Electric Co Ltd スイッチ入力処理モジュール
CN1307406A (zh) * 2000-01-27 2001-08-08 华为技术有限公司 数字锁相环的滤波方法
GB0007698D0 (en) * 2000-03-31 2000-05-17 Discreet Logic Inc Editing video data
US6870569B1 (en) * 2001-07-16 2005-03-22 National Semiconductor Corporation Integrated multilevel signal demultiplexor
US6934301B2 (en) * 2001-07-19 2005-08-23 Eci Telecom Ltd. Method and apparatus for converting data packets between a higher bandwidth network and a lower bandwidth network
US7386008B2 (en) * 2001-07-19 2008-06-10 Eci Telecom Ltd. Method and apparatus for converting data packets between a higher bandwidth network and a lower bandwidth network having multiple channels
JP2004021938A (ja) * 2002-06-20 2004-01-22 Oki Electric Ind Co Ltd データ転送制御回路
KR100523546B1 (ko) * 2002-10-21 2005-10-25 국방과학연구소 프레임 동기를 유지하는 탄성버퍼 및 이를 이용한 노드간클럭 편차 검출 방법
US7272320B2 (en) * 2003-11-12 2007-09-18 International Business Machines Corporation Time division multiplexing of inter-system channel data streams for transmission across a network
CN100407699C (zh) * 2005-04-01 2008-07-30 华为技术有限公司 信号拆分合并的方法及装置
US7826745B2 (en) * 2005-12-21 2010-11-02 International Business Machines Corporation Open fiber control and loss of light propagation in time division multiplexed inter-system channel link

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4658152A (en) * 1985-12-04 1987-04-14 Bell Communications Research, Inc. Adaptive rate multiplexer-demultiplexer
FR2593340B1 (fr) * 1986-01-17 1993-06-18 Telecommunications Sa Procede et equipements de multiplexage et demultiplexage pour mesurer la qualite et localiser des defauts dans des voies numeriques multiplexees
DE3934248A1 (de) * 1989-10-13 1991-04-18 Standard Elektrik Lorenz Ag Multiplexer und demultiplexer, insbesondere fuer nachrichtenuebertragungs-netze mit einer synchronen hierarchie der digitalsignale
JPH07297830A (ja) * 1994-04-21 1995-11-10 Mitsubishi Electric Corp 多重化装置、非多重化装置、スイッチング装置、およびネットワークアダプタ

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