KR100210844B1 - Data output buffer circuit - Google Patents
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Abstract
본 발명은 데이타 출력 버퍼 회로에 관한 것으로, 데이타 출력 인에이블 신호와 상기 데이타 신호에 따라 온오프 제어되어 데이타의 출력이 이루어질 때에는 입력된 데이타 신호의 반전된 신호를 출력하는 인버터로 동작하고, 데이타의 출력이 이루어지지 않을 때에는 출력단을 예비 충전하도록 하는 인버터/충전회로과 상기 인버터/충전회로의 제어 회로로 이루어져서, 데이타의 출력이 이루어질 때에는 인버터/충전회로가 인버터로서 동작하도록 제어하고, 데이타의 출력이 이루어지지 않을 때에는 출력단을 예비 충전하는 충전 회로로서 동작하도록 함으로써 전원 전압 단자와 접지 전압 단자가 단락되어 발생하는 래치 업 현상을 방지하도록 하는 효과를 제공한다.The present invention relates to a data output buffer circuit, which is turned on in accordance with a data output enable signal and the data signal. An inverter / charging circuit and an inverter / charging circuit for controlling the inverter to charge the output stage when the data is not controlled and the inverter outputs the inverted signal of the input data signal when the data is output. It is composed of a circuit, which controls the inverter / charger circuit to operate as an inverter when data is output, and operates as a charging circuit for precharging the output terminal when data is not outputted, thereby shorting the power supply voltage terminal and the ground voltage terminal. It provides an effect to prevent the latch-up phenomenon that occurs.
Description
제1도는 종래의 데이타 출력 버퍼 회로를 나타낸 회로도.1 is a circuit diagram showing a conventional data output buffer circuit.
제2도는 본 발명의 데이타 출력 버퍼 회로를 나타낸 회로도.2 is a circuit diagram showing a data output buffer circuit of the present invention.
제3도는 본 발명의 데이타 출력 버퍼 회로의 입출력 신호를 나타낸 도면.3 is a diagram showing input and output signals of a data output buffer circuit of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
Q11Q28 : MOS 트랜지스터 INV11INV23 : 인버터Q11 Q28: MOS transistor INV11 INV23: Inverter
T1,T2 : 트랜스미션 게이트 NOR11,NOR21 : NOR 게이트T1, T2: Transmission gate NOR11, NOR21: NOR gate
NAND1,NAND2 : NAND 게이트 100 : 인버터/충전회로NAND1, NAND2: NAND Gate 100: Inverter / Charging Circuit
본 발명은 데이타 출력 버퍼 회로에 관한 것으로, 특히 인버터/충전회로와 인버터/충전회로를 제어하기 위한 제어 회로를 구비하여 데이타의 출력이 이루어질 때에는 인버터/충전회로가 인버터로서 동작하도록 제어하고, 데이타의 출력이 이루어지지 않을 때에는 출력단을 예비 충전하는 충전 회로로서 동작하도록 함으로써 전원 전압 단자와 접지 전압 단자가 단락되어 발생하는 래치 업 현상을 방지하도록 하는 데이타 출력 버퍼 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data output buffer circuit, and more particularly to a control circuit for controlling an inverter / charging circuit and an inverter / charging circuit so that the inverter / charging circuit operates as an inverter when the data is outputted, The present invention relates to a data output buffer circuit that operates as a charging circuit for precharging an output terminal when an output is not generated, thereby preventing a latch-up phenomenon caused by a short circuit between a power supply voltage terminal and a ground voltage terminal.
일반적으로 데이타 출력 버퍼 회로는 데이타 입력단과 데이타 출력 인에이블 단자를 통해 데이타와 제어 신호를 입력받고, 풀 업 회로와 풀 다운 회로를 통해 출력단의 전압 레벨을 조절하도록 이루어진다.In general, the data output buffer circuit receives data and control signals through the data input terminal and the data output enable terminal, and adjusts the voltage level of the output terminal through the pull-up circuit and the pull-down circuit.
이와 같은 종래의 데이타 출력 버퍼 회로를 제1도를 참조하여 설명하면 다음과 같다.The conventional data output buffer circuit will be described with reference to FIG.
제1도는 종래의 데이타 출력 버퍼 회로를 나타낸 회로도이다.1 is a circuit diagram showing a conventional data output buffer circuit.
제1도에 나타낸 바와 같이, NOR 게이트(NOR11)에는 데이타 신호와 데이타 출력 인에이블 신호(OE)가 인버터(INV13)를 통해 반전되어 입력되도록 연결된다.As shown in FIG. 1, the data signal and the data output enable signal OE are connected to the NOR gate NOR11 so as to be inverted and input through the inverter INV13.
NOR 게이트(NOR11)의 출력 신호는 인버터(INV11)에 의해 반전되어 PMOS 트랜지스터(Q11)의 게이트 단자에 입력되도록 연결된다.The output signal of the NOR gate NOR11 is inverted by the inverter INV11 and connected to be input to the gate terminal of the PMOS transistor Q11.
PMOS 트랜지스터(Q11)의 소스 단자는 전원 전압(VDD) 단자에 연결되며, 드레인 단자는 출력단(DOUT)에 연결된다.The source terminal of the PMOS transistor Q11 is connected to the power supply voltage VDD terminal, and the drain terminal is connected to the output terminal DOUT.
NAND 게이트(NAND11)에는 데이타 출력 인에이블 신호(OE)와 반전된 데이타 신호가 입력되도록 연결된다.The NAND gate NAND11 is connected to receive a data output enable signal OE and an inverted data signal.
NAND 게이트(NAND11)의 출력 신호는 인버터(INV12)에 의해 반전되어 NMOS 트랜지스터(Q12)의 게이트 단자에 입력되도록 연결된다.The output signal of the NAND gate NAND11 is inverted by the inverter INV12 and connected to be input to the gate terminal of the NMOS transistor Q12.
NMOS 트랜지스터(Q12)의 소스 단자는 접지 전압(VSS) 단자에 연결되며, 드레인 단자는 출력단(DOUT)에 연결된다.The source terminal of the NMOS transistor Q12 is connected to the ground voltage VSS terminal, and the drain terminal is connected to the output terminal DOUT.
또한 전원 전압(VDD) 단자와 출력단(DOUT) 사이에는 NMOS 트랜지스터(Q13)(Q14)와 PMOS 트랜지스터(Q15)가 직렬 연결되어 NMOS 트랜지스터(Q13)의 게이트 단자에는 데이타 출력 인에이블 신호(OE)가 입력되도록 연결되고, NMOS 트랜지스터(Q14)의 게이트 단자에는 데이타 출력 인에이블 신호(OE)가 반전되어 입력되도록 연결되며, PMOS 트랜지스터(Q15)의 게이트 단자에는 출력단(DOUT)의 신호가 입력되도록 연결된다.In addition, the NMOS transistors Q13 and Q14 and the PMOS transistor Q15 are connected in series between the power supply voltage VDD terminal and the output terminal DOUT, and the data output enable signal OE is provided at the gate terminal of the NMOS transistor Q13. The data output enable signal OE is inverted and input to the gate terminal of the NMOS transistor Q14, and the signal of the output terminal DOUT is connected to the gate terminal of the PMOS transistor Q15. .
접지 전압(VSS) 단자와 출력단(DOUT) 사이에는 NMOS 트랜지스터(Q16)(Q17)(Q18)가 직렬 연결되어 NMOS 트랜지스터(Q18)의 게이트 단자에는 데이타 출력 인에이블 신호(OE)가 입력되도록 연결되고, NMOS 트랜지스터(Q17)의 게이트 단자에는 데이타 출력 인에이블 신호(OE)가 반전되어 입력되도록 연결되며, NMOS 트랜지스터(Q16)의 게이트 단자에는 출력단(DOUT)의 신호가 입력되도록 연결된다.NMOS transistors Q16, Q17 and Q18 are connected in series between the ground voltage VSS terminal and the output terminal DOUT, and a data output enable signal OE is input to the gate terminal of the NMOS transistor Q18. The data output enable signal OE is inverted and connected to the gate terminal of the NMOS transistor Q17, and the signal of the output terminal DOUT is input to the gate terminal of the NMOS transistor Q16.
이와 같이 구성된 종래의 데이타 출력 버퍼 회로의 동작을 설명하면 다음과 같다.The operation of the conventional data output buffer circuit configured as described above is as follows.
데이타 출력 인에이블 신호(OE)가 하이 레벨인 경우에는 데이타 신호(/D)의 반전된 신호 즉 본래의 데이타가 출력단(DOUT)에 출력딘다.When the data output enable signal OE is at a high level, the inverted signal of the data signal / D, that is, the original data, is output to the output terminal DOUT.
데이타 출력 인에이블 신호(OE)가 로우 레벨인 경우에는 데이타의 출력이 이루어지지 않으므로, PMOS 트랜지스터(Q11)와 NMOS 트랜지스터(Q12)가 모드 턴 오프되어 출력단(DOUT)이 플로팅 상태로 된다.When the data output enable signal OE is at a low level, data is not output. Therefore, the PMOS transistor Q11 and the NMOS transistor Q12 are turned off in mode so that the output terminal DOUT is in a floating state.
출력단(DOUT)에 연결된 예비 충전 회로는 데이타 출력 인에이블 신호(OE)가 로우 레벨인 경우, 이전의 데이타의 레벨에 따라 NMOS 트랜지스터(Q13)(Q14)와 PMOS 트랜지스터(Q15)가 턴 온되거나, 또는 NMOS 트랜지스터(Q16)(Q17)(Q18)가 턴 온되어 출력단(DOUT)이 예비 충전되도록 이루어진다.In the preliminary charging circuit connected to the output terminal DOUT, when the data output enable signal OE is at the low level, the NMOS transistors Q13 and Q14 and the PMOS transistor Q15 are turned on according to the level of the previous data. Alternatively, the NMOS transistors Q16, Q17, and Q18 are turned on so that the output terminal DOUT is precharged.
이와 같이 이루어진 종래의 데이타 출력 버퍼 회로는 출력단에 형성되어 있는 출력 드라이빙 회로에서 전원 전압 단자와 접지 전압 단자가 단락되어 래치 업 현상이 발생되는 문제가 있다.In the conventional data output buffer circuit configured as described above, a power supply terminal and a ground voltage terminal are short-circuited in the output driving circuit formed at the output terminal, thereby causing a latch-up phenomenon.
따라서 본 발명은 인버터/충전회로와 인버터/충전회로를 제어하기 위한 제어 회로를 구비하여 데이타의 출력이 이루어질 때에는 인버터/충전회로가 인버터로서 동작하도록 제어하고, 데이타의 출력이 이루어지지 않을 때에는 출력단을 예비 충전하는 충전 회로로서 동작하도록 함으로써 전원 전압 단자와 접지 전압 단자가 단락되어 발생하는 래치 업 현상을 방지하도록 하는 목적이 있다.Therefore, the present invention includes an inverter / charge circuit and a control circuit for controlling the inverter / charge circuit to control the inverter / charge circuit to operate as an inverter when data is output, and to output the output stage when no data is output. It is an object to prevent the latch-up phenomenon caused by a short circuit between the power supply voltage terminal and the ground voltage terminal by operating as a charging circuit for precharging.
이와 같은 목적의 본 발명은 데이타 출력 인에이블 신호를 입력으로 받아 온오프 제어되어 턴 온되면 접지 전압을 출력하도록 이루어지는 제1스위칭 소자와, 상기 데이타 출력 인에이블 신호를 입력으로 받아 온오프제어되어 턴 온되면 전원 전압을 출력하도록 이루어지는 제2스위칭 소자와, 상기 데이타 출력 인에이블 신호를 통해 온오프 제어되어 상기 풀 업회로의 제어 신호를 전달되도록 이루어지는 제1전달 수단과, 상기 데이타 출력 인에이블 신호를 통해 온오프 제어되어 상기 풀 다운 회로의 제어신호를 전달하도록 이루어지는 제2전달 수단과, 상기 데이타 출력 인에이블 신호와 상기 데이타 신호에 따라 온오프 제어되어 데이타의 출력이 이루어질 때에는 입력된 데이타 신호의 반전된 신호를 출력하는 인버터로 동작하고, 데이타의 출력이 이루어지지 않을 대에는 출력단을 예비 충전하도록 하는 인버터/충전회로을 포함하여 이루어진다.The present invention for this purpose has received a data output enable signal as an input A first switching element configured to output a ground voltage when turned off and controlled, and receiving the data output enable signal as an input; A second switching element configured to output a power supply voltage when it is turned off and controlled, and is turned on through the data output enable signal First transmission means configured to be controlled off to transmit a control signal of the pull-up circuit, and on through the data output enable signal Second transmission means configured to be controlled off to transmit a control signal of the pull-down circuit, and on in accordance with the data output enable signal and the data signal. When the output is controlled so that the data is output, the inverter operates as an inverter for outputting an inverted signal of the input data signal, and when the data is not output, an inverter / charging circuit for precharging the output stage is included.
이와 같이 이루어진 본 발명의 일 실시예를 제2도와 제3도를 참조하여 설명하면 다음과 같다.An embodiment of the present invention made as described above will be described with reference to FIGS. 2 and 3.
제2도는 본 발명의 데이타 출력 버퍼 회로를 나타낸 회로도이다.2 is a circuit diagram showing a data output buffer circuit of the present invention.
제2도에 나타낸 바와 같이 NOR 게이트(NOR21)에는 데이타 신호와 데이타 출력 인에이블 신호(OE)가 인버터(INV23)을 통해 반전되어 입력되도록 연결된다.As shown in FIG. 2, the data signal and the data output enable signal OE are connected to the NOR gate NOR21 so as to be inverted and input through the inverter INV23.
NOR 게이트(NOR21)의 출력 신호는 인버터(INV11)에 의해 반전되어 PMOS 트랜지스터(Q21)의 게이트 단자에 입력되도록 연결된다.The output signal of the NOR gate NOR21 is inverted by the inverter INV11 and connected to be input to the gate terminal of the PMOS transistor Q21.
PMOS 트랜지스터(Q21)의 소스 단자는 전원 전압(VDD) 단자에 연결되며, 드레인 단자는 출력단(DOUT)에 연결된다.The source terminal of the PMOS transistor Q21 is connected to the power supply voltage VDD terminal, and the drain terminal is connected to the output terminal DOUT.
NAND 게이트(NAND21)에는 데이타 출력 인에이블 신호(OE)와 반전된 데이타 신호가 입력되도록 연결된다.The NAND gate NAND21 is connected to receive a data output enable signal OE and an inverted data signal.
NAND 게이트(NAND21)의 출력 신호는 인버터(INV22)에 의해 반전되어 NMOS 트랜지스터(Q22)의 게이트 단자에 입력되도록 연결된다.The output signal of the NAND gate NAND21 is inverted by the inverter INV22 and connected to be input to the gate terminal of the NMOS transistor Q22.
NMOS 트랜지스터(Q22)의 소스 단자는 접지 접지 전압(VSS) 단자에 연결되며, 드레인 단자는 출력단(DOUT)에 연결된다.The source terminal of the NMOS transistor Q22 is connected to the ground ground voltage VSS terminal, and the drain terminal is connected to the output terminal DOUT.
NMOS 트랜지스터(Q23)의 소스 단자는 접지 전압(VSS) 단자에 연결되며, 게이트 단자에는 데이타 출력 인에비르 신호(OE)가 반전되어 입력되도록 연결된다.The source terminal of the NMOS transistor Q23 is connected to the ground voltage VSS terminal, and is connected to the gate terminal such that the data output inavir signal OE is inverted and input.
PMOS 트랜지스터(Q24)의 소스 단자는 전원 전압(VDD) 단자에 연결되며, 게이트 단자는 데이타 출력 인에이블 신호(OE)가 입력되도록 연결된다.The source terminal of the PMOS transistor Q24 is connected to the power supply voltage VDD terminal, and the gate terminal is connected to input the data output enable signal OE.
트랜스미션 게이트(T1)(T2)에서 각각의 PMOS 트랜지스터의 게이트 단자에는 데이타 출력 인에이블 신호(OE)가 반전되어 입력되도록 연결되고, 각각의 NMOS 트랜지스터의 게이트 단자에는 데이타 출력 인에이블 신호(OE)가 입력되도록 연결된다.In the transmission gates T1 and T2, the data output enable signal OE is connected to the gate terminal of each PMOS transistor inverted, and the data output enable signal OE is connected to the gate terminal of each NMOS transistor. It is connected to input.
인버터/충전회로(100)는 PMOS 트랜지스터(Q25)의 소스 단자는 전원 전압(VDD) 단자에 연결되고, 게이트 단자와 드레인 단자는 단락된다.In the inverter / charge circuit 100, the source terminal of the PMOS transistor Q25 is connected to the power supply voltage VDD terminal, and the gate terminal and the drain terminal are short-circuited.
PMOS 트랜지스터(Q26)의 소스 단자는 PMOS 트랜지스터(Q25)의 드레인 단자에 연결되며, 드레인 단자는 출력단(DOUT)에 연결된다.The source terminal of the PMOS transistor Q26 is connected to the drain terminal of the PMOS transistor Q25 and the drain terminal is connected to the output terminal DOUT.
NMOS 트랜지스터(Q28)의 소스 단자는 접지 전압(VSS) 단자에 연결되며, 게이트 단자와 드레인 단자는 단락된다.The source terminal of the NMOS transistor Q28 is connected to the ground voltage VSS terminal, and the gate terminal and the drain terminal are shorted.
NMOS 트랜지스터(Q27)의 소스 단자는 NMOS 트랜지스터(Q28)의 드레인 단자에 연결되며, 드레인 단자는 출력단(DOUT)에 연결된다.The source terminal of the NMOS transistor Q27 is connected to the drain terminal of the NMOS transistor Q28, and the drain terminal is connected to the output terminal DOUT.
이와 같은 PMOS 트랜지스터(Q26)의 게이트 단자에는 PMOS 트랜지스터(Q21)의 게이트 단자의 신호가 트랜스미션 게이트(T1)를 통해 전달되어 입력되도록 연결되고, NMOS 트랜지스터(Q23)의 드레인 단자의 신호도 PMOS 트랜지스터(Q26)의 게이트 단자에 입력되도록 연결된다.The gate terminal of the PMOS transistor Q26 is connected so that the signal of the gate terminal of the PMOS transistor Q21 is transmitted through the transmission gate T1 to be inputted, and the signal of the drain terminal of the NMOS transistor Q23 is also connected to the PMOS transistor Q26. Is connected to be input to the gate terminal of Q26).
또한 NMOS 트랜지스터(Q27)의 게이트 단자에는 NMOS 트랜지스터(Q22)의 게이트 단자의 신호가 트랜스미션 게이트(T2)를 통해 전달되어 입력되도록 연결되고, PMOS 트랜지스터(Q24)의 드레인 단자의 신호도 NMOS 트랜지스터(Q27)의 게이트 단자에 입력되도록 연결된다.In addition, the gate terminal of the NMOS transistor Q27 is connected so that the signal of the gate terminal of the NMOS transistor Q22 is transmitted and input through the transmission gate T2, and the signal of the drain terminal of the PMOS transistor Q24 is also connected to the NMOS transistor Q27. Is connected to be input to the gate terminal.
[본 발명의 동작][Operation of the present invention]
데이타의 쓰기 동작 또는 회로의 대기 상태인 경우에 데이타 출력 인에이블 신호(OE)는 로우 레벨로 된다.The data output enable signal OE goes low in the case of a data write operation or a circuit standby state.
이와 같이 데이타 출력 인에이블 신호(OE)가 로우 레벨인 경우에, 데이타 출력 인에이블 신호(OE)가 하이 레벨로 반전되어 입력되는 NOR 게이트(NOR21)의 출력은 데이타 신호(/D)에 관계 없이 로우 레벨로 된다.In this case, when the data output enable signal OE is at the low level, the output of the NOR gate NOR21 inputted after the data output enable signal OE is inverted to the high level is independent of the data signal / D. It goes to the low level.
로우 레벨의 NOR 게이트(NOR21)의 출력은 인버터(INV21)를 통해 반전되어 PMOS 트랜지스터(Q21)의 게이트 단자에 입력되어 PMOS 트랜지스터(Q21)는 턴 오프된다.The output of the low-level NOR gate NOR21 is inverted through the inverter INV21 and input to the gate terminal of the PMOS transistor Q21 so that the PMOS transistor Q21 is turned off.
로우 레벨의 데이타 출력 인에이블 신호(OE)가 입력되는 NAND 게이트(NAND21)의 출력은 데이타 신호(/D)에 관계없는 하이 레벨로 된다.The output of the NAND gate NAND21 to which the low level data output enable signal OE is input becomes a high level irrespective of the data signal / D.
하이 레벨의 NAND 게이트(NAND21)의 출력은 인버터(INV22)를 통해 반전되어 NMOS 트랜지스터(Q22)의 게이트 단자에 입력되어 NMOS 트랜지스터(Q22)는 턴 오프된다.The output of the high level NAND gate NAND21 is inverted through the inverter INV22 and input to the gate terminal of the NMOS transistor Q22 so that the NMOS transistor Q22 is turned off.
트랜스미션 게이트(T1)(T2)의 각각의 PMOS 트랜지스터의 게이트 단자에는 하이 레벨로 반전된 데이타 출력 인에이블 신호(OE)가 입력되고, 각각의 NMOS 트랜지스터에는 로우 레벨의 데이타 출력 인에이블 신호(OE)가 입력되어 트랜스미션 게이트(T1)(T2)는 턴 오프된다.A high level inverted data output enable signal OE is input to the gate terminal of each PMOS transistor of the transmission gates T1 and T2, and a low level data output enable signal OE is input to each NMOS transistor. Is inputted so that the transmission gates T1 and T2 are turned off.
NMOS 트랜지스터(Q23)의 게이트 단자에는 인버터(INV23)를 통해 하이 레벨로 반전된 데이타 출력 인에이블 신호(OE)가 입력되어 턴 온되고, PMOS 트랜지스터(Q24)는 로우 레벨의 데이타 출력 인에이블 신호(OE)가 입력되어 턴 온된다.A data output enable signal OE inverted to a high level through the inverter INV23 is input to the gate terminal of the NMOS transistor Q23 and turned on, and the PMOS transistor Q24 has a low level data output enable signal ( OE) is input and turned on.
이와같이 턴 온된 NMOS 트랜지스터(Q23)를 통해 PMOS 트랜지스터(Q26)의 게이트 단자에는 로우 레벨의 접지 전압(VSS)이 입력되어 PMOS 트랜지스터(Q26)가 턴 온된다.The low level ground voltage VSS is input to the gate terminal of the PMOS transistor Q26 through the turned-on NMOS transistor Q23 and the PMOS transistor Q26 is turned on.
또한 턴 온된 PMOS 트랜지스터(Q24)를 통해 NMOS 트랜지스터(Q27)의 게이트 단자에는 하이 레벨의 전원 전압(VDD)이 입력되어 NMOS 트랜지스터(Q27)는 턴 온된다.In addition, a high level power supply voltage VDD is input to the gate terminal of the NMOS transistor Q27 through the turned-on PMOS transistor Q24, so that the NMOS transistor Q27 is turned on.
이와 같이 턴 온 된 PMOS 트랜지스터(Q26)와 NMOS 트랜지스터(Q27)를 통해 출력단(DOUT)의 전위는 전원 전압(VDD)의 1/2까지 충전이 이루어진다.The potential of the output terminal DOUT is charged to 1/2 of the power supply voltage VDD through the turned-on PMOS transistor Q26 and the NMOS transistor Q27.
이때 PMOS 트랜지스터(Q25)와 NMOS 트랜지스터(Q28)는 저항으로서 작용한다.At this time, the PMOS transistor Q25 and the NMOS transistor Q28 act as a resistor.
데이타 출력 인에이블 신호(OE)가 하이 레벨로 되어 데이타의 출력이 이루어지고, 이때 발생한 데이타가 하이 레벨이어서 데이타 신호(/D)가 로우 레벨인 경우에는 NOR 게이트(NOR21)에 입력되는 신호는 모두 로우 레벨로 되어 그 출력은 하이 레벨로 된다.When the data output enable signal OE becomes high and data is output, and the generated data is high level and the data signal / D is low, all signals input to the NOR gate NOR21 are all. It goes low and its output goes high.
NOR 게이트(NOR21)의 하이 레벨 출력은 인버터(INV21)를 통해 로우 레벨로 반전 PMOS 트랜지스터(Q21)의 게이트 단자에 입력됨으로써 PMOS 트랜지스터(Q21)를 턴 온시킨다.The high level output of the NOR gate NOR21 is input to the gate terminal of the inverting PMOS transistor Q21 to the low level through the inverter INV21 to turn on the PMOS transistor Q21.
하이 레벨의 데이타 출력 인에이블 신호(OE)가 입력되고 로우 레벨의 데이타 신호(/D)가 입력되는 NAND 게이트(NAND21)의 출력은 하이 레벨로 된다.The output of the NAND gate NAND21 to which the high level data output enable signal OE is input and the low level data signal / D is input is at a high level.
하이 레벨의 NAND 게이트(NAND21)의 출력은 인버터(INV22)를 통해 반전되어 NMOS 트랜지스터(Q22)의 게이트 단자에 입력되어 NMOS 트랜지스터(Q22)는 턴 오프된다.The output of the high level NAND gate NAND21 is inverted through the inverter INV22 and input to the gate terminal of the NMOS transistor Q22 so that the NMOS transistor Q22 is turned off.
트랜스미션 게이트(T1)(T2)의 각각의 PMOS 트랜지스터의 게이트 단자에는 로우 레벨로 반전된 데이타 출력 인에이블 신호(OE)가 입력되고, 각각의 NMOS 트랜지스터에는 하이 레벨의 데이타 출력 인에이블 신호(OE)가 입력되어 트랜스미션 게이트(T1)(T2)는 턴 온된다.A low level inverted data output enable signal OE is input to the gate terminal of each PMOS transistor of the transmission gates T1 and T2, and a high level data output enable signal OE is input to each NMOS transistor. Is inputted, and the transmission gates T1 and T2 are turned on.
NMOS 트랜지스터(Q23)의 게이트 단자에는 인버터(INV23)를 통해 로우 레벨로 반전된 데이타 출력 인에이블 신호(OE)가 입력되어 턴 오프되고, PMOS 트랜지스터(Q24)는 하이 레벨의 데이타 출력 인에이블 신호(OE)가 입력되어 턴 오프된다.The data output enable signal OE inverted to the low level through the inverter INV23 is input to the gate terminal of the NMOS transistor Q23 and turned off, and the PMOS transistor Q24 has the high level data output enable signal ( OE) is input and turned off.
이와 같이 턴 온된 트랜스미션 게이트(T1)를 통해 인버터(INV21)의 로우 레벨 신호가 PMOS 트랜지스터(Q26)의 게이트 단자에 입력되어 PMOS 트랜지스터(Q26)가 턴 온된다.The low level signal of the inverter INV21 is input to the gate terminal of the PMOS transistor Q26 through the turned-on transmission gate T1 to turn on the PMOS transistor Q26.
또한 턴 온된 트랜스미션 게이트(T2)를 통해 인버터(INV22)의 로우 레벨 신호가 NMOS 트랜지스터(Q27)의 게이트 단자에 입력되어 NMOS 트랜지스터(Q27)는 턴 오프된다.In addition, the low level signal of the inverter INV22 is input to the gate terminal of the NMOS transistor Q27 through the turned-on transmission gate T2 to turn off the NMOS transistor Q27.
따라서 출력단(DOUT)에는 턴 온된 PMOS 트랜지스터(Q26)를 통하여 하이 레벨의 전원 전압(VDD)이 출력된다.Accordingly, a high level power supply voltage VDD is output to the output terminal DOUT through the turned-on PMOS transistor Q26.
데이타 출력 인에이블 신호(OE)가 하이 레벨로 되어 데이타의 출력이 이루어지고, 이때 발생한 데이타가 로우 레벨이어서 데이타 신호(/D)가 하이 레벨인 경우에는 NOR 게이트(NOR21)에는 하이 레벨의 데이타 신호(/D)와 로우 레벨로 반전된 데이타 출력 인에이블 신호(OE)가 입력되어 그 출력은 로우 레벨로 된다.When the data output enable signal OE becomes high level and data is output, and the generated data is low level and the data signal / D is high level, the NOR gate NOR21 has a high level data signal. (/ D) and the data output enable signal OE inverted to the low level are input so that the output goes to the low level.
NOR 게이트(NOR21)의 로우 레벨 출력은 인버터(INV21)를 통해 하이 레벨로 반전되어 PMOR 트랜지스터(Q21)의 게이트 단자에 입력됨으로써 PMOS 트랜지스터(Q21)가 턴 오프된다.The low level output of the NOR gate NOR21 is inverted to a high level through the inverter INV21 and input to the gate terminal of the PMOR transistor Q21 to turn off the PMOS transistor Q21.
하이 레벨의 데이타 출력 인에이블 신호(OE)와 데이타 신호(/D)가 입력되는 NAND 게이트(NAND21)의 출력은 로우 레벨로 된다.The output of the NAND gate NAND21 to which the high level data output enable signal OE and the data signal / D are input is at a low level.
로우 레벨의 NAND 게이트(NAND)21)의 출력은 인버터(INV22)를 통해 하이 레벨로 반전되어 NMOS 트랜지스터(Q22)의 게이트 단자에 입력되어 NMOS 트랜지스터(Q22)는 턴 온된다.The output of the low level NAND gate NAND 21 is inverted to a high level through the inverter INV22 and input to the gate terminal of the NMOS transistor Q22 so that the NMOS transistor Q22 is turned on.
트랜스미션 게이트(T1)(T2)의 각각의 PMOS 트랜지스터의 게이트 단자에는 로우 레벨로 반전된 데이타 출력 인에이블 신호(OE)가 입력되고, 각각의 NMOS 트랜지스터에는 하이레벨의 데이타 출력 인에이블 신호(OE)가 입력되어 트랜스미션 게이트(T1)(T2)는 턴 온된다.A low level inverted data output enable signal OE is input to the gate terminal of each PMOS transistor of the transmission gates T1 and T2, and a high level data output enable signal OE is input to each NMOS transistor. Is inputted, and the transmission gates T1 and T2 are turned on.
NMOS 트랜지스터(Q23)의 게이트 단자에는 인버터(INV23)를 통해 로우 레벨로 반전된 데이타 출력 인에이블 신호(OE)가 입력되어 턴 오프되고, PMOS 트랜지스터(Q24)는 하이 레벨의 데이타 출력 인에이블 신호(OE)가 입력되어 턴 오프된다.The data output enable signal OE inverted to the low level through the inverter INV23 is input to the gate terminal of the NMOS transistor Q23 and turned off, and the PMOS transistor Q24 has the high level data output enable signal ( OE) is input and turned off.
이와 같이 턴 온된 트랜스미션 게이트(T1)를 통해 인버터(INV21)의 하이 레벨 신호가 PMOS 트랜지스터(Q26)의 게이트 단자에 입력되어 PMOS 트랜지스터(Q26)가 턴 오프된다.The high level signal of the inverter INV21 is input to the gate terminal of the PMOS transistor Q26 through the turned-on transmission gate T1 to turn off the PMOS transistor Q26.
또한 턴 온된 트랜스미TUS 게이트(T2)를 통해 인버터(INV22)의 하이 레벨 신호가 NMOS 트랜지스터(Q27)의 게이트 단자에 입력되어 NMOS 트랜지스터(Q27)는 턴 온된다.In addition, the high level signal of the inverter INV22 is input to the gate terminal of the NMOS transistor Q27 through the turned-on transmy TUS gate T2 so that the NMOS transistor Q27 is turned on.
따라서 출력단(DOUT)에는 턴 온된 NMOS 트랜지스터(Q27)를 통하여 로우 레벨의 접지 전압(VSS)이 출력된다.Therefore, a low level ground voltage VSS is output to the output terminal DOUT through the turned-on NMOS transistor Q27.
제3도는 이와 같은 본 발명의 입출력 신호를 나타낸 도면이다.3 is a diagram illustrating such an input / output signal of the present invention.
제3도에 나타낸 바와 같이, 데이타 출력 인에이블 신호(OE)가 로우 레벨인 경우에는 인버터/충전회로(100)는 충전 회로로서 작용하며, 데이타 출력 인에이블 신호(OE)가 하이 레벨인 경우에는 인버터/충전회로(100)는 인버터로 작용하여 데이타 신호(/D)의 반전된 신호 즉 본래의 데이타가 출력단(DOUT)에 출력된다.As shown in FIG. 3, when the data output enable signal OE is at a low level, the inverter / charger circuit 100 acts as a charging circuit, and when the data output enable signal OE is at a high level. The inverter / charging circuit 100 acts as an inverter so that the inverted signal of the data signal / D, that is, the original data, is output to the output terminal DOUT.
따라서 본 발명은 데이타의 출력이 이루어질 때에는 인버터/충전회로가 인버터로서 동작하도록 제어하고, 데이타의 출력이 이루어지지 않을 때에는 출력단을 예비 충전하는 충전 회로로서 동작하도록 함으로써 전원 전압 단자와 접지 전압 단자가 단락되어 발생하는 래치 업 현상을 방지하도록 하는 효과가 제공된다.Therefore, the present invention controls the inverter / charging circuit to operate as an inverter when data is output, and operates as a charging circuit for precharging the output terminal when data is not output, thereby shorting the power supply voltage terminal and the ground voltage terminal. The effect of preventing the latch-up phenomenon that occurs is provided.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960075708A KR100210844B1 (en) | 1996-12-28 | 1996-12-28 | Data output buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960075708A KR100210844B1 (en) | 1996-12-28 | 1996-12-28 | Data output buffer circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980056438A KR19980056438A (en) | 1998-09-25 |
| KR100210844B1 true KR100210844B1 (en) | 1999-07-15 |
Family
ID=19491991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960075708A KR100210844B1 (en) | 1996-12-28 | 1996-12-28 | Data output buffer circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100210844B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103023484A (en) * | 2012-12-03 | 2013-04-03 | 无锡海威半导体科技有限公司 | Ultra-low power consumption key scanning state selection circuit |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100541802B1 (en) * | 1998-12-29 | 2006-05-22 | 삼성전자주식회사 | Semiconductor chip and system with these chips |
-
1996
- 1996-12-28 KR KR1019960075708A patent/KR100210844B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103023484A (en) * | 2012-12-03 | 2013-04-03 | 无锡海威半导体科技有限公司 | Ultra-low power consumption key scanning state selection circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980056438A (en) | 1998-09-25 |
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