KR100207616B1 - Method and circuit for the processing of error flags - Google Patents
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Abstract
본 발명은 에러정정장치에 있어서 이레이저정정에 사용되는 에러플래그 처리방법 및 장치에 관한 것으로서, 제1신호처리수단, 제2신호처리수단과 선택수단으로 구성된다. 따라서, 에러플래그를 처리하는 메모리를 위한 기입, 독출 어드레스 라인과 버퍼 대신 2n2개의 D플립플롭만 필요하므로 회로를 단순화시킨 이점이 있다.The present invention relates to an error flag processing method and apparatus used for erasure correction in an error correction apparatus, and comprises a first signal processing means, a second signal processing means, and a selection means. Therefore, there is an advantage of simplifying the circuit since only 2n 2 D flip-flops are needed instead of write, read address lines and buffers for the memory that handles the error flags.
Description
제1도는 자기테이프나 디스크 등의 기록매체로부터 데이터를 재생하여 처리하는 과정을 나타낸 블록도.1 is a block diagram showing a process of reproducing and processing data from a recording medium such as a magnetic tape or a disk.
제2도는 제1도에 있어서 메모리부의 상세회로도.FIG. 2 is a detailed circuit diagram of the memory unit in FIG.
제3a도 내지 제3c도는 제1도의 메모리부의 기입, 독출 데이터와 에러 플래그의 구성 포맷을 나타낸 도면.3A to 3C are diagrams showing the configuration formats of write, read data and error flags in the memory section of FIG.
제4도는 제2도 및 제6도에 있어서 메모리부로 입력되는 데이터와 에러 플래그에 대한 타이밍도.4 is a timing diagram for data and error flags input to a memory unit in FIGS. 2 and 6;
제5도는 제2도 및 제6도에 있어서 메모리부로부터 출력되는 데이터와 에러 플래그에 대한 타이밍도.FIG. 5 is a timing chart for data and error flags outputted from the memory section in FIGS. 2 and 6;
제6도는 본 발명에 의한 에러플래그 처리회로를 나타낸 도면.6 is a diagram showing an error flag processing circuit according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
100 : 제1신호처리수단 200 : 제2신호처리수단100: first signal processing means 200: second signal processing means
300 : 선택수단300: selection means
본 발명은 에러정정장치에 관한 것으로, 특히 이레이저정정에 사용되는 에러플래그 처리방법 및 장치에 관한 것이다.The present invention relates to an error correction apparatus, and more particularly, to an error flag processing method and apparatus used for erasure correction.
최근들어 통신 및 데이타 저장방식이 아날로그 방식에서 디지탈방식으로 변환됨에 막대한 양의 데이터, 오디오 그리고 비디오 정보의 저장을 위한 광디스크 시스템이 널리 활용되고 있는 추세이다. 이의 대표적인 시스템을 살펴보면, 오디오 신호를 광학식 디스크에 저장하기 위한 컴팩트 디스크 시스템(Compact Disk System), 오디오 정보를 자기 테이프에 저장하기 위한 DAT(Digital Audio Tape)시스템, 그리고 데이터를 광학식 디스크에 저장하는 CD-ROM(Compact Disk Read Only Memory)등을 들 수 있다.Recently, since the communication and data storage methods are converted from analog to digital methods, the optical disc system for storing huge amount of data, audio and video information has been widely used. The representative system is a compact disk system for storing audio signals on an optical disk, a digital audio tape system for storing audio information on a magnetic tape, and a CD for storing data on an optical disk. -ROM (Compact Disk Read Only Memory).
광디스크상에 열지어 기록되어 있는 미세한 홈(pit)을 이용하여 데이터를 저장하고, 이를 레이저를 이용하여 읽어 내는 것을 바탕으로 설계되어 있는 광디스크 시스템은 불규칙한 잡음 및 변조(Modulation)잡음이 없고, 랜덤 억세스가 가능하며, 먼지와 흠에 따른 영향이 비교적 적으며, 정보가 장기간 안정적으로 기억되어 있고, 비디오 정보의 경우 재생시 화면상의 가상(ghoast)현상이 없으며, 반영구적인 재생 및 기억이 가능하다는 주요 특징이 있다. 따라서 이와 같은 장점을 바탕으로 데이터, 오디오, 비디오 정보의 광디스크를 이용한 저장 및 재생은 앞으로 널리 확대될 추세이다.The optical disc system, which is designed on the basis of storing data using minute pit recorded on the optical disc and reading it out using a laser, has no random noise, no modulation noise, and random access. It has a relatively small effect due to dust and scratches, the information is stored stably for a long time, and there is no ghost phenomenon on the screen when playing video information, and it is possible to play and remember semi-permanently. There is this. Therefore, based on these advantages, the storage and playback of data, audio, and video information using optical discs will be widely expanded in the future.
그러나 광디스크 표면에 발생한 여러 종류의 흠은 정보의 보전성(Integrity)에 커다란 영향을 미치게 된다. 따라서 광저장 매체를 갖는 디지탈 저장 시스템 또는 재생기(Player)를 설계할 경우 반드시 고려해야 할 핵심 요소 기술은 광저장 매체에서 발생하는 연속 또는 랜덤한 에러형태를 효율적으로 정정 및 제어하는 기술을 다루는 분야인 에러정정기술이다.However, various kinds of flaws on the surface of the optical disc have a great influence on the integrity of the information. Therefore, a key element that must be considered when designing a digital storage system or a player having an optical storage medium is an error that deals with a technique for efficiently correcting and controlling continuous or random error forms occurring in an optical storage medium. It is a correction technique.
제1도는 자기테이프나 디스크 등의 기록매체로부터 데이타를 재생하여 처리하는 과정을 블록으로 도시한 것이다.1 is a block diagram showing a process of reproducing and processing data from a recording medium such as a magnetic tape or a disk.
우선, 자기테이프나 광디스크 등에 채택하는 대부분의 에러정정 시스템은 리드-솔로몬(Reed-Solomon) 부호를 이용하여 적부호(Product Code)나 적부호의 일종인 크로스 인터리브 리드-솔로몬 부호(Cross Interleave Reed-Solomon Code: 이하 CIRC라 약함)를 구성한다. RS부호는 연집에러 뿐만 아니라 랜덤에러 패턴의 정정이 가능하여 컴퓨터 기억장치 및 디지탈 통신 시스템의 에러를 정정하기 위해 널리 응용되는 에러정정부호이다.First, most error correction systems adopting magnetic tapes, optical disks, and the like use a Reed-Solomon code, which is a cross interleaved Reed-Solomon code, which is a kind of a product code or a red code. Solomon Code: hereafter abbreviated as CIRC). The RS code is an error correcting code that is widely used to correct errors in computer storage devices and digital communication systems by allowing correction of not only a collection error but also a random error pattern.
여기서 적부호나 CIRC는 기록시 RS 부호화를 2번, 재생시 RS 복호화를 2번 수행함으로써 즉, 이중으로 에러정정을 수행함으로써 에러정정능력을 극대화시킨다. 이때 데이타를 재생할 때 수행하는 2번의 RS 복호화는 내복호(Inner Decoding)와, 외복호(Outer Decoding)로 나누어진다.Here, the proper code or CIRC maximizes the error correction capability by performing the RS encoding twice during recording and the RS decoding twice during reproduction, that is, performing error correction twice. At this time, two times of RS decoding performed when reproducing data are divided into inner decoding and outer decoding.
제1도에 있어서, 자기테이프 또는 광디스크 등의 기록매체(10)로부터 재생되는 데이타, 오디오, 비디오 정보는 재생앰프(20)에서 증폭되고, 복조기(30)에서 복조된 후 동기검출기(40)를 통해 내복호기(Inner Decoder:50)로 인가된다. 내복호기(50)에서는 랜덤 에러를 정정하며 만약 정정 범위를 넘어서는 에러에 대해서는 정정을 하지 않고, 정정을 못한 코드 전체에 에러정정을 하지 못함을 나타내 주는 신호인 에러플래그(error flag)를 부가하여 출력시킨다. 내복호기(50)에서 출력되는 데이타와 에러 플래그는 메모리부(60)에 기입된 후 외코드워드(Outer Codeword) 포맷으로 메모리부(60)로부터 독출되어 외복호기(Outer Decoder:70)에 입력된다.In FIG. 1, data, audio, and video information reproduced from a recording medium 10 such as a magnetic tape or an optical disc are amplified by the reproduction amplifier 20, demodulated by the demodulator 30, and then the synchronous detector 40 is moved. Through the inner decoder (Inner Decoder: 50). The internal decoder 50 corrects a random error, and if an error exceeding the correction range is not corrected, an error flag, which is a signal indicating that the error correction cannot be corrected to the entire code that has not been corrected, is output. Let's do it. Data and error flags output from the internal decoder 50 are written to the memory unit 60, and then read from the memory unit 60 in an outer codeword format and input to the outer decoder 70. .
외복호기(70)는 입력되는 데이타에 에러플래그가 부가되어 있으면, 이레이저(erasure)정정을 수행하고, 에러플래그가 부가되어 있지 않으면 일반 에러정정을 수행한다. 이때 이레이저 정정은 일반 에러정정보다 2배의 정정능력을 가진다. 외복호기(70)에서 출력되는 신호는 디지탈처리기(70)에서 디지탈 신호 처리된 후 디지탈/아날로그 변환기(90)에서 아날로그 신호로 변환되어 출력된다.The external decoder 70 performs erasure correction when an error flag is added to the input data, and performs general error correction when the error flag is not added. In this case, the erasure correction has twice the correction capability as the general error correction information. The signal output from the outer decoder 70 is processed by the digital processor 70 and then converted into an analog signal by the digital / analog converter 90 and output.
제2도는 제1도에 있어서, 메모리부(60)의 상세회로도로서, 크게 데이타처리부(81), 에러플래그처리부(61), 기입어드레스발생기(62)와, 독출 어드레스발생기(63)로 나누어진다.FIG. 2 is a detailed circuit diagram of the memory unit 60 in FIG. 1, which is largely divided into a data processing unit 81, an error flag processing unit 61, a write address generator 62, and a read address generator 63. As shown in FIG. .
우선 데이타처리부(81)에서, 내복호기(50)로부터 인가되는 데이타입력(DI:Data In)은 제1버퍼(68) 및 제3버퍼(71)를 통해 제1데이타메모리(66) 및 제2데이타메모리(67)에 기입되고, 제1데이타메모리(66) 및 제2데이타메모리(67)로부터 독출되는 데이타출력(DO:Data Out)은 제2버퍼(69) 및 제4버퍼(72)를 통해 외복호기(70)로 출력된다.First, in the data processing unit 81, the data input (DI: Data In) applied from the internal decoder 50 is transmitted to the first data memory 66 and the second through the first buffer 68 and the third buffer 71. A data output (DO) written in the data memory 67 and read out from the first data memory 66 and the second data memory 67 is used to store the second buffer 69 and the fourth buffer 72. It is output to the outer decoder 70 through.
에러플래그처리부(61)에서는, 내복호기(50)로부터 인가되는 에러플래그입력(EFI:Error Flag In)은 제5버퍼(650) 및 제7버퍼(670)를 통해 제1에러플래그메모리(630) 및 제2에러플래그메모리(640)에 기입되고, 제1에러플래그메모리(630) 및 제2에러플래그메모리(640)로부터 독출되는 에러플래그출력(EFO:Error Flag Out)은 제6버퍼(660) 및 제8버퍼(680)를 통해 외복호기(70)로 출력된다.In the error flag processing unit 61, an error flag input (EFI: Error Flag In) applied from the internal decoder 50 is transmitted to the first error flag memory 630 through the fifth buffer 650 and the seventh buffer 670. And an error flag output (EFO: Error Flag Out) written to the second error flag memory 640 and read out from the first error flag memory 630 and the second error flag memory 640. And an external decoder 70 through an eighth buffer 680.
좀더 상세히 설명하면, 제1멀티플렉서(64) 및 제3멀티플렉서(610)는 선택신호로 인가되는 제1마스터 클럭(이하 MCI이라 함)신호가 로우레벨상태인 구간에서는 기입어드레스발생기(62)로부터 출력되는 기입어드레스와 독출어드레스 발생기(63)로부터 출력되는 독출어드레스 중 기입어드레스를 선택하여 각각 제1데이타메모리(66)와 제1에러플래그메모리(630)에 인가한다. 따라서 제1버퍼(68)와 제3버퍼(71)로부터 출력되는 데이타입력(DI)은 제1데이타메모리(66)의 기입어드레스에 기입되고, 제5버퍼(650)와 제7버퍼(670)로부터 출력되는 에러플래그입력(EFI)은 제1에러플래그메모리(630)의 기입어드레스에 기입된다.In more detail, the first multiplexer 64 and the third multiplexer 610 are output from the write address generator 62 in a section in which the first master clock (hereinafter referred to as MCI) signal applied as the selection signal is in a low level state. The write address is selected from among the read address and the read address generator 63 which are output from the read address generator 63, and applied to the first data memory 66 and the first error flag memory 630, respectively. Therefore, the data input DI output from the first buffer 68 and the third buffer 71 is written to the write address of the first data memory 66, and the fifth buffer 650 and the seventh buffer 670 are written. The error flag input EFI outputted from the data is written in the write address of the first error flag memory 630.
이와 동시에 제2멀티플렉서(65) 및 제4멀티플렉서(620)는 선택신호로 인가되는 제2마스터 클럭(이하 MC2라 함) 신호가 로우레벨상태인 구간에서는 기입어드레스발생기(62)로부터 출력되는 기입어드레스와 독출어드레스발생기(63)로부터 출력되는 독출어드레스 중 독출어드레스를 선택하여 각각 제2데이타메모리(67)와 제2에러플래그메모리(640)에 인가한다. 이 독출어드레스에 따라 제2데이타메모리(67)에서는 기입되어 있던 데이타가 독출되어 제2버퍼(69)와 제4버퍼(72)를 통해 외복호기(70)로 출력되고, 제2에러플래그메모리(640)에서는 기입되어 있던 에러플래그가 독출되어 제6버퍼(660)와 제8버퍼(680)를 통해 외복호기(70)로 출력된다.At the same time, the second multiplexer 65 and the fourth multiplexer 620 write address output from the write address generator 62 in a section in which the second master clock signal (hereinafter referred to as MC2) applied as the selection signal is in a low level state. A read address is selected from among the read addresses output from the read address generator 63 and applied to the second data memory 67 and the second error flag memory 640, respectively. According to the read address, the data written in the second data memory 67 is read out and output to the external decoder 70 through the second buffer 69 and the fourth buffer 72, and the second error flag memory ( In 640, the written error flag is read and output to the external decoder 70 through the sixth buffer 660 and the eighth buffer 680.
여기서 MC2신호는 MC1를 반전시킨 신호이다.The MC2 signal is a signal in which MC1 is inverted.
이와 반대로 MC1신호가 하이레벨상태인 구간에서 제1멀티플렉서(64) 및 제3멀티플렉서(610)는 기입어드레스발생기(62)로부터 출력되는 기입어드레스와 독출어드레스발생기(63)로부터 출력되는 독출어드레스 중 독출어드레스를 선택하여 각각 제1데이타메모리(66)와 제1에러플래그메모리(630)에 인가한다. 이 독출어드레스에 따라 제1데이타메모리(66)에서는 기입되어 있던 데이타가 독출되어 제2버퍼(69)와 제4버퍼(72)를 통해 외복호기(70)로 출력되고, 제1에러플래그메모리(630)에서는 기입되어 있던 에러플래그가 독출되어 제6버퍼(660)와 제8버퍼(680)를 통해 외복호기(70)로 출력된다.On the contrary, the first multiplexer 64 and the third multiplexer 610 read the write address output from the write address generator 62 and the read address output from the read address generator 63 in the period where the MC1 signal is in the high level state. The addresses are selected and applied to the first data memory 66 and the first error flag memory 630, respectively. According to the read address, data written in the first data memory 66 is read out and output to the external decoder 70 through the second buffer 69 and the fourth buffer 72, and the first error flag memory ( In 630, the written error flag is read out and output to the external decoder 70 through the sixth buffer 660 and the eighth buffer 680.
이와 동시에 제2멀티플렉서(65) 및 제4멀티플렉서(620)는 선택신호로 인가되는 MC2신호가 하이레벨상태인 구간에서는 기입어드레스발생기(62)로부터 출력되는 기입어드레스와 독출어드레스발생기(63)로부터 출력되는 독출어드레스 중 기입어드레스를 선택하여 각각 제2데이타메모리(67)와 제2에러플래그메모리(640)에 인가한다. 따라서 제1버퍼(68)와 제3버퍼(71)로부터 출력되는 데이타입력(DI)은 제2데이타메모리(67)의 기입어드레스에 기입되고, 제5버퍼(650)와 제7버퍼(670)로부터 출력되는 에러플래그입력(EFI)은 제2에러플래그 메모리(640)의 기입어드레스에 기입된다.At the same time, the second multiplexer 65 and the fourth multiplexer 620 output the write address and the read address generator 63 output from the write address generator 62 in the period where the MC2 signal applied as the selection signal is in the high level. The write addresses are selected from the read addresses to be applied to the second data memory 67 and the second error flag memory 640, respectively. Accordingly, the data inputs DI output from the first buffer 68 and the third buffer 71 are written to the write addresses of the second data memory 67, and the fifth buffer 650 and the seventh buffer 670. The error flag input EFI outputted from the data is written to the write address of the second error flag memory 640.
제3a도 내지 제3c도는 제1도의 메모리부(60)의 기입, 독출 데이타와 에러 플래그의 구성 포맷을 나타낸 도면으로서, 제3a도는 적부호의 구성을 나타낸 도면이고, 제3b도는 제1, 2데이타메모리(66,67)와 제1, 2에러플래그메모리(630, 640)의 데이타 기입방향을 나타낸 도면이고, 제3c도는 제1, 2데이타메모리(66,67)와 제1, 2에러플래그메모리(630,640)의 데이타 독출방향을 나타낸 도면이다.3A to 3C are diagrams showing the format of writing, reading data, and error flags of the memory unit 60 of FIG. 1, FIG. 3A is a diagram showing the structure of the appropriate numerals, and FIG. 3B is the first and second diagrams. FIG. 3C shows the data writing directions of the data memories 66 and 67 and the first and second error flags memories 630 and 640. FIG. 3C shows the first and second data flags 66 and 67 and the first and second error flags. A diagram illustrating a data reading direction of the memories 630 and 640.
제4a도 내지 제4f도는 제2도 및 제6도에 있어서 메모리부(60)로 입력되는 데이타와 에러플래그에 대한 타이밍도로서, 제4a도는 제1,3멀티플렉서(64,610)의 선택단자로 인가되는 MC1신호를 나타낸 것이고, 제4b도는 제2,4멀티플렉서(65,620)의 선택단자로 인가되는 MC2신호를 나타낸 것이고, 제4c도는 데이타 인에이블신호(DEN1)를 나타낸 것이고, 제4d도는 에러플래그입력신호(EFI)를 나타낸 것이고, 제4e도는 데이타입력신호(DI)를 나타낸 것이고, 제4f도는 클럭신호(CLK)를 나타낸 것이다.4A to 4F are timing diagrams for data and error flags input to the memory unit 60 in FIGS. 2 and 6, and FIG. 4A is applied to selection terminals of the first and third multiplexers 64 and 610. FIG. FIG. 4b shows the MC2 signal applied to the selection terminals of the second and fourth multiplexers 65 and 620, FIG. 4c shows the data enable signal DEN1, and FIG. 4d shows the error flag input. A signal EFI is shown, FIG. 4e shows a data input signal DI, and FIG. 4f shows a clock signal CLK.
제5도는 제2도 및 제6도에 있어서 메모리부(60)로부터 출력되는 데이타와 에러플래그에 대한 타이밍도로서, 제5a도는 제1,3멀티플렉서(64,610)의 선택단자로 인가되는 MC1신호를 나타낸 것이고, 제5b도는 제2,4멀티플렉서(65,620)의 선택단자로 인가되는 MC2신호를 나타낸 것이고, 제5c도는 데이타 인에이블신호(DEN1)를 나타낸 것이고, 제5d도는 에러플래그출력신호(EFO)를 나타낸 것이고, 제5e도는 데이타출력신호(DO)를 나타낸 것이고, 제5f도는 클럭신호(CLK)를 나타낸 것이다.FIG. 5 is a timing diagram for data and error flags output from the memory unit 60 in FIGS. 2 and 6, and FIG. 5a shows an MC1 signal applied to select terminals of the first and third multiplexers 64 and 610. FIG. FIG. 5B shows the MC2 signal applied to the selection terminals of the second and fourth multiplexers 65 and 620, FIG. 5C shows the data enable signal DEN1, and FIG. 5D shows the error flag output signal EFO. 5e shows a data output signal DO, and FIG. 5f shows a clock signal CLK.
제4도 및 제5도에 있어서, n1은 내부호의 길이, n2는 외부호의 길이, k1은 내부호의 데이타의 길이, k2는 외부호의 데이타의 길이, P1은 내부호의 패리티(parity)의 길이, P2는 외부호의 패리티의 길이를 나타낸다.In Figures 4 and 5, n 1 is the length of the inner code, n 2 is the length of the outer code, k 1 is the length of the data of the inner code, k 2 is the length of the data of the outer code, and P 1 is the parity of the inner code. ), P 2 represents the length of the parity of the outer code.
제1도 내지 제5도를 참조하여 종래의 에러플래그처리부(61)를 살펴보면, 우선 내복호기(50)에서는 정정범위 내에서 발생한 에러는 정정을 하고, 정정된 데이타와 함께 정정됨을 표시하는 에러플래그(0)를 출력시킨다. 만약 입력되는 데이타에 내복호기(50)의 에러정정능력을 초과하는 에러가 있을 경우에는 입력테이타를 그대로 출력시키며 정정하지 못함을 표시하는 에러플래그(1)를 출력한다.Referring to FIGS. 1 to 5, the conventional error flag processing unit 61 will be described. First, the internal decoder 50 corrects an error occurring within a correction range and displays an error flag indicating that the error is corrected together with the corrected data. Output (0). If there is an error exceeding the error correction capability of the internal decoder 50 in the input data, the input data is output as it is and an error flag 1 indicating that it cannot be corrected is output.
내복호기(50)에서 출력된 데이타와 에러플래그는 제3b도에서와 같이 한 개의 내부호마다 횡방향으로 차례로 메모리부(60)에 기입된다. 메모리부(60)에 기입이 완료된 데이타와 에러플래그는 제3c도에서와 같은 포맷으로 독출되어 외복호기(70)에 입력된다. 외복호기(70)에 입력되는 데이타의 에러플래그가 0이면 그 데이타에 대해 에러정정을 수행하고, 1이면 이레이저정정을 수행한다. 외복호기(70)에서 에러플래그를 이용하는 이레이저정정을 수행하면 에러플래그를 이용하지 않는 경우보다 에러정정능력이 2배로 높아지기 때문이다.The data and error flags outputted from the internal decoder 50 are written in the memory unit 60 in turn in the transverse direction for each internal arc as shown in FIG. 3B. The data and the error flags which have been written in the memory unit 60 are read out in the format as shown in FIG. 3C and input to the external decoder 70. If the error flag of the data input to the external decoder 70 is 0, error correction is performed on the data, and if 1, erasure correction is performed. This is because when the erasure correction using the error flag is performed in the outer decoder 70, the error correction capability is doubled than when the error flag is not used.
그리고, 내복호기(50)에서 출력되는 데이타의 각 심볼(1심볼=8비트)과 에러플래그(1비트)는 메모리부(60)를 거쳐 외복호기(70)에 입력될 때까지 동기가 맞아야만 한다. 즉, 어떤 시점에서 내복호기(50)로부터 똑같이 출력되는 데이타 1심볼과 에러플래그 1비트는 동일한 타이밍으로 외복호기(70)에 입력되어야 하므로 제2도에서와 같이 데이타메모리와 에러플래그메모리를 별도로 준비하여 동일한 어드레스에 대해 기입 및 독출이 수행되어야 한다. 그런데, 내복호기(50)에서 출력되는 에러플래그는 내부호 단위로 출력된다. 즉 한 개의 내부호가 정정이 되었으면 그 내부호 전체(n1개의 심볼)에 에러플래그 0이 부가되고, 정정이 불가능할 경우 에러플래그 1이 부가되어 출력된다.Each symbol (1 symbol = 8 bits) and an error flag (1 bit) of data output from the internal decoder 50 must be synchronized until they are input to the external decoder 70 via the memory unit 60. do. That is, at some point in time, the data 1 symbol and the error flag 1 bit, which are identically output from the internal decoder 50, must be input to the external decoder 70 at the same timing. Thus, the data memory and the error flag memory are separately prepared as shown in FIG. Therefore, writing and reading should be performed for the same address. However, the error flag output from the internal decoder 50 is output in units of internal codes. That is, if one inner code is corrected, error flag 0 is added to the entire inner code (n 1 symbol), and if the correction is impossible, error flag 1 is added and output.
상술한 바와 같이 종래의 에러플래그 처리회로에서는 내부호(n1개의 심볼)에 n1개 비트의 에러플래그를 모두 처리하므로 에러플래그를 처리하는 하드웨어의 양이 증가하는 문제점이 있었다.As described above, the conventional error flag processing circuit processes all of the n 1 bit error flags in the internal code (n 1 symbol), thereby increasing the amount of hardware for processing the error flag.
따라서 본 발명의 목적은 상술한 문제점을 해결하기 위하여 (k1 ×n2)비트의 에러플래그를 모두 처리하지 않고 각 내부호당 1비트씩의 에러플래그를 처리하기 위한 에러플래그 처리방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide an error flag processing method for processing an error flag of 1 bit per internal code without processing all of the error flags of (k 1 × n 2 ) bits in order to solve the above problems. .
본 발명의 다른 목적은 상기 에러플래그 처리방법을 실현하는데 가장 적합한 회로를 제공하는데 있다.It is another object of the present invention to provide a circuit most suitable for realizing the error flag processing method.
상기 목적을 달성하기 위하여 본 발명은 자기테이프 또는 광디스크등의 기록매체로부터 재생, 증폭, 복조된 데이타, 오디오, 비디오 정보에 발생된 랜덤에러를 정정하기 위한 내복호기와, 상기 내복호기에서 출력되는 데이타와 에러플래그를 저장하기 위한 메모리부와, 상기 메모리부로부터 독출되는 데이타와 에러플래그를 입력으로 하여 이레이저정정 또는 연집에러정정을 수행하기 위한 외복호기와, 상기 외복호기의 출력신호를 디지탈 신호처리하기 위한 디지탈신호처리기와, 상기 디지탈신호처리기의 출력신호를 아날로그신호로 변환시켜 출력하기 위한 디지탈/아날로그변환기를 구비한 에러정정장치의 에러플래그처리방법에 있어서, 제1마스터클럭신호가 로우논리레벨상태이고, 제2마스터클럭신호가 로우논리레벨상태인 구간동안 상기 내복호기로부터 출력되는 n2개의 내부호에 해당하는 에러플래그신호를 두조의 n2개의 D플립플롭에 저장한 후 상기 제1마스터클럭신호가 하이논리레벨상태이고, 상기 제2마스터클럭신호가 하이논리레벨상태인 구간동안 상기 D플립플롭에 래치된 n2개의 내부호에 해당하는 에러플래그신호를 상기 외복호기로 출력함을 특징으로 한다.In order to achieve the above object, the present invention provides an internal decoder for correcting random errors generated in data reproduced, amplified and demodulated from a recording medium such as a magnetic tape or an optical disk, audio, video information, and data output from the internal decoder. And a memory unit for storing an error flag, an external decoder for performing erasure correction or concatenation error correction by inputting data and an error flag read out from the memory unit, and digital signal processing the output signal of the external decoder. An error flag processing method of an error correcting apparatus comprising a digital signal processor for processing and a digital / analog converter for converting an output signal of the digital signal processor into an analog signal and outputting the analog signal, the first master clock signal having a low logic level. And the underwear during a period in which the second master clock signal is in a low logic level state. And then stores the error flag signal corresponding to the n 2 of internal-outputted from group to two sets of n 2 of the D flip-flop state in which the first master clock signal is at a high logic level, the high logic and the second master clock signal And outputting an error flag signal corresponding to n 2 internal codes latched on the D flip-flop to the external decoder during the level state period.
상기 다른 목적을 달성하기 위하여 본 발명은 자기테이프 또는 광디스크 등의 기록매체로부터 재생, 증폭, 복조된 데이타, 오디오, 비디오 정보에 발생된 랜덤에러를 정정하기 위한 내복호기와, 상기 내복호기에서 출력되는 데이타와 에러플래그를 저장하기 위한 메모리부와, 상기 메모리부로부터 독출되는 데이타와 에러플래그를 입력으로 하여 이레이저정정 또는 연집에러정정을 수행하기 위한 외복호기와, 상기 외복호기의 출력신호를 디지탈 신호처리하기 위한 디지탈신호처리기와, 상기 디지탈신호처리기의 출력신호를 아날로그신호로 변환시켜 출력하기 위한 디지탈/아날로그변환기를 구비한 에러정정장치의 에러플래그 처리회로에 있어서, 제1마스터클럭신호가 로우논리레벨상태인 구간에서 상기 내복호기로부터 출력되는 n2개의 내부호에 해당하는 에러플래그신호를 래치하여 각 부호어마다 1비트씩 저장하는 제1신호처리수단; 제2마스터클럭신호가 로우논리레벨상태인 구간에서 상기 내복호기로부터 출력되는 n2개의 내부호에 해당하는 에러플래그신호를 래치하여 각 부호어마다 1비트씩 저장하는 제2신호처리수단; 및 상기 제2마스터클럭신호의 논리상태에 따라서 상기 제1신호처리수단에서 저장된 에러플래그신호와 상기 제2신호처리수단에서 저장된 에러플래그신호에 대하여 선택적으로 상기 외복호기로 출력하기 위한 선택수단을 포함함을 특징으로 한다.In order to achieve the above another object, the present invention provides an internal decoder for correcting random errors generated in data reproduced, amplified, and demodulated from a recording medium such as a magnetic tape or an optical disc, audio, and video information, and outputted from the internal decoder. A memory unit for storing data and an error flag, an external decoder for performing erasure correction or concatenation error correction by inputting the data and error flag read out from the memory unit, and a digital signal output signal of the external decoder. In an error flag processing circuit of an error correction apparatus having a digital signal processor for processing and a digital / analog converter for converting and outputting an output signal of the digital signal processor into an analog signal, the first master clock signal is low logic. In n 2 internal codes outputted from the internal decoder in the level state section First signal processing means for latching a corresponding error flag signal and storing one bit for each code word; Second signal processing means for latching an error flag signal corresponding to n 2 internal codes output from the internal decoder in a section in which the second master clock signal is in a low logic level state and storing one bit for each codeword; And selecting means for selectively outputting the error flag signal stored in the first signal processing means and the error flag signal stored in the second signal processing means to the external decoder according to the logic state of the second master clock signal. It is characterized by.
이하 첨부된 도면을 참조하여 본 발명에 대하여 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제6도는 본 발명에 에러플래그 처리회로를 나타낸 도면이다.6 is a diagram showing an error flag processing circuit according to the present invention.
제6도에 도시된 회로도의 구성은, 크게 제1신호처리수단(100)과 제2신호처리수단(200)과, 선택수단(300)으로 이루어진다.The configuration of the circuit diagram shown in FIG. 6 is largely composed of the first signal processing means 100, the second signal processing means 200, and the selecting means 300.
또한 제1신호처리수단(100)은 선택단자로 인가되는 MC1 신호에 따라서 데이타 인에어이블신호(DEN1)와 클럭신호(CLK)를 선택적으로 출력하는 제2멀티플렉서(NM2)와, 클럭단자에는 제2멀티플렉서(NM2)의 출력신호가 인가되고, D 입력단자에는 후술할 제1멀티플렉서(NM1)의 출력신호가 인가되는 D플립플롭(A1)과, 클럭단자에는 제2멀티플렉서(NM2)의 출력신호가 인가되고, D 입력단자에는 전단의 D플립플롭(A1~An2-1)의 출력신호가 인가되는 D플립플롭(A2~An2)과, 선택단자로 인가되는 MC1 신호에 따라서 에러플래그입력(EFI)과 D플립플롭(An2)의 출력신호를 선택적으로 출력하는 제1멀티플렉서(NM1)로 구성된다.The first signal processing means 100 further includes a second multiplexer NM2 for selectively outputting the data enable signal DEN1 and the clock signal CLK according to the MC1 signal applied to the selection terminal, and a clock terminal. The output signal of the second multiplexer NM2 is applied, the D flip-flop A1 to which the output signal of the first multiplexer NM1 to be described later is applied to the D input terminal, and the output signal of the second multiplexer NM2 to the clock terminal. Is applied to the D input terminal according to the D flip-flops A2 to An 2 to which the output signals of the D flip-flops A1 to An 2-1 are applied, and the error flag input according to the MC1 signal applied to the selection terminal. And a first multiplexer NM1 for selectively outputting the output signal of the EFI and the D flip-flop An 2 .
또한 제2신호처리수단(200)은 선택단자로 인가되는 MC2 신호에 따라서 데이타 인에이블신호(DEN1)와 클럭신호(CLK)를 선택적으로 출력하는 제4멀티플렉서(NM4)와, 클럭단자에는 제4멀티플렉서(NM4)의 출력신호가 인가되고, D 입력단자에는 후술할 제3멀티플렉서(NM3)의 출력신호가 인가되는 D플립플롭(B1)과, 클럭단자에는 제4멀티플렉서(NM4)의 출력신호가 인가되고, D 입력단자에는 전단의 D플립플롭(B1~Bn2-1)의 출력신호가 인가되는 D플립플롭(B2~Bn2)과, 선택단자로 인가되는 MC2 신호에 따라서 에러플래그입력(EFI)과 D플립플롭(Bn2)의 출력신호를 선택적으로 출력하는 제3멀티플렉서(NM3)로 구성된다.In addition, the second signal processing means 200 may include a fourth multiplexer NM4 for selectively outputting the data enable signal DEN1 and the clock signal CLK according to the MC2 signal applied to the selection terminal, and a fourth multiplexer NM4 for the clock terminal. The output signal of the multiplexer NM4 is applied, the D flip-flop B1 to which the output signal of the third multiplexer NM3 to be described later is applied to the D input terminal, and the output signal of the fourth multiplexer NM4 to the clock terminal. To the D input terminal, the output signal of the D flip-flops B1 to Bn 2 -1 at the front end is applied to the D flip-flops B2 to Bn 2 and the error flag input according to the MC2 signal to be applied to the selection terminal. EFI) and a third multiplexer NM3 for selectively outputting the output signal of the D flip-flop Bn 2 .
또한 선택수단(300)은 선택단자로 인가되는 MC2 신호에 따라서 D플립플롭(An2)의 출력신호와 D플립플롭(Bn2)의 출력신호를 선택적으로 출력하는 제5멀티플렉서(NM5)로 구성된다.In addition, the selecting means 300 includes a fifth multiplexer NM5 for selectively outputting the output signal of the D flip-flop An 2 and the output signal of the D flip-flop Bn 2 according to the MC2 signal applied to the selection terminal. do.
그러면 본 발명의 동작을 제1도 내지 제6도를 참조하여 설명하기로 한다.Next, the operation of the present invention will be described with reference to FIGS. 1 to 6.
우선, 내부호의 길이를 n1, 외부호의 길이를 n2, 내부호의 데이타의 길이를 k1, 외부호의 데이타의 길이를 k2, 내부호의 패리티(parity)의 길이를 P1, 외부호의 패리티의 길이를 P2라고 한다. 또한 내부호 및 외부호는 각각 리드-솔로몬 부호를 사용한다.First, the length of the inner code is n 1 , the length of the outer code is n 2 , the length of the data of the inner code is k 1 , the length of the data of the outer code is k 2 , the length of the parity of the inner code is P 1 , and the parity of the outer code. The length is called P 2 . In addition, internal and external codes use Reed-Solomon codes, respectively.
제1신호처리수단(100)에서는, MC1이 로우레벨상태인 구간에서 제2멀티플렉서(NM2)는 내복호기(제1도의 50)에서 출력되는 데이타와 패리티를 구분해 주는 신호인 데이타 인에이블신호(Data Enable:DEN1)를 선택하여 각 D플립플롭(A1~An2)의 클럭단자로 인가하고, 이와 동시에 제1멀티플렉서(NM1)는 에러플래그입력(EFI)을 선택하여 D플립플롭(A1)의 D입력단자로 인가한다. 여기서 제4c도의 데이타 인에이블신호(DEN1)가 하이레벨상태인 구간이 데이타 구간이며, 로우레벨상태인 구간이 패리티 구간이다.In the first signal processing means 100, the second multiplexer NM2 is a signal for distinguishing the data output from the internal decoder 50 of FIG. Select Data Enable: DEN1 and apply it to the clock terminal of each D flip-flop A1 to An 2 , and at the same time, the first multiplexer NM1 selects an error flag input EFI to select the D flip-flop A1. Apply to D input terminal. The section in which the data enable signal DEN1 of FIG. 4C is in the high level is the data section, and the section in the low level is the parity section.
데이타 인에이블신호(DEN1)가 로우레벨상태에서 하이레벨상태가 될 때마다 D플립플롭(A1)의 D 입력단자에 인가되는 에러플래그입력(EFI)은 D플립플롭(A2)의 D 입력단자로 쉬프트(shift)되며 D플립플롭(A1)은 새로운 에러플래그입력(EFI)을 제2멀티플렉서(NM2)에서 출력되는 데이타 인에이블신호(DEN1)에 의해 래치한다.Whenever the data enable signal DEN1 goes from the low level state to the high level state, the error flag input EFI applied to the D input terminal of the D flip-flop A1 is connected to the D input terminal of the D flip-flop A2. The shifted D flip-flop A1 latches the new error flag input EFI by the data enable signal DEN1 output from the second multiplexer NM2.
이러한 방식으로 MC1이 로우레벨상태인 구간동안 N2개의 내부호에 해당하는 에러플래그입력신호(EFI)가 n2개의 D플립플롭(A1~An2)에 각 부호어마다 1비트씩 저장된다.In this manner, the error flag input signal EFI corresponding to the N 2 internal codes is stored in the n 2 D flip-flops A1 to An 2 one bit for each code word during the period in which MC1 is in the low level state.
제2신호처리수단(200)에서는 MC1이 로우레벨상태에서 하이레벨상태가 되면, 즉, MC2신호가 로우레벨상태가 되면 상술한 제1신호처리수단(100)에서와 마찬가지로 기입동작을 한다.In the second signal processing means 200, when the MC1 goes from the low level state to the high level state, that is, when the MC2 signal becomes the low level state, the write operation is performed as in the first signal processing means 100 described above.
즉, 제2신호처리수단(200)의 D플립플롭(B1~Bn2)이 기입동작을 수행할 때 MC1이 하이레벨상태가 되므로 제2멀티플렉서(NM2)는 클럭신호(CLK)를 선택하여 제1신호처리수단(100)의 D플립플롭(A1~An2)의 클럭단자로 인가한다. 그리고, 제5멀티플렉서(NM5)는 D플립플롭(An2)의 출력신호를 선택하여 출력하고, 이 신호는 에러플래그출력신호(EFO)의 첫 번째 에러플래그가 되어 외복호기(제1도의 70)에 인가되는 동시에 피드백(feedback)되어 제1멀티플렉서(NM1)를 통해 D플립플롭(A1)에 래치된다. 이때 에러플래그출력신호(EFO)의 첫 번째 에러플래그를 D플립플롭(A1)에 래치하는 신호는 데이타 인에이블신호(DEN1)가 아니고 클럭신호(CLK)이다.That is, when the D flip-flops B1 to Bn 2 of the second signal processing means 200 perform the write operation, the MC1 is in a high level state, and thus the second multiplexer NM2 selects the clock signal CLK to generate the first signal. 1 is applied to the clock terminals of the D flip-flops A1 to An 2 of the signal processing means 100. The fifth multiplexer NM5 selects and outputs the output signal of the D flip-flop An 2 , and this signal becomes the first error flag of the error flag output signal EFO so as to output the outer decoder (70 in FIG. 1). At the same time, a feedback is applied to the D flip-flop A1 through the first multiplexer NM1. At this time, the signal latching the first error flag of the error flag output signal EFO to the D flip-flop A1 is not the data enable signal DEN1 but the clock signal CLK.
두 번째 클럭신호(CLK)가 D플립플롭(A1~An2)의 클럭단자로 인가되면 D플립플롭(A1~An2)의 D 입력단자로 인가되는 신호는 하나씩 우측으로 쉬프트되며, D플립플롭(An2)의 출력신호는 외복호기(제1도의 70)로 출력되는 동시에 다시 D플립플롭(A1)으로 인가된다.The second clock signal (CLK) is a D flip-flop is applied to the clock terminal of the (A1 ~ An 2) D flip-flops (A1 ~ An 2) signal applied to the D input terminal of is shifted one by one right, D flip-flop The output signal of An 2 is output to the external decoder (70 in FIG. 1) and is again applied to the D flip-flop A1.
이러한 방식으로 n2번째의 클럭신호(CLK)가 인가되면 한 개의 외부호(n2개의 심볼)에 해당하는 에러플래그를 모두 출력하게 되며, 이 동작을 K1개째의 외부호를 읽어내어 한 메모리에 있는 데이타심볼을 모두 읽어낼 때까지 반복한다.In this way, when the n second clock signal CLK is applied, all error flags corresponding to one external code (n 2 symbols) are output. This operation is performed by reading the K first external code. Repeat until all data symbols in are read.
상술한 바와 같이 종래에는 SRAM을 사용하여 에러플래그처리부를 구성할 경우 2(k1× n2)비트의 메모리셀 즉, 2(k1× n2)개의 D플립플롭이 필요하고, 에러플래그를 처리하는 메모리를 위한 기입, 독출 어드레스 라인과 버퍼가 필요하지만, 본 발명에 의한 에러플래그 처리방법 및 회로에서는 2n2개의 D플립플롭만 필요하므로 회로를 단순화시킨 이점이 있다.As described above, when the error flag processing unit is configured using SRAM, two (k 1 × n 2 ) -bit memory cells, that is, two (k 1 × n 2 ) D flip-flops are required. Although a write and read address line and a buffer are required for the memory to be processed, the error flag processing method and circuit according to the present invention requires only 2n 2 D flip-flops, which simplifies the circuit.
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