JPH10154941A - Error correction circuit - Google Patents
Error correction circuitInfo
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- JPH10154941A JPH10154941A JP8327637A JP32763796A JPH10154941A JP H10154941 A JPH10154941 A JP H10154941A JP 8327637 A JP8327637 A JP 8327637A JP 32763796 A JP32763796 A JP 32763796A JP H10154941 A JPH10154941 A JP H10154941A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、光ディスクの記録
再生装置あるいは再生装置の再生信号処理回路に関し、
特に、再生信号の誤りを訂正する誤り訂正回路に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an optical disk recording / reproducing apparatus or a reproducing signal processing circuit of a reproducing apparatus.
In particular, the present invention relates to an error correction circuit for correcting an error in a reproduced signal.
【０００２】[0002]
【従来の技術】近年、コンパクトディスク（ＣＤ）やレ
ーザーディスク（ＬＤ）など様々な種類の光ディスクが
商品化され、またデジタルビデオディスク（ＤＶＤ）の
ような大容量の新たな規格の光ディスクが登場してい
る。2. Description of the Related Art In recent years, various types of optical disks such as a compact disk (CD) and a laser disk (LD) have been commercialized, and large-capacity optical disks such as digital video disks (DVD) have appeared. ing.
【０００３】ＤＶＤなどの大容量ディスクは、従来のＣ
Ｄなどと比べて、情報が高密度に記録されているため、
再生信号に誤りが生じ易くなる。例えばトラックピッチ
を狭くすることで、トラック間のクロストークが大きく
なり、またピット長を短く（線密度を高く）すること
で、符号間干渉が大きくなり、信号を誤って再生する確
率が高くなる。[0003] Large-capacity disks such as DVDs use the conventional C
Because information is recorded at a higher density than D and so on,
An error easily occurs in the reproduction signal. For example, narrowing the track pitch increases crosstalk between tracks, and shortening the pit length (highing the linear density) increases intersymbol interference and increases the probability of erroneously reproducing a signal. .
【０００４】このため、高密度光ディスクでは、従来の
ＣＤなどで使われている誤り訂正符号よりも高性能な訂
正能力の大きい誤り訂正符号を採用している。For this reason, a high-density optical disk employs an error correction code having a higher performance and a higher correction capability than an error correction code used in a conventional CD or the like.
【０００５】ＤＶＤにおいては、図８に示すように、１
６データセクタ（１セクタは２Ｋバイト）、すなわち１
７２バイト×１９２行の配列に対して１６行のＰＯパリ
ティと１０列のＰＩパリティを生成付加し、１８２バイ
ト×２０８列のリードソロモン積符号を構成する。この
図８に示す誤り訂正方式をＲＳＰＣ（Reed-SolomonProd
uct Code）といい、その詳細は、文献（平山康一、
“ＤＶＤの物理フォーマットと変調方式”、“Ｏ plus
E”,1996-6,No.199、p93-97）等の記載が参照される。In a DVD, as shown in FIG.
6 data sectors (1 sector is 2K bytes), ie 1
A PO parity of 16 rows and a PI parity of 10 columns are generated and added to an array of 72 bytes × 192 rows to form a Reed-Solomon product code of 182 bytes × 208 columns. The error correction method shown in FIG. 8 is applied to the RSPC (Reed-SolomonProd
uct Code) and its details are described in the literature (Koichi Hirayama,
“Physical format and modulation method of DVD”, “O plus
E ", 1996-6, No. 199, p93-97).
【０００６】このように、誤り訂正符号として、積符号
を使う場合、入力されるデータを一旦メモリに蓄える必
要がある。再生信号データは、図８において、アドレス
０番地から、１、２、３、…、Ｎ番と順にメモリに納め
られる。行方向（図８の横方向）の誤り訂正（ＰＩ訂
正）は、データが、図８における右端の番地（１８２×
（ｎ−１）番地：ｎ＝１〜２０８）まで入力されれば実
行することができるが、列方向（図８の縦方向）は、メ
モリが最後の行まで入力が終わらないと実行できない。As described above, when a product code is used as an error correction code, it is necessary to temporarily store input data in a memory. In FIG. 8, the reproduction signal data is stored in the memory in the order of address 0, 1, 2, 3,..., N. In the error correction (PI correction) in the row direction (horizontal direction in FIG. 8), the data is written in the rightmost address (182 ×
This can be executed if the address is input up to (n-1) address: n = 1 to 208, but cannot be executed in the column direction (vertical direction in FIG. 8) unless the input is completed to the last row of the memory.
【０００７】したがって、ＲＳＰＣ方式では、最低で
も、１８２×２０８バイト以上の入力データを記録する
メモリが必要になる。Therefore, in the RSPC system, a memory for recording input data of at least 182 × 208 bytes is required.
【０００８】また連続してデータが入力される場合に
は、例えば１８２×２０８×２ページ分のメモリを用意
し、一方のページにデータが入力されている間に、他方
のページに格納されているデータの誤り訂正処理を行う
ようにする。In the case where data is continuously input, for example, a memory for 182 × 208 × 2 pages is prepared, and while data is input to one page, the data is stored in the other page. Error correction processing of existing data.
【０００９】図５に、従来の誤り訂正回路の構成をブロ
ック図にて示す。図５を参照して、訂正前データ１０１
は、シンドローム計算部１に入力され、シンドロームが
計算される。ここで、シンドムーロが零であれば誤りが
なく、入力された訂正前データ１０１の誤りの有無が判
定できる。FIG. 5 is a block diagram showing a configuration of a conventional error correction circuit. With reference to FIG.
Is input to the syndrome calculation unit 1 and the syndrome is calculated. Here, if the sindur is zero, there is no error, and the presence or absence of an error in the input pre-correction data 101 can be determined.
【００１０】またシンドロームが非零で誤りがある場合
には、次の誤り値／誤り位置計算部２で誤りの値と位置
が計算され、訂正前データ１０１を誤り訂正処理に要す
る時間分だけ入力データ遅延部１１（例えばシフトレジ
スタで構成される）で遅延させた訂正前遅延データ１０
２と、ＸＯＲ（Ｅxclusive ＯＲ；排他的論理和）回路
３で排他的論理和をとって、訂正後データ１０３を出力
する。If the syndrome is non-zero and there is an error, the next error value / error position calculator 2 calculates the error value and position, and inputs the uncorrected data 101 for the time required for error correction processing. The uncorrected delay data 10 delayed by the data delay unit 11 (for example, a shift register)
2, and an XOR (Exclusive OR) circuit 3 performs an exclusive OR operation to output corrected data 103.
【００１１】訂正後データ１０３は、出力制御部５から
出力イネーブル信号１０５がアクティブな期間に、メモ
リデータバス１０６へ出力される。The corrected data 103 is output from the output control unit 5 to the memory data bus 106 while the output enable signal 105 is active.
【００１２】図５に示した従来の誤り訂正回路の詳細に
ついては、例えば刊行物１（「符号理論」、今井秀樹
著、電子情報通信学会、１９９０年）、あるいは刊行物
２（「符号理論入門」、岩垂好裕著、昭晃堂、１９９２
年）などの記載が参照される。For details of the conventional error correction circuit shown in FIG. 5, see, for example, Publication 1 (“Code Theory”, written by Hideki Imai, IEICE, 1990) or Publication 2 (“Introduction to Code Theory”). By Yoshihiro Iwadare, Shokodo, 1992
) Is referred to.
【００１３】またＲＳＰＣ方式などの積符号を用いるＤ
ＶＤにおいては、外部メモリに入力データを一時記憶し
て、これを順番に誤り訂正回路に送ることにより、誤り
訂正を行う。D using a product code such as the RSPC method
In VD, error correction is performed by temporarily storing input data in an external memory and sequentially sending the input data to an error correction circuit.
【００１４】このような場合の、従来の誤り訂正回路の
メモリ制御回路の構成をブロック図にて図６に示す。メ
モリ制御回路は、誤り訂正を行うデータを読み出し、訂
正後のデータを書き込むためにメモリのアドレスを生成
する回路である。FIG. 6 is a block diagram showing the configuration of a memory control circuit of a conventional error correction circuit in such a case. The memory control circuit is a circuit that reads data to be subjected to error correction and generates an address of a memory to write the corrected data.
【００１５】図６を参照して、メモリ制御部６は、メモ
リへの書き込みアドレスを生成する書き込みアドレスポ
インタ７へ書き込みポインタ更新信号１０９を、読み込
みアドレスポインタ８へ読み込みポインタ更新信号１１
０を出力する。Referring to FIG. 6, memory control unit 6 transmits a write pointer update signal 109 to write address pointer 7 for generating a write address to the memory, and a read pointer update signal 11 to read address pointer 8.
Outputs 0.
【００１６】そして、書き込みアドレスポインタ７は書
き込みアドレス１１１を、読み込みアドレスポインタ８
は読み込みアドレス１１２をそれぞれ生成し、書き込み
アドレス１１１及び読み込みアドレス１１２を入力とす
るアドレス選択部９にて、メモリリードサイクルの時に
は、読み込みアドレス１１２を、メモリライトサイクル
の時には、書き込みアドレス１１１を選択し、メモリア
ドレス１１３をアドレスバス１１４へ出力する。The write address pointer 7 stores the write address 111 and the read address pointer 8
Generates the read address 112, and selects the read address 112 in the memory read cycle and the write address 111 in the memory write cycle in the address selection unit 9 which receives the write address 111 and the read address 112 as inputs. , And outputs the memory address 113 to the address bus 114.
【００１７】またメモリ制御部６は、Ｒ（リード）／Ｗ
（ライト）コントロール信号１０８を、Ｒ／Ｗ信号コン
トロール部１０へ送る。ここで、アドレスバス１１４に
出力されるメモリアドレス１１３と同期して、Ｒ／Ｗ信
号コントロール部１０は、メモリリード信号１０６、メ
モリライト信号１０７、出力イネーブル信号１０５を出
力する。Further, the memory control unit 6 calculates R (read) / W
A (write) control signal 108 is sent to the R / W signal control unit 10. Here, in synchronization with the memory address 113 output to the address bus 114, the R / W signal control section 10 outputs a memory read signal 106, a memory write signal 107, and an output enable signal 105.
【００１８】メモリリード信号１０６、メモリライト信
号１０７は、それぞれ入力データを記憶するメモリ（図
示せず）のＲ／Ｗ入力端子にそれぞれ接続し、出力イネ
ーブル信号１０５は、図５に示した誤り訂正回路の出力
制御部５に接続する。これらの動作をタイミングチャー
トで示すと、図７に示すようなものとなる。すなわち、
訂正後データ１０３（図５参照）が確定した時点で出力
イネーブル信号１０５がアクティブ（Ｌｏｗレベル）と
なり、メモリライト信号１０７がアクティブ（Ｌｏｗレ
ベル）とされてメモリに書き込まれる。The memory read signal 106 and the memory write signal 107 are respectively connected to R / W input terminals of a memory (not shown) for storing input data, and the output enable signal 105 is used for the error correction shown in FIG. It is connected to the output control unit 5 of the circuit. These operations are shown in a timing chart as shown in FIG. That is,
When the corrected data 103 (see FIG. 5) is determined, the output enable signal 105 becomes active (Low level), and the memory write signal 107 becomes active (Low level) and is written into the memory.
【００１９】[0019]
【発明が解決しようとする課題】以上説明したように、
ＤＶＤの誤り訂正方式（ＲＳＰＣ方式）では、２つのリ
ードソロモン符号（ＰＩとＰＯ）を用いている。ＰＩ訂
正ではＲＳ（１８２、１７２）、ＰＯ訂正ではＲＳ（２
０８、１９２）であり、それぞれ１０、１６バイトのパ
リティを持つ。As described above,
In the DVD error correction method (RSPC method), two Reed-Solomon codes (PI and PO) are used. RS (182, 172) for PI correction, RS (2
08, 192) and have parity of 10, 16 bytes, respectively.
【００２０】そして、このように長い符号長の誤り訂正
符号を扱う訂正回路は、一般に回路規模が大きくなる、
という問題点がある。A correction circuit which handles an error correction code having such a long code length generally has a large circuit scale.
There is a problem.
【００２１】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、符号長の長い誤
り訂正符号を処理する場合に回路規模を縮小して誤り訂
正を行う回路を備えた再生装置の提供することにある。Accordingly, the present invention has been made in view of the above problems, and an object of the present invention is to provide a circuit for performing error correction by reducing the circuit scale when processing an error correction code having a long code length. And a playback device provided with the playback device.
【００２２】[0022]
【課題を解決するための手段】前記目的を達成するた
め、本発明は、光ディスク等のデジタルデータを再生も
しくは記録再生する装置において、光ディスク等からの
再生信号を復調した後の訂正前データを一旦記憶する記
憶手段と、前記記憶手段に記憶されたデータ列を予め定
められた順番に読み出して誤り訂正部に送出し、前記誤
り訂正部において、誤り値／誤り位置の出力が確定した
際に、前記出力に対応する訂正前のデータを再び元の記
憶位置から読み出し、訂正箇所を訂正した後に、前記記
憶手段に、訂正後データを再書き込み、するように制御
する手段と、を備えたことを特徴とする。In order to achieve the above object, the present invention relates to an apparatus for reproducing or recording / reproducing digital data on an optical disk or the like, in which data before correction after demodulating a reproduction signal from an optical disk or the like is temporarily used. A storage unit for storing, and a data sequence stored in the storage unit are read out in a predetermined order and sent to an error correction unit, and when the output of the error value / error position is determined in the error correction unit, Means for reading out the uncorrected data corresponding to the output from the original storage position again, correcting the corrected part, and then rewriting the corrected data in the storage means, and controlling the data to be rewritten. Features.
【００２３】また本発明においては、誤り訂正回路は、
入力符号のシンドロームを計算するシンドローム計算部
と、該シンドロームより誤り値および誤り位置を計算す
る誤り値／誤り位置計算部、メモリデータバスよりラッ
チした訂正前データとの排他的論理和をとるＸＯＲ部、
訂正したデータをメモリに書き戻すために出力イネーブ
ル信号により訂正後データを出力する出力制御部と、を
備えて構成される。According to the present invention, the error correction circuit comprises:
A syndrome calculation unit for calculating a syndrome of an input code; an error value / error position calculation unit for calculating an error value and an error position from the syndrome; and an XOR unit for performing an exclusive OR operation with uncorrected data latched from a memory data bus ,
And an output control unit that outputs corrected data by an output enable signal in order to write the corrected data back to the memory.
【００２４】[0024]
【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００２５】図４に、本発明に係る誤り訂正回路の実施
の形態の全体構成をブロック図にて示す。図４を参照す
ると、ＲＳＰＣ方式などの積符号を訂正する回路は、入
力データを記憶するメモリ回路１４と、メモリ回路１４
のアドレスを生成するメモリ制御回路１２と、実際の誤
り訂正処理を行う誤り訂正回路１３（この誤り訂正回路
１３は請求項１、２の「誤り訂正部」に対応する）と、
を備えて構成される。FIG. 4 is a block diagram showing the overall configuration of an embodiment of the error correction circuit according to the present invention. Referring to FIG. 4, a circuit for correcting a product code such as the RSPC method includes a memory circuit 14 for storing input data, and a memory circuit 14 for storing input data.
A memory control circuit 12 for generating an address of the above, an error correction circuit 13 for performing an actual error correction process (this error correction circuit 13 corresponds to the “error correction section” in claims 1 and 2),
It is comprised including.
【００２６】メモリ制御回路１２は、誤り訂正回路１３
へ訂正前データを送るための読み込みアドレス１１２を
生成し、メモリ回路１４へメモリリード信号１０６とと
もに送り、メモリ回路１４に記憶されたデータをメモリ
データバス１１５へ出力させ、その後、誤り訂正回路１
３へラッチ信号１０４を送り、データを保持させる。The memory control circuit 12 includes an error correction circuit 13
A read address 112 for sending uncorrected data to the memory circuit 14 is sent to the memory circuit 14 together with the memory read signal 106, and the data stored in the memory circuit 14 is output to the memory data bus 115.
3 to send the latch signal 104 to hold the data.
【００２７】誤り訂正回路１３で訂正されたデータは、
メモリデータバス１１５へ出力され、同時に、メモリ制
御回路１２からアドレスバス１１４に書き込みアドレス
１１１とメモリライト信号１０７が出力され、メモリ回
路１４に再記録される。The data corrected by the error correction circuit 13 is
The data is output to the memory data bus 115, and at the same time, the write address 111 and the memory write signal 107 are output from the memory control circuit 12 to the address bus 114, and are re-recorded in the memory circuit 14.
【００２８】この処理の繰り返しで、図８に示すよう
な、ＲＳＰＣ方式のエラー訂正が行われる。すなわち、
誤り訂正回路１３において、誤り値／誤り位置の出力が
確定した際に、メモリ回路１４から再読み出しされた訂
正前データの誤り箇所を訂正し、この訂正後データをメ
モリ回路１４に書き込む処理を繰り返してエラー訂正が
行われる。By repeating this process, the error correction of the RSPC system is performed as shown in FIG. That is,
When the output of the error value / error position is determined in the error correction circuit 13, the process of correcting the error portion of the pre-correction data re-read from the memory circuit 14 and writing the corrected data to the memory circuit 14 is repeated. Error correction is performed.
【００２９】上記した本発明の実施の形態について更に
詳細に説明すべく、本発明の実施例について以下に説明
する。図２は、本発明の一実施例におけるメモリ制御回
路１２の構成をブロック図にて示したものである。図２
を参照すると、メモリ制御回路１２は、メモリ制御部
６、書き込みアドレスポインタ７、読み込みアドレスポ
インタ８、アドレス選択部９、及びＲ／Ｗ信号コントロ
ール部１０を備えて構成されている。In order to describe the above-described embodiment of the present invention in more detail, examples of the present invention will be described below. FIG. 2 is a block diagram showing a configuration of the memory control circuit 12 according to one embodiment of the present invention. FIG.
2, the memory control circuit 12 includes a memory control unit 6, a write address pointer 7, a read address pointer 8, an address selection unit 9, and an R / W signal control unit 10.
【００３０】この回路全体の制御はメモリ制御部６が行
う。メモリ制御部６は、メモリへの書き込みアドレス１
１１を生成する書き込みアドレスポインタ７に対して、
次のアドレスを生成するように、書き込みポインタ更新
信号１０９を送ることで行う。また同様に、読み込みア
ドレス１１２は、読み込みアドレスポインタ８で生成さ
れ、メモリ制御部６からの読み込みポインタ更新信号１
１０により更新される。The control of the entire circuit is performed by the memory control unit 6. The memory control unit 6 stores the write address 1 to the memory.
11 for a write address pointer 7 that generates
This is performed by sending a write pointer update signal 109 so as to generate the next address. Similarly, the read address 112 is generated by the read address pointer 8 and the read pointer update signal 1 from the memory control unit 6 is read.
Updated by 10.
【００３１】またメモリ制御部６は、Ｒ／Ｗ信号コント
ロール回路１０へ、Ｒ／Ｗコントロール１０８を送るこ
とにより、図３にタイミング図として示すタイミングに
従い、各種制御信号を、順番に出力する。The memory control section 6 sends the R / W control 108 to the R / W signal control circuit 10 to sequentially output various control signals in accordance with the timing shown in the timing chart of FIG.
【００３２】アドレス選択部９は、メモリリード信号１
０６が出された場合には読み込みアドレス１１２、メモ
リライト信号１０７が出された場合には書き込みアドレ
ス１１１をアドレスバス１１４に出力する。The address selection section 9 receives the memory read signal 1
When 06 is output, the read address 112 is output to the address bus 114, and when the memory write signal 107 is output, the write address 111 is output to the address bus 114.
【００３３】図１は、本発明の一実施例における誤り訂
正部の構成をブロック図にて示したものである。図１を
参照すると、誤り訂正部は、訂正前データ（図４の誤り
訂正回路１３）のシンドロームを計算するシンドローム
計算部１と、このシンドロームより誤り値および誤り位
置を計算する誤り値／誤り位置計算部２と、メモリデー
タバス１１５よりラッチ回路４にてラッチした訂正前デ
ータと誤り値／誤り位置計算部２の出力との排他的論理
和をとるＸＯＲ部３と、訂正したデータ１０３をメモリ
回路に書き戻すために出力イネーブル信号により訂正後
データを出力する出力制御部５と、を備えた構成とされ
る。FIG. 1 is a block diagram showing a configuration of an error correction unit according to an embodiment of the present invention. Referring to FIG. 1, the error correction unit includes a syndrome calculation unit 1 for calculating a syndrome of the data before correction (the error correction circuit 13 in FIG. 4), and an error value / error position for calculating an error value and an error position from the syndrome. A calculation unit 2; an XOR unit 3 for performing an exclusive OR operation on the data before correction latched by the latch circuit 4 from the memory data bus 115 and the output of the error value / error position calculation unit 2; And an output control unit 5 that outputs corrected data by an output enable signal in order to write back to the circuit.
【００３４】訂正前データ１０１は、シンドローム計算
部１でシンドロームが計算され、エラーの有無がまず判
定される。シンドロームがゼロの場合には、誤り値／誤
り位置計算部２で、エラーの位置を特定し、当該エラー
位置のビットを“１”にする（エラーのないところは
“０”）。なお、ここまでの処理は、図５に示した従来
技術と同じ処理である。The syndrome of the uncorrected data 101 is calculated by the syndrome calculation unit 1, and the presence or absence of an error is first determined. If the syndrome is zero, the error value / error position calculation unit 2 specifies the position of the error, and sets the bit at the error position to “1” (“0” where there is no error). The processing up to this point is the same processing as the conventional technique shown in FIG.
【００３５】その後、メモリ回路１４（図４参照）から
メモリデータバス１１５上に読み出された訂正前データ
１０１は、図５に示した従来技術のように遅延回路（図
５の入力データ遅延部１１）からのデータではなく、メ
モリ回路１４から再読み出しされてラッチ回路４にて保
持され、オーバーライト位置訂正前データ１０２とし
て、ＸＯＲ回路３で誤り位置が反転されて誤り訂正が行
われ、訂正後データ１０３となり、出力イネーブル信号
１０５により出力制御部５からメモリデータバス１１５
へ出力される。Thereafter, the uncorrected data 101 read from the memory circuit 14 (see FIG. 4) onto the memory data bus 115 is supplied to the delay circuit (the input data delay unit shown in FIG. 5) as in the prior art shown in FIG. 11), the data is re-read from the memory circuit 14 and held in the latch circuit 4, and as the data 102 before overwrite position correction, the error position is inverted by the XOR circuit 3 and error correction is performed. After that, the data becomes the data 103, and the output enable signal 105 causes the output control unit 5 to output the data bus 115
Output to
【００３６】この訂正後データ１０３は、前述したよう
に、メモリ制御回路１２の制御により、メモリ回路１４
へ書き戻される。The corrected data 103 is stored in the memory circuit 14 under the control of the memory control circuit 12 as described above.
Written back to
【００３７】この動作の様子をタイミングチャートで表
すと、図３に示すようなものとなる。図３を参照して、
メモリリード信号１０６がアクティブとされ（Ｌｏｗレ
ベル）、まずメモリ回路１４から訂正前データ１０１が
読み出され、誤り値／誤り位置計算部２での計算出力が
確定した時点で、ラッチ信号１０４の立ち上がりエッジ
にて、再び読み出された訂正前データをラッチ回路４が
ラッチしてオーバライト位置訂正前データ１０２として
出力保持し、このオーバライト位置訂正前データ１０２
と誤り値／誤り位置計算部２の出力（エラーがある位置
は“１”、エラーがなければ“０”）との排他的論理和
出力が訂正後データとしてＸＯＲ部３から出力され、こ
の訂正後データをメモリライト信号１０７をアクティブ
（Ｌｏｗレベル）としてメモリ回路１４に書き込む。FIG. 3 shows a timing chart of this operation. Referring to FIG.
When the memory read signal 106 is activated (Low level), first, the uncorrected data 101 is read from the memory circuit 14, and when the calculation output by the error value / error position calculation unit 2 is determined, the rising of the latch signal 104 is started. At the edge, the pre-correction data read again is latched by the latch circuit 4 and output and held as the overwrite position correction data 102.
The exclusive-OR output of the output of the error value / error position calculation unit 2 (the position where an error is present is “1”, and if there is no error is “0”) is output from the XOR unit 3 as corrected data. The subsequent data is written to the memory circuit 14 with the memory write signal 107 active (Low level).
【００３８】本発明の実施例の変形として、入力される
誤り訂正符号の符号長の長い場合には、図１を参照して
説明した誤り訂正回路を用い、一方、符号長の短い場合
には、メモリ回路１４からの再読み出しを行わずに、訂
正処理遅延時間分の段数を持つシフトレジスタ（図５の
１１）を介して訂正前遅延データ１０２をＸＯＲ部１０
３に供給するように構成してもよい。この場合、誤り訂
正回路の符号長が３０シンボルよりも短い場合に、メモ
リ回路１４からの再読み出しを行わずに誤り訂正部のシ
フトレジスタを用いて訂正前データを遅延させるものと
する。As a modification of the embodiment of the present invention, when the code length of the input error correction code is long, the error correction circuit described with reference to FIG. 1 is used. On the other hand, when the code length is short, Without re-reading from the memory circuit 14, the XOR unit 10 converts the uncorrected delay data 102 through the shift register (11 in FIG. 5) having the number of stages corresponding to the correction processing delay time.
3 may be supplied. In this case, when the code length of the error correction circuit is shorter than 30 symbols, the data before correction is delayed using the shift register of the error correction unit without performing rereading from the memory circuit 14.
【００３９】[0039]
【発明の効果】以上説明したように、本発明の誤り訂正
回路によれば、ＤＶＤのような長い符号長のデータを扱
う場合においても、入力信号の遅延のためのシフトレジ
スタを削減することが可能となり、回路のゲート数を少
なくすることができる。このため、本発明によれば、Ｌ
ＳＩのコストを抑制でき、光ディスク装置の低コスト化
を達成するという効果を奏する。As described above, according to the error correction circuit of the present invention, the shift register for delaying the input signal can be reduced even when data having a long code length such as a DVD is handled. This makes it possible to reduce the number of gates in the circuit. Therefore, according to the present invention, L
This has the effect of reducing the cost of the SI and achieving a reduction in the cost of the optical disk device.
【図１】本発明の一実施例の誤り訂正回路の構成を示す
ブロック図である。FIG. 1 is a block diagram illustrating a configuration of an error correction circuit according to an embodiment of the present invention.
【図２】本発明の一実施例における誤り訂正回路のメモ
リ制御回路の構成を示すブロック図である。FIG. 2 is a block diagram illustrating a configuration of a memory control circuit of an error correction circuit according to one embodiment of the present invention.
【図３】本発明の一実施例の動作を説明するためのタイ
ミングチャートである。FIG. 3 is a timing chart for explaining the operation of one embodiment of the present invention.
【図４】本発明の実施の形態の全体構成を示すブロック
図である。FIG. 4 is a block diagram showing an overall configuration of an embodiment of the present invention.
【図５】従来の誤り訂正回路の構成例を示すブロック図
である。FIG. 5 is a block diagram illustrating a configuration example of a conventional error correction circuit.
【図６】従来の誤り訂正回路のメモリ制御回路の構成を
示すブロック図である。FIG. 6 is a block diagram showing a configuration of a memory control circuit of a conventional error correction circuit.
【図７】従来技術の動作を説明するためのタイミングチ
ャートである。FIG. 7 is a timing chart for explaining the operation of the related art.
【図８】ＲＳＰＣ誤り訂正方式のフォーマットを説明す
るための図である。FIG. 8 is a diagram for explaining a format of an RSPC error correction system.
１ シンドローム計算部 ２ 誤り値／誤り位置計算部 ３ ＸＯＲ部 ４ ラッチ ５ 出力制御部 ６ メモリ制御部 ７ 書込みアドレスポインタ ８ 読込みアドレスポインタ ９ アドレス選択部 １０ Ｒ／Ｗ信号コントロール部 １１ 入力データ遅延部 １２ メモリ制御回路 １３ 誤り訂正回路 １４ メモリ回路 １０１ 訂正前データ １０２ オーバーライト位置訂正前データ １０３ 訂正後データ １０４ ラッチ信号 １０５ 出力イネーブル信号 １０６ メモリデータバス １０７ メモリライト信号 １０８ Ｒ／Ｗコントロール １０９ 書き込みポインタ更新信号 １１０ 読み込みポインタ更新信号 １１１ 書込みアドレス １１２ 読込みアドレス １１３ メモリアドレス １１４ アドレスバス １１５ メモリデータバス DESCRIPTION OF SYMBOLS 1 Syndrome calculation part 2 Error value / error position calculation part 3 XOR part 4 Latch 5 Output control part 6 Memory control part 7 Write address pointer 8 Read address pointer 9 Address selection part 10 R / W signal control part 11 Input data delay part 12 Memory control circuit 13 Error correction circuit 14 Memory circuit 101 Data before correction 102 Data before overwrite position correction 103 Data after correction 104 Latch signal 105 Output enable signal 106 Memory data bus 107 Memory write signal 108 R / W control 109 Write pointer update signal 110 Read pointer update signal 111 Write address 112 Read address 113 Memory address 114 Address bus 115 Memory data bus
Claims (5)
くは記録再生する装置において、 光ディスク等からの再生信号を復調した後の訂正前デー
タを一旦記憶する記憶手段と、 前記記憶手段に記憶されたデータ列を予め定められた順
番に読み出して誤り訂正部に送出し、 前記誤り訂正部において、誤り値／誤り位置の出力が確
定した際に、前記出力に対応する訂正前のデータを再び
元の記憶位置から読み出し、訂正箇所を訂正した後に、
前記記憶手段に、訂正後データを再書き込み、するよう
に制御する手段と、 を備えたことを特徴とする誤り訂正回路。An apparatus for reproducing or recording / reproducing digital data on an optical disk or the like, comprising: storage means for temporarily storing data before correction after demodulating a reproduction signal from an optical disk or the like; and a data string stored in the storage means Are read out in a predetermined order and sent to the error correction unit. When the output of the error value / error position is determined in the error correction unit, the data before correction corresponding to the output is returned to the original storage position. After reading from the
An error correction circuit, comprising: a means for controlling the rewriting of the corrected data in the storage means.
ムを計算するシンドローム計算部と、 該シンドロームより誤り値および誤り位置を計算する誤
り値／誤り位置計算部と、 前記記憶手段から読み出された訂正前データと前記誤り
値／誤り位置計算部の出力との排他的論理論理和を出力
する手段と、 訂正したデータを前記記憶手段に書き戻すために出力イ
ネーブル信号により訂正後データを出力する出力制御部
と、 を備えたことを特徴とする請求項１記載の誤り訂正回
路。2. An error correction unit for calculating a syndrome of an input code; an error value / error position calculation unit for calculating an error value and an error position from the syndrome; Means for outputting an exclusive-OR of the corrected data before correction and the output of the error value / error position calculating section; and outputting corrected data by an output enable signal for writing back the corrected data to the storage means. The error correction circuit according to claim 1, further comprising: an output control unit.
合には、請求項１記載の誤り訂正回路を用い、符号長の
短い場合には前記記憶手段からの再読み出しを行わず
に、誤り訂正部に、訂正処理遅延時間分の段数を持つシ
フトレジスタを備えたことを特徴とする誤り訂正回路。3. An error correction circuit according to claim 1, wherein the code length of the input error correction code is long, and when the code length is short, rereading from said storage means is not performed. An error correction circuit, wherein the error correction unit includes a shift register having the number of stages corresponding to the correction processing delay time.
も短い場合に、前記記憶手段からの再読み出しを行わず
に、誤り訂正部に内蔵されたシフトレジスタを用いるこ
とを特徴とする請求項３記載の誤り訂正回路。4. The method according to claim 1, wherein when the code length of the error correction circuit is shorter than 30 symbols, a shift register built in the error correction unit is used without rereading from the storage means. 3. The error correction circuit according to 3.
くは記録再生する装置において、 光ディスク等からの再生信号を復調した後の訂正前デー
タを一旦記憶する記憶手段、を備え、 入力符号のシンドロームを計算するシンドローム計算部
と、 該シンドロームより誤り値および誤り位置を計算する誤
り値／誤り位置計算部と、 訂正前データと前記誤り値／誤り位置計算部の出力との
排他的論理論理和をとるゲート手段と、 訂正したデータを前記記憶手段に書き戻すために出力イ
ネーブル信号により訂正後データを出力する出力制御部
と、 を有する誤り訂正部、を備え、 前記記憶手段に記憶されたデータ列を予め定められた順
番に読み出して前記誤り訂正部に送出し、 前記誤り値／誤り位置計算部の出力が確定した際に、前
記記憶手段の元の記憶位置から再び読み出された前記出
力に対応する訂正前データを入力とするラッチ回路にラ
ッチタイミング信号を供給し、 前記ラッチ回路の出力と前記誤り値／誤り位置計算部の
出力との排他的論理論理和を、訂正後データとして、前
記出力制御部から前記記憶手段に再書き込みするように
制御する制御手段を、更に備えたことを特徴とする誤り
訂正回路。5. An apparatus for reproducing or recording / reproducing digital data on an optical disk or the like, comprising storage means for temporarily storing data before correction after demodulating a reproduction signal from the optical disk or the like, and calculating a syndrome of an input code. A syndrome calculating unit, an error value / error position calculating unit for calculating an error value and an error position from the syndrome, and a gate means for obtaining an exclusive OR of data before correction and an output of the error value / error position calculating unit An output control unit that outputs corrected data by an output enable signal in order to write the corrected data back to the storage unit; and an error correction unit that includes: Read out in the order given and sent to the error correction unit. When the output of the error value / error position calculation unit is determined, A latch timing signal is supplied to a latch circuit which receives the uncorrected data corresponding to the output read again from the storage position of the latch circuit, and exclusion of the output of the latch circuit and the output of the error value / error position calculation unit is performed. An error correction circuit, further comprising control means for controlling rewriting of the logical sum as corrected data from the output control unit to the storage means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8327637A JPH10154941A (en) | 1996-11-22 | 1996-11-22 | Error correction circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8327637A JPH10154941A (en) | 1996-11-22 | 1996-11-22 | Error correction circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10154941A true JPH10154941A (en) | 1998-06-09 |
Family
ID=18201282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8327637A Pending JPH10154941A (en) | 1996-11-22 | 1996-11-22 | Error correction circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10154941A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6907559B2 (en) | 2000-12-22 | 2005-06-14 | Koninklijke Philips Electronics N.V. | Method and apparatus for data reproduction |
| US9298549B2 (en) | 2013-12-11 | 2016-03-29 | International Business Machines Corporation | Read buffer architecture supporting integrated XOR-reconstructed and read-retry for non-volatile random access memory (NVRAM) systems |
-
1996
- 1996-11-22 JP JP8327637A patent/JPH10154941A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6907559B2 (en) | 2000-12-22 | 2005-06-14 | Koninklijke Philips Electronics N.V. | Method and apparatus for data reproduction |
| US9298549B2 (en) | 2013-12-11 | 2016-03-29 | International Business Machines Corporation | Read buffer architecture supporting integrated XOR-reconstructed and read-retry for non-volatile random access memory (NVRAM) systems |
| US10169145B2 (en) | 2013-12-11 | 2019-01-01 | International Business Machines Corporation | Read buffer architecture supporting integrated XOR-reconstructed and read-retry for non-volatile random access memory (NVRAM) systems |
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