KR100205219B1 - 내장된 메모리 장치의 데이타 출력회로 - Google Patents
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Abstract
본 발명은 내장된 메모리 장치의 데이타 출력회로를 공개한다. 그 회로는 동적 메모리 장치, 로직 게이트, 및 복수개의 패드를 하나의 칩에 구비하고 상기 복수개의 패드들 각각에 연결되어 데이타를 출력하기 위한 내장된 메모리 장치의 데이타 출력회로에 있어서, 출력되는 한쌍의 데이타의 전송을 제어하기 위한 스위칭 수단, 상기 스위칭수단으로 부터 전송되는 한쌍의 데이타를 전송하기 위하여 한쌍의 데이타 선을 프리차아지하기 위한 프리차아지 수단, 상기 스위칭 수단을 통하여 전송되는 한쌍의 데이타를 각각 래치하기 위한 래치수단, 상기 래치수단에 래치된 데이타를 비논리곱하고, 비논리곱된 신호와 제어신호를 논리곱하여 인에이블 신호를 발생하기 위한 인에이블 신호 발생수단, 및 상기 제어신호 및 상기 인에이블 신호에 응답하여 상기 래치수단에 래치된 데이타를 상기 칩의 외부로 출력하기 위한 데이타 출력수단으로 구성되어 있다. 따라서, 칩 내부의 데이타의 상태와 칩 외부의 데이타의 상태를 항상 동일하게 유지할 수 있고, 내장된 메모리 장치의 내부 데이타까지의 속도를 측정하기가 쉬워진다.
Description
본 발명은 내장된 메모리 장치에 관한 것으로, 특히 내장된 메모리 장치의 데이타 출력회로에 관한 것이다.
고집적도의 로직 게이트와 고밀도의 동적 메모리 장치를 하나의 칩내에 내장한 내장된 메모리(embedded memory) 장치의 특징은 메모리 버스의 병목과 신호 전달 시간을 줄일 수 있고, 칩 내부 버스확장을 통한 대역(bandwidth)을 증가시켜 시스템의 성능을 향상시키며, 또한 시스템 보드 면적을 줄여 비용 절감 효과를 주는 장점을 가지고 있다. 이와같은 내장된 메모리 장치는 내부의 메모리 장치에서 발생한 데이타를 메모리 장치의 테스트를 목적으로 칩의 외부로 전달하기 위하여 입/출력 버퍼를 사용한다. 입/출력 버퍼는 내부의 메모리 장치에서 발생한 데이타를 입/출력 버퍼 인에이블신호에 응답하여 칩의 외부로 전달하게 된다. 이때 내부의 메모리 장치의 성능을 제대로 알아내기 위해서는 입/출력 버퍼가 내부의 메모리 장치에서 발생한 데이타 및 상태를 그대로 칩의 외부로 전달하는 것이 중요하다.
종래의 내장된 메모리 장치에서는 내부의 데이타를 칩의 외부로 전달하는 입/출력 버퍼를 제어하기 위하여 메모리 장치에서 사용하던 데이타 출력버퍼 제어신호를 그대로 사용하였다. 이때, 내부 데이타는 전기적으로 플로팅(floting) 상태인데도 데이타 출력 버퍼 제어신호가 활성화되어 입/출력 버퍼의 내부 데이타 노드의 전압에 따라 칩 외부를 구동하였다. 따라서, 내부 데이타 노드와 칩 외부의 데이타가 달라질 수 있게 되어 메모리 장치의 테스트시에 문제가 될 수 있었다.
도1은일반적인 동적 메모리 장치와 로직 게이트가 하나의 칩으로 구성된 내장된 메모리 장치의 칩의 블럭도로서, 동적 메모리 장치(DRAM)(10), 인터페이스부(12), 로직 게이트(14), 입/출력 버퍼(16), 및 패드(18)로 구성된 칩(20)으로 구성되어 있다.
도2는 종래의 내장된 메모리 장치의 데이타 출력회로의 회로도로서, 스위치들(S1, S2), 인버터들(30, 32, 34, 36, 40, 46), PMOS트랜지스터들(37, 38, 48), NOR게이트들(42, 44), NAND게이트(54), AND게이트(56), NMOS트랜지스터(50), 및 3상태 인버터(52)로 구성되어 있다. 도2에서, 3상태 인버터(52)가 도1에 나타낸 입/출력 버퍼(16)에 해당한다.
도3a-e는 도2에 나타낸 회로의 각 부 출력파형을 나타내는 것으로, 도3a는 신호(PTRST)의 파형, 도3b는 신호(FDB)의 파형, 도3c는 신호(FDBB)의 파형, 도3d는 신호(A)의 파형, 도3e는 3상태 인버터의 출력파형을 각각 나타내는 것이다.
도2 및 도3a-e를 이용하여 동작을 설명하면 다음과 같다.
제어신호(PTRST)가 "로우"레벨에서 "하이"레벨로 되고, "로우"레벨의 데이타가 입력된다고 가정한다. 데이타가 입력되기 전에, "로우"레벨의 프리차아지 신호에 응답하여 PMOS트랜지스터들(37, 38)이 온되어 데이타 선들이 프리차아지된다. 이때, NOR게이트들(42, 44)의 출력신호는 모두 "로우"레벨이 된다. 그리고, 인버터(46)의 출력신호는 "하이"레벨이 된다. 그래서, PMOS트랜지스터(48) 및 NMOS트랜지스터(50)은 모두 오프되고 신호(A)는 하이 임피이던스 상태로 된다. 이때, 제어신호(PTRST)가 "하이"레벨이므로 3상태 인버터(52)는 신호(A)의 플로팅 상태를 감지하여 외부로 무효한 신호를 출력하게 된다. 다음, 스위치들(S1, S2)가 온되어 상보적인 데이타(DIO, DIOB)가 입력되고, 신호(A)가 "하이"레벨이 되어 3상태 인버터(52)의 출력신호는 "로우"레벨이 되게 된다.
따라서, 종래의 데이타 출력회로는 제어신호(PTRST)가 "하이"레벨로 되고 난 후 "로우"레벨의 데이타가 출력되기까지의 기간(td)동안에 무효한 데이타의 출력이 발생할 수도 있다는 문제점이 있다. 이와같은 문제점은 메모리의 테스트시에 칩 내부의 메모리 속도를 예측하기가 힘들게 한다.
본 발명의 목적은 칩 내부의 데이타와 칩 외부의 데이타를 항상 일치시켜 메모리 장치를 효율적으로 테스트할 수 있는 내장된 메모리 장치의 데이타 출력회로를 제공하는데 있다.
이와같은 목적을 달성하기 위한 본 발명의 내장된 메모리 장치의 데이타 출력회로는 동적 메모리 장치, 로직 게이트, 및 복수개의 패드를 하나의 칩에 구비하고 상기 복수개의 패드들 각각에 연결되어 데이타를 출력하기 위한 내장된 메모리 장치의 데이타 출력회로에 있어서, 출력되는 한쌍의 데이타의 전송을 제어하기 위한 스위칭 수단, 상기 스위칭수단으로 부터 전송되는 한쌍의 데이타를 전송하기 위하여 한쌍의 데이타 선을 프리차아지하기 위한 프리차아지 수단, 상기 스위칭 수단을 통하여 전송되는 한쌍의 데이타를 각각 래치하기 위한 래치수단, 상기 래치수단에 래치된 데이타를 비논리곱하고, 비논리곱된 신호와 제어신호를 논리곱하여 인에이블 신호를 발생하기 위한 인에이블 신호 발생수단, 및 상기 제어신호 및 상기 인에이블 신호에 응답하여 상기 래치수단에 래치된 데이타를 상기 칩의 외부로 출력하기 위한 데이타 출력수단을 구비한 것을 특징으로 한다.
도1은 일반적인 동적 메모리 장치와 로직 게이트가 하나의 칩으로 구성된 내장된 메모리 장치의 칩의 블럭도이다.
도2는 종래의 내장된 메모리 장치의 데이타 출력회로도이다.
도3a-e는 도2에 나타낸 회로의 각 부 출력파형을 나타내는 것이다.
도4는 본 발명의 내장된 메모리 장치의 데이타 출력회로도이다.
도5a-f는 도4에 나타낸 회로의 각부 출력 파형을 나타내는 것이다.
첨부된 도면을 참고로 하여 본 발명의 내장된 메모리 장치의 데이타 출력회로를 설명하면 다음과 같다.
도4는 본 발명의 내장된 메모리 장치의 데이타 출력회로의 회로도로서, 도2에 나타낸 종래의 데이타 출력회로에 NAND게이트(54), 및 AND게이트(56)를 추가하여 구성되어 있다.
도5a-f도는 도4에 나타낸 회로의 각부 출력 파형을 나타내는 것으로, 도5a는 신호(PTRST)의 파형, 도5b는 신호(FDB)의 파형, 도5c는 신호(FDBB)의 파형, 도5d는 신호(A)의 파형, 도5e는 신호(POUT_EN)의 파형, 도6f는 3상태 인버터의 출력파형을 각각 나타내는 것이다.
도4 및 도5a-f를 이용하여 본 발명의 데이타 출력회로의 동작을 설명하면 다음과 같다.
제어신호(PTRST)가 "로우"레벨에서 "하이"레벨로 되고, "로우"레벨의 데이타가 입력된다고 가정한다. 데이타가 입력되기 전에, "로우"레벨의 프리차아지 신호에 응답하여 PMOS트랜지스터들(37, 38)이 온되어 데이타 선들이 프리차아지된다. 이때, NOR게이트들(42, 44)의 출력신호는 모두 "로우"레벨이 된다. 그리고, 인버터(46)의 출력신호는 "하이"레벨이 된다. 그래서, PMOS트랜지스터(48) 및 NMOS트랜지스터(50)은 모두 오프되고 신호(A)는 하이 임피이던스 상태로 된다. 이때, NAND게이트(54)의 출력신호가 "로우"레벨이 되고, 또한, AND게이트(56)의 출력신호(POUT_EN)가 "로우"레벨이 되어 3상태 인버터(52)는 디스에이블된다. 따라서, 신호(A)의 플로팅 상태가 칩 외부로 출력될 수 없게 된다. 즉, 칩 외부로 영향을 미치지 않게 된다. 다음, 스위치들(S1, S2)가 온되어 상보적인 데이타(DIO, DIOB)가 입력되고, 신호(A)가 "하이"레벨이 되어 3상태 인버터(52)의 출력신호는 "로우"레벨이 되게 된다.
본 발명의 데이타 출력회로는 입력된 데이타가 출력단까지 전송되었을 때, 3상태 인버터를 인에이블시켜 데이타를 외부로 출력할 수 있다.
따라서, 칩 내부의 데이타의 상태와 칩 외부의 데이타의 상태를 항상 동일하게 유지할 수 있고, 또한, 내장된 메모리 장치의 내부 데이타까지의 속도를 측정하기가 쉬워진다.
Claims (2)
- 동적 메모리 장치, 로직 게이트, 및 복수개의 패드를 하나의 칩에 구비하고 상기 복수개의 패드들 각각에 연결되어 데이타를 출력하기 위한 내장된 메모리 장치의 데이타 출력회로에 있어서, 출력되는 한쌍의 데이타의 전송을 제어하기 위한 스위칭 수단; 상기 스위칭수단으로 부터 전송되는 한쌍의 데이타를 전송하기 위하여 한쌍의 데이타 선을 프리차아지하기 위한 프리차아지 수단; 상기 스위칭 수단을 통하여 전송되는 한쌍의 데이타를 각각 래치하기 위한 래치수단; 상기 래치수단에 래치된 데이타를 비논리곱하고, 비논리곱된 신호와 제어신호를 논리곱하여 인에이블 신호를 발생하기 위한 인에이블 신호 발생수단; 및 상기 제어신호 및 상기 인에이블 신호에 응답하여 상기 래치수단에 래치된 데이타를 상기 칩의 외부로 출력하기 위한 데이타 출력수단을 구비한 것을 특징으로 하는 내장된 메모리 장치의 데이타 출력회로.
- 제1항에 있어서, 상기 데이타 출력수단은 상기 제어신호를 반전하기 위한 제1인버터; 상기 반전된 데이타 선의 데이타와 상기 제1인버터의 출력신호를 비논리합하기 위한 제1NOR게이트; 상기 데이타 선의 데이타와 상기 제1인버터의 출력신호와 상기 제1NOR게이트의 출력신호를 비논리합하기 위한 제2NOR게이트; 상기 제2NOR게이트의 출력신호를 반전하기 위한 제2인버터; 상기 제2인버터의 출력신호에 응답하여 내부 노드를 풀업하기 위한 풀업수단; 상기 제1NOR게이트의 출력신호에 응답하여 상기 내부 노드를 풀다운하기 위한 풀다운수단; 및 상기 인에이블 신호에 응답하여 인에이블되고 상기 내부 노드의 신호를 반전하여 출력하기 위한 3상태 인버터를 구비한 것을 특징으로 하는 내장된 메모리 장치의 데이타 출력회로.
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|---|---|---|---|
| KR1019960029641A KR100205219B1 (ko) | 1996-07-22 | 1996-07-22 | 내장된 메모리 장치의 데이타 출력회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960029641A KR100205219B1 (ko) | 1996-07-22 | 1996-07-22 | 내장된 메모리 장치의 데이타 출력회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR980011456A KR980011456A (ko) | 1998-04-30 |
| KR100205219B1 true KR100205219B1 (ko) | 1999-07-01 |
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|---|---|---|---|
| KR1019960029641A KR100205219B1 (ko) | 1996-07-22 | 1996-07-22 | 내장된 메모리 장치의 데이타 출력회로 |
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| KR (1) | KR100205219B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8209571B2 (en) | 2005-07-26 | 2012-06-26 | Samsung Electronics Co., Ltd. | Valid-transmission verifying circuit and a semiconductor device including the same |
-
1996
- 1996-07-22 KR KR1019960029641A patent/KR100205219B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8209571B2 (en) | 2005-07-26 | 2012-06-26 | Samsung Electronics Co., Ltd. | Valid-transmission verifying circuit and a semiconductor device including the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR980011456A (ko) | 1998-04-30 |
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