KR100204918B1 - 워드 오퍼레이션을 수행하는 제어메모리를 갖춘 타임스위치 및 이의 제어방법 - Google Patents

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Abstract

전자 통신 시스템에서 사용되는 타임 스위치를 제어하기 위한 제어 메모리에 있어서,
기존의 타임 스위치에서는 프로세서가 8 비트 데이타 버스를 사용하여 제어 메모리와 속성 메모리에 교환 정보를 읽고 썼기 때문에, 각 메모리와 데이타 버스를 제어하기 위하여, 따로 어드레스 MUX, 데이타 제어 블럭 등의 부가적인 블럭이 필요했으며, 또한 출력부의 다양한 이득을 보상하기 위한 회선별 이득 제어부가 타임 스위치 외부에 별도로 마련되어야 했으나,
본 발명에서는 16 비트 데이타 버스를 사용하여 제어 메모리를 16 비트 연산 방식으로 제어함으로써, 하위 9 비트는 입력 포트와 타임 슬롯의 정보를 나타내고, 상위 6 비트는 출력부 변환을 위해 필요한 정보를 나타낼 수 있도록 하였다.
이로 인해 불필요한 블럭을 제거하여 타임 스위치의 설계를 간편화하고 스위치의 개설 시간을 감소시킴과 동시에 타임 스위치 외부에서 처리하였던 이득 제어를 타임 스위치 내부에서 처리할 수 있도록 하였다.

Description

워드 오퍼레이션을 수행하는 제어메모리를 갖춘 타임스위치 및 이의 제어방법
본 발명은 전자 통신 시스템의 교환기에 사용되는 타임 스위치(Time Switch)를 제어하는 장치 및 제어방법에 관한 것으로, 특히 16개의 입력 포트의 각 입력 포트 당 32개씩 512 개의 타임 슬롯(Time slot)을 임의의 16개 출력 포트 내 타임 슬롯으로 교환(스위치)하는 16×16 타임 스위치의 제어 장치 및 제어방법에 관한 것이다.
통상적으로 전자 통신 시스템에 사용되는 교환기에는 가입자들의 통화를 원하는 가입자나 접속하고자 하는 서비스로의 연결을 위해 시간 별(채널 별)로 접속하는 타임 스위치(Time Switch)가 포함된다.
전자 통신 시스템에서 서로 다른 사용자에 대한 데이타가 섞여 있는 다수의 입력 신호를 시간축 상에서 다중화 하여 전송하는 방식을 시분할 다중화(Time Division Multiplexing: TDM) 시스템이라 하는데, 이것은 각 채널에 실린 전송 데이타를 PCM(Pulse Code Modulation) 데이타(8 비트) 단위로 쪼개서 일정한 시간간격을 두어 전송하는 방식을 말한다.
이때 프레임 내에서 각 PCM 데이타가 점유하는 시간 간격을 타임 슬롯(time slot)이라 하는데, 예를 들어 n 회선이 다중화 되면 프레임 내에 n개의 타임 슬롯이 존재하여야 하며, 이 타임 슬롯을 채널이라고도 부른다.
시분할 스위치 즉, 타임 스위치는 여러 채널의 신호를 시분할 통화로(highway)에 다중화 하여 전송한 후, 다중화된 신호를 분리할 때 시분할 통화로 상의 타임 스위치를 사용하여 다중화된 프레임상의 타임 슬롯 순서를 바꾸어 줄 수 있다.
즉, 타임 슬롯 0 의 데이타를 타임 슬롯 1 로 옮기고, 반대로 타임 슬롯 1 의 데이타는 타임 슬롯 0으로 옮김으로써, 타임 슬롯 0 와 타임 슬롯 1 을 배정받은 가입자간에 통화가 이루어지게 된다.
타임 스위치에서 다중화된 타임 슬롯의 다중화 순서를 바꾸어 주는 일은 버퍼 메모리를 사용하여 실행할 수 있다.
이를 위해서는, 각 채널의 PCM 데이타를 저장하기 위한 통화 메모리(Speech Memory) 즉, 데이타 메모리(Data Memory: 이하 DM이라 약칭한다)와 이를 제어하기 위한 제어 메모리(Control Memory)가 필요하다.
데이타 메모리와 제어 메모리에는 시분할 통화로의 채널수(또는 한 프레임 내의 타임 슬롯수)만큼의 번지가 할당되어 있으므로, 그 크기는 8 비트×n 채널이 된다. 여기서 n 은 회선의 채널수(타임 슬롯수)이다.
데이타 메모리를 읽어내기 위해서는, 각 타임 슬롯 동안에 데이타 메모리의 특정 주소를 읽도록 제어 장치인 프로세서(Processor)에 의해서 순서가 정해져서 제어 메모리 번지의 셀에 기록하게 된다.
그러므로, 데이타 메모리에 쓰여진 정보를 출력 타임 슬롯으로 읽어낼 때, 제어 메모리에 기록된 값을 어드레스로 하여 데이타 메모리 번지 내의 셀 정보를 읽는다.
여기서 프로세서에 의해 제어 메모리 내의 정보가 바뀌지 않는 한 이와 같은 시간 교환의 순서는 프레임마다 주기적으로 실행된다.
실제로 이용되는 타임 스위치는 상기 데이타 메모리 및 제어 메모리 외에 출력부의 상태에 적합하게 데이타를 변환하기 위한 롬과 상기 램에서의 각 출력 포트에 대한 동작모드 및 변환 방법 등을 저장하기 위한 속성 메모리가 존재한다.
이하 첨부된 도면을 참조하여 종래 기술에 의해 8비트로 제어되는 제어 메모리를 포함하는 타임 스위치에 대하여 상세히 설명한다.
도 1 은 종래에서 사용된 16×16 제어 메모리의 8 비트 제어 장치에 대한 동작도를 나타낸 것이다.
도시된 바와 같이 16×16 타임 스위치는,
각각 8 포트씩 두 범위로 나뉘어진 16개의 입력 포트와; 총 800H(211)×8 비트 크기의 전체 메모리를 제어하기 위하여 프로세서로부터 가해지는 11 비트의 어드레스 입력과; 8개씩 상/하부 입력 포트로 전해진 직렬 데이타를 8 비트 병렬 데이타를 변환하여 데이타 메모리로 전달하기 위한 두 개의 MUX(110)(115)와;
상기 8 비트 병렬 데이타 256개(8 포트×32 채널)를 저장하기 위해 각각 256×8 비트 크기인 두 개의 램 DM00와 DM01로 구성되어 있는 데이타 메모리 0(120) 및, 각각 256×8 비트 크기인 두 개의 램 DM10와 DM11로 구성되어 있는 데이타 메모리 1(125)과;
프로세서에 의해 전달되는 가입자의 교환정보에 의해 각각 데이타 메모리 0와 데이타 메모리 1을 제어하기 위한 256×8 비트 크기의 램으로 구성된 제어 메모리 0 (Control Memory 0: 이하 CM0라 약칭함) 및 제어 메모리 1 (이하 CM1이라 약칭함)로 구성된 제어 메모리(150)와; 각 출력 포트를 동작모드에 따라 제어하기 위한 256×8 비트 크기의 속성 메모리(155)와;
상기 제어 메모리(150)로부터 데이타 메모리(120)(125)로 전해진 어드레스와, 프로세서로부터 직접 데이타 메모리(120)(125)로 전해진 어드레스를 선택하기 위한 두 개의 어드레스 MUX(160)(165)와; 프로세서로부터 전해지는 데이타를 제어 메모리(150)나 속성 메모리(155) 또는 데이타 메모리(120)(125) 중 하나로 선택적으로 전달하기 위해 데이타 버스를 제어하는 데이타 제어 블럭(170)과;
상기 데이타 메모리(120)(125)로부터 전해진 데이타를 출력부의 상태에 알맞은 형태로 변환하기 위한 두 개의 출력부 변환 블럭(130)(135)과; 상기 출력부 변환 블럭(130)(135)으로부터 전해진 병렬 데이타의 각 비트를 해당 출력 포트에 맞게 할당하여 직렬 데이타로 변환하기 위한 두 개의 DMUX (140)(145)와;
각각 8 포트씩 상/하부 두 범위로 나뉘어진 16개의 출력 포트로 이루어진다.
상기의 모든 블럭에는 클럭과 프레임 동기(Frame Sync.) 및 리셋 신호가 입력된다.
상기와 같이 구성된 종래 기술에 의한 타임 스위치에 대해, 프로세서에서 본 전체 메모리의 맵 구성도를 나타내면 도 2 와 같다.
데이타 메모리는 입력 포트에서만 데이타를 받기 때문에 프로세서의 입장에서 볼 때, 데이타 메모리는 읽기 전용이다.
상기와 같은 타임 스위치의 동작을 상세히 설명하면 다음과 같다.
통신 시스템 내에서 채널이 개설되고 타임 스위치에 전원이 인가되면 클럭 신호와 동기하여 16개의 입력 포트를 통해 연속적으로 직렬 데이타 입력이 들어온다.
각 입력 포트마다 32 채널(타임 슬롯)씩 0~7, 8~15 포트까지의 직렬 데이타는, 프레임 동기(Frame Sync.) 신호에 동기하여 발생되는 1 프레임을 주기로 32개의 채널을 통해 입력된다.
각 포트를 통해 입력된 직렬 신호들은 각각 두 개의 MUX(110)(115)로 가해져서, 채널의 구분과 처리의 용이성을 고려하여, 상 하부 포트 별로 각각 8 비트의 병렬 데이타로 변환된다.
MUX 블럭(110)(115)에서 다중화된 병렬 데이타는, 입력되는 순서에 따라 입력 포트 0~7(하나의 타임 슬롯)까지의 범위는 DM00(120) 및 DM10(125)로, 입력 포트 8~15까지의 범위는 DM01(120) 및 DM11(125)로 전해져 각각 동시에 저장된다.
그러므로 DM00와 DM01로 이루어진 512 바이트 크기의 데이타 메모리 0 (120)와, DM10와 DM11로 이루어진 512 바이트 크기의 데이타 메모리 1 (125)은 각각 전체 입력 포트 0~15 범위의 내용을 모두 저장하게 된다.
이때 데이타 메모리(120)(125)를 위한 쓰기 어드레스(write address)는 입력 포트의 포트/채널 번호와 일치하게 된다.
데이타 메모리의 어드레스 포맷을 도 3 에 나타내었다.
도 3 의 (가)는 데이타 메모리00와 데이타 메모리10의 어드레스 포맷이며, 도 3 의 (나)는 데이타 메모리01과 데이타 메모리11의 어드레스 포맷을 나타낸 것이다.
데이타 메모리(120)(125)에 데이타가 써지는 시간 간격은 프로세서에 관계없이 타임 슬롯의 간격에 의해 결정된다.
타임 스위치 회로에 전원이 인가되면 데이타 메모리(120)(125)에 데이타가 저장되는 것과는 별도로, 프로세서는 제어 메모리(150)와 속성 메모리(155)에 교환을 위한 정보를 써놓아야 한다. 이 과정이 통신 채널을 설정하기 위한 타임 스위치의 개설 과정이다.
프로세서가 내용을 쓸 메모리를 선택하기 위하여는 데이타 제어 블럭(170)을 사용한다. 즉, 프로세서가 제어 메모리(150)나 속성 메모리(155)를 읽거나 쓸 때, 또는 임의로 데이타 메모리(120)(125)를 읽어야 할 경우에 11 비트의 어드레스 버스 중 상위 3 비트를 사용하여 3 종류의 메모리 중 하나를 선택한 뒤 데이타 버스를 선택된 메모리로 보내게 된다.
데이타 제어 블럭(170)에서 어드레스 버스의 상위 3 비트에 따른 메모리의 선택을 도 4 에 나타내었다.
프로세서가 제어 메모리(150)에 데이타를 쓰기 위하여는, 어드레스의 상위 3 비트를 001이나 101로 세팅하여 데이타 버스를 통해 제어 메모리(150)로 데이타를 전송한다.
제어 메모리(150)에 저장되는 데이타는 데이타 메모리(120)(125)를 읽기 위한 입력포트/채널 번호이다.
제어 메모리 0 는 출력 포트 0~7 까지에 대한 교환 정보를 기억하며, 제어 메모리 1 은 출력 포트 8~15 까지에 대한 교환 정보를 기억하게 된다. 제어 메모리(150)의 쓰기 어드레스(write address)는 출력 포트의 포트/채널 번호와 일치하게 된다.
제어 메모리(150)의 두 부분 즉, 각각 256(8 포트×32 채널) 바이트 용량의 제어 메모리 0 와 제어 메모리 1 은 각각 출력 포트의 0~7 까지와 출력 포트의 8~15 까지를 의미하는 어드레스를 가지고 있으며, 각 제어 메모리(150)에는 입력 포트의 포트/채널 번호가 한 바이트(8 비트) 단위로 저장되어 있다.
각 제어 메모리의 어드레스 포맷은 도 5 와 같다.
도 5 의 (가)는 제어 메모리 0 의 어드레스 포맷이며, 도 5 의 (나)는 제어 메모리 1 의 어드레스 포맷을 나타낸 것이다.
제어 메모리의 데이타 포맷은 도 6 와 같다.
상기 제어 메모리의 데이타 포맷의 상위 3 비트가 입력 포트의 상부를 나타내는 것인지 하부를 나타내는 것인지는 속성 메모리(155)에 저장되어 있는 데이타로 판단된다.
해당 출력 포트의 동작을 결정하는 속성 메모리(155)에 동작모드를 기억시키기 위하여 프로세서는 속성 메모리(155)를 선택하여 데이타를 저장시킨다. 속성 메모리는 저장되어 있는 동작 모드에 따라 특정 포트로 출력되는 데이타의 변환 방법을 설정한다.
속성 메모리(155)에 저장되는 동작모드에는 메시지 모드(Message Mode)와 스위치 모드(Switch Mode)가 있다.
메시지 모드는 프로세서가, 해당 출력 포트를 위한 입력 포트 번호가 저장되어 있는 제어 메모리(150)를 읽기 위한 동작 모드이다. 이 경우 데이타는 출력부 변환 없이 그대로 출력 포트로 전해진다.
스위치 모드는 데이타 메모리(120)(125)로부터 읽어진 데이타가 출력 포트의 상태에 적합하도록 출력부 변환 블럭(130)(135)에서 변환되기 위한 방법을 정하기 위한 동작 모드이다.
프로세서가 속성 메모리(155)에 데이타를 쓰기 위하여는 어드레스의 상위 3 비트를 000으로 세팅한 다음, 데이타를 전송한다. 속성 메모리(155)의 데이타 8 비트는 현재 출력하게 될 포트에 대한 동작 모드 및 변환 규칙을 정한다.
속성 메모리의 어드레스 포맷은 도 7 과 같다.
속성 메모리의 데이타 포맷은 도 8 과 같다.
도 9 는 속성 메모리의 데이타 포맷에 따른 동작의 설명을 나타낸 것이다.
채널 설정과 교환(스위치) 동작에 앞서 제어 메모리(150)와 속성 메모리(155)는, 상기와 같은 과정을 통해 프로세서로부터 가해진 8 비트의 어드레스 버스로 정해진 위치에, 8 비트 데이타 버스를 통해 전해진 가입자의 교환 정보(입력 포트/채널 번호)나 출력부 변환 블럭(130)(135)을 위한 변환 정보를 저장하고 있게 된다.
교환을 위하여 제어 메모리(150)로부터 출력 포트 순서대로 읽혀진 데이타는, 속성 메모리(155)에 저장되어 있는 해당 출력 포트에 대한 데이타 포맷에 따라 데이타 메모리로 가해진다.
즉, 상부 입력 포트의 데이타를 저장하는 두 데이타 메모리(120)(125)의 상부(DM00 또는 DM10)나, 하부 입력 포트의 데이타를 저장하는 두 데이타 메모리의 하부(DM01 또는 DM11)의 읽기 어드레스(read address)가 되어 데이타 메모리(120)(125)를 읽어낸다.
데이타 메모리(120)(125)에서 읽혀진 데이타는 출력 포트 순서대로 정렬되어 다음 블럭으로 가해진다.
입력 포트를 통해 전송된 데이타는 이러한 과정을 거쳐서 원하는 출력 포트/채널로 교환(스위치)된다.
출력부 변환 블럭(130)(135)에서는 상기 블럭에서 스위치 된 데이타를 출력부의 상태에 따라 알맞은 형태로 변형시킨다. 출력부 변환 블럭은 비선형 양자화 법칙의 변환을 위해 필요한 정보를 읽기 전용 메모리(ROM)로 구성하여 저장하고 있다.
통신 시스템에서 신호를 전송하기 위하여 원신호를 시간 축상에서 일정한 주기로 샘플링(Sampling)하여 디지탈 화하는 과정은, 양자화(Quantization)에 의하여 이루어지게 된다.
양자화시 연속되는 양을 이산 값으로 근사화 시킴으로 인해서 발생하는 오차를 양자화 잡음이라고 하는데, 이것은 디지탈 화에 따르는 품질 저하의 요인이 된다.
그러므로 신호의 진폭이 작은 영역에서는 양자화 폭을 세밀하게 하고, 신호의 진폭이 큰 영역에서는 양자화 폭을 넓게 하는 방법을 사용하여, 전체에 대한 신호 대 잡음비를 개선할 수 있다.
이러한 방법을 비선형 양자화라 하며 압신(companding)에 의해 실현되는데, 압신 법칙의 종류에는 ITU-T(국제 표준화 기구)에서 권고하는 A-법칙과 μ-법칙의 두 가지가 있다. 이러한 두 종류의 법칙을 서로 변환시켜 주는 것이 출력부 변환 블럭(130)(135)의 역할이다.
출력부 변환 블럭(130)(135)내의 읽기 전용 메모리는 A-법칙에서 μ-법칙으로의 변환을 위한 데이타와, μ-법칙에서 A-법칙으로의 변환을 위한 데이타의 두 종류의 데이타를 저장하고 있다.
출력부 변환 블럭(130)(135)은 데이타 메모리(120)(125)로부터 전해진 데이타를 변환하기 위해, 롬에 저장된 두 종류의 데이타 중 현재 출력될 포트에 대한 변환 방식의 선택은 속성 메모리에 저장된 데이타에 의해 이루어진다. 속성 메모리에 저장되어 있는 변환 방식에 대한 스위치 모드는 상기 도 6 에 나타내었다.
변환 방식이 정해지면 출력부 변환 블럭(130)(135)은 데이타 메모리로부터 전해지는 데이타를 적합한 압신 법칙에 따른 상태로 변환한다.
즉, 교환된 8비트 병렬 데이타는, 동작 모드에 의해 선택된 롬의 어드레스가 되고, 해당 어드레스에 의해 읽혀진 데이타는 입력된 데이타가 압신 법칙에 의해 변환된 데이타가 되어 출력포트로 가해진다.
상기 출력부 변환 블럭(130)(135)에서 적합한 압신 법칙에 따른 형태로 변환된 8 비트 병렬 데이타는 각각 두 개의 DMUX(140)(145)를 통하여, 각 비트별로 해당 출력포트로 할당되며, 직렬 데이타로 변환되어 출력된다.
DMUX는 각 비트를 카운터 동작에 의해 8 비트의 데이타를 순서대로 각 출력 포트에 할당한다.
상기된 바와 같이 동작하는 타임 스위치를 위해서 프로세서는, 데이타 메모리(120)(125)의 데이타를 읽기에 앞서, 교환을 위한 정보를 8 비트(1 바이트) 단위로 제어 메모리(150)에 써놓는다.
그러나, 상기와 같이 프로세서가 교환 정보를 8 비트로 제어 메모리에 읽고 쓰면, 16 입력 포트와 32 타임 슬롯을 나타내기 위하여 9 비트가 필요하고, 추가로 출력부 변환을 위해 적어도 3 비트가 필요하게 된다.
그러므로 프로세서는 각각의 출력 포트에 대해 연결된 입력 포트의 범위와, 데이타 메모리에서 읽어낸 데이타를 출력부의 상태에 따라 변환하기 위한 동작 모드를 미리 속성 메모리(155)에 써놓아야 한다
그렇기 때문에 따로 데이타 제어 블럭(170)을 추가하여 프로세서로부터 전해진 8 비트 데이타 버스를, 필요에 따라 제어 메모리(150)나 속성 메모리(155) 혹은 데이타 메모리(120)(125)로 선택적으로 가해주게 된다.
이렇게 되면 초기 스위치 개설을 위한 스위치 정보를 제어 메모리와 속성 메모리에 저장시키기 위해 두 배의 프로세서 액세스 시간이 불가피하게 필요하게 되며, 상기 데이타 제어 블럭(170)과 어드레스 MUX 블럭(160)(165)을 위한 각각의 칩 핸들링(chip handling)을 할 때에도 복잡한 데이타 형식이 요구된다.
그러므로 결과적으로 추가적인 블럭에 의한 설계의 복잡, 그에 따른 사이즈 증대, 복잡한 데이타 형식에 의한 칩 핸들링, 그리고 처리 시간 지연 등의 여러 가지 문제가 생긴다.
또한 타임 스위치는 사용하는 지역에 따라 스위치 가입자 측의 출력부 이득(Gain)들이 매우 다양하기 때문에, 각 회선별로 이득을 제어(control)해 주어야만 했다.
이 경우 타임 스위치 외부에서 이득 제어를 하게 되면, 각 회선 별로 이득 제어를 수행하기 위해 특별한 장치가 필요하게 된다. 그러므로, 교환기 시스템이 복잡해지는 것은 물론, 회선당 원가가 상승하게 되며 사이즈가 증대되는 등의 문제점들이 발생하게 된다.
따라서 본 발명은 상기된 바와 같은 여러 가지 문제점을 해결하기 위하여, 프로세서의 16 × 16 타임 스위치를 제어하는 제어 메모리의 제어 방법에 있어서 종래에 사용되었던 바이트(8 비트) 연산 방법 대신 워드(16 비트) 연산 방법을 제공함으로써, 상기된 어드레스 MUX 블럭과 데이타 제어 블럭을 제거하는 것을 제 1 의 목적으로 하며;
타임 메모리 내의 출력부 변환 블럭에 회선별 이득 제어를 위한 정보를 저장하고 있는 메모리를 구성하여 놓음으로써 하나의 타임 스위치 내에서 이득을 제어할 수 있도록 하는 것을 제 2 의 목적으로 한다.
도 1 은 종래 기술에 의한 8 비트로 제어되는 제어 메모리를 포함하는 16×16 타임 스위치의 블럭도.
도 2 는 도 1 의 전체 메모리의 맵 구성도.
도 3 은 도 1 의 데이타 메모리의 어드레스 포맷.
도 4 는 도 1 의 어드레스 버스에 따른 메모리의 선택표.
도 5 는 도 1 의 제어 메모리의 어드레스 포맷.
도 6 은 도 1 의 제어 메모리의 데이타 포맷.
도 7 은 도 1 의 속성 메모리의 어드레스 포맷.
도 8 은 도 1 의 속성 메모리의 데이타 포맷.
도 9 는 도 1 의 속성 메모리의 데이타 포맷에 따른 동작의 설명.
도 10 은 본 발명에 의해 16 비트로 제어되는 제어 메모리를 포함하는 타임 스위치의 전체 메모리의 맵 구성도.
도 11 은 본 발명에 의한 16 비트로 제어되는 제어 메모리를 포함하는 16×16 타임 스위치의 블럭도.
도 12 는 도 11 의 제어 메모리의 데이타 포맷.
도 13 은 도 11 의 데이타 포맷에 따른 동작모드의 설명.
도 14 는 도 11 의 데이타 포맷에 따른 이득 제어 동작의 설명.
도면의 주요부분에 대한 부호의 설명
110, 115 : 다중화기(MUX)120, 125 : 데이타 메모리
130, 135 : 출력부 변환 블럭140, 145 : 역다중화기(DMUX)
150 : 제어 메모리155 : 속성 메모리
160, 165 : 어드레스 MUX170 : 데이타 제어 블럭
210, 215 : 다중화기(MUX)220, 225 : 데이타 메모리
230, 235 : 출력부 변환 블럭240, 245 : 역다중화기(DMUX)
250 : 제어 메모리
본 발명은 상기와 같은 목적을 달성하기 위하여 고안된 것으로서,
상 하부 각각 8 포트씩 두 범위로 나뉘어진 16 개의 입력 포트와; 전체 메모리를 제어하기 위하여 프로세서로부터 가해지는 11 비트의 어드레스 버스와; 프로세서로부터 가해지는 16 비트 데이타 버스와;
각 8 개씩의 상/하부 입력 포트로 전해진 직렬 데이타를 각각 8 비트 병렬 데이타로 변환하여 데이타 메모리에 전달하기 위한 두 개의 MUX와; 각각 상/하부 8 비트 병렬 데이타를 저장하기 위한 256×8 비트 크기의 데이타 메모리 0 및 데이타 메모리 1 과;
프로세서에 의해 쓰여진 가입자의 교환정보를 통해 각각 데이타 메모리 0 와 데이타 메모리 1 을 제어하기 위해 256×16 비트 크기의 제어 메모리 0 와 제어 메모리 1 의 두 부분으로 구성된 제어 메모리와;
상기 두 데이타 메모리로부터 읽혀진 데이타를 출력부의 상태에 따라 알맞은 형태로 변환하기 위한 두 개의 출력부 변환 블럭과; 출력부 변환 블럭으로부터 전해진 병렬 데이타를 각 비트별로 할당된 출력 포트에 맞게 내보내는 두 개의 DMUX와;
각각 8 포트씩 두 범위로 나뉘어진 16개의 출력 포트로 이루어진다.
상기와 같이 구성된 본 발명에 의한 타임 스위치에 대해, 프로세서에서 본 ]전체 메모리의 맵 구성도를 나타내면 도 10 과 같다.
상기된 16 비트의 데이타 버스 중, 하위 9 비트는 제어 메모리(250)로 전달되어 16(24) 개의 입력 포트 내 32(25) 개씩의 채널(타임 슬롯)의 정보를 나타내게 된다.
또한 상위 6 비트는 출력부 변환 블럭(230(235)으로 전달되어 압신 법칙에 따른 변환 또는 이득 제어에 필요한 정보를 나타낸다. 최상위 1 비트는 잉여 비트로서 정보로 취급되지 않는다.
이하 첨부된 도면을 참조하여 본 발명의 구성에 대하여 상세히 설명한다.
도 11 은 본 발명에 의하여 고안된 워드 오퍼레이션을 수행하는 제어메모리를 갖춘 타임스위치에 대한 구성도 이다.
도시된 바와 같이,
상 하부 각각 8 포트씩 두 범위로 나뉘어진 16 개의 입력 포트와; 메모리를 제어하기 위하여 프로세서로부터 가해지는 11 비트의 어드레스 버스와; 프로세서로부터 가해지는 16 비트의 데이타 버스와;
상 하부 각 8 개씩의 입력 포트로 전해진 직렬 데이타를 각각 8 비트 병렬 데이타로 변환하여 데이타 메모리에 전달하기 위한 두 개의 MUX(210)(215)와; 8 비트 병렬 데이타를 저장하기 위한 데이타 메모리 0(220) 및 데이타 메모리 1(225) 과;
프로세서에 의해 전달된 가입자의 교환정보를 통해 각각 데이타 메모리 0 와 데이타 메모리 1 을 제어하기 위해 256×16 비트(512 바이트) 크기의 제어 메모리 0와 제어 메모리 1의 두 부분으로 구성된 제어 메모리(250)와;
상기 두 데이타 메모리(220)(225)로부터 전해진 8 비트 데이타를 출력부의 상태에 따라 알맞은 형태로 변환하기 위한 두 개의 출력부 변환 블럭(230)(235)과; 상기 출력부 변환 블럭(230)(235)으로부터 전해진 8 비트 병렬 데이타를 각 비트별로 할당된 출력 포트로 내보내는 두 개의 DMUX(240)(245)와;
각각 8 포트씩 두 범위로 나뉘어진 16개의 출력 포트로 이루어진다.
상기의 모든 블럭에는 클럭과 프레임 동기 및 리셋 신호가 입력된다.
상기와 같이 구성된 16비트로 제어되는 제어 메모리를 포함하는 타임 스위치의 동작에 대하여 상세히 설명하면 다음과 같다.
타임 스위치 회로에 전원이 공급되면 모든 블럭들은 초기화(리셋)를 실행하며, 각 16 포트의 입력들은 클럭 신호에 동기하여 들어오게 된다. 각 입력 포트들은 프레임 동기 신호에 동기하여 1 프레임을 주기로 32개의 채널(타임 슬롯)을 입력한다.
입력된 직렬 데이타는 두 MUX 블럭(210)(215)을 통하여, 상/하부 입력 포트 별로 각각 8 비트 병렬 데이타로 변환된 뒤, 용량이 256 바이트인 데이타 메모리 0 (220) 또는 데이타 메모리 1 (225)에 한 채널(8 비트)씩 순차적으로 쓰여진다.
입력 포트 중 상부 0~7까지를 통해 들어온 데이타는 MUX 블럭(210)을 통해 데이타 메모리 0(220)에 저장되며, 하부 8~15까지는 MUX 블럭(215)을 통해 데이타 메모리 1(225)에 저장된다.
전원이 인가되면 프로세서는 데이타 메모리에 데이타가 저장되는 것과는 별도로, 스위치를 위한 정보를 제어 메모리(250)에 쓰게 된다. 제어 메모리 0 와 제어 메모리 1 은 16 비트 데이타 버스를 저장하기 위하여 256×16 비트(256워드) 램으로 구성되어 있다.
프로세서는 16 비트 데이타 버스를 사용하여, 제어 메모리에 입력 포트/채널 번호를 저장한다. 본 발명에 의해 고안된 제어 메모리(250)의 16 비트 데이타 포맷을 도 12 에 나타내었다.
상기 도 12 에 나타난 바와 같이 제어 메모리(250)는 16 비트 데이타 버스 중 하위 9 비트를 사용하여, 데이타 메모리(220)(225)에서 16개 입력 포트와 32개 채널 모두에 대한 번호를 선택할 수 있다.
또한 상기 도 12 에 나타난 바와 같이, 16 비트의 데이타 버스 중 최상위 1 비트를 제외한 상위 6 비트는 출력부의 상태에 따른 데이타의 변환을 위한 정보를 나타내며, 출력부 변환 블럭(230)(235)으로 가해진다.
크기가 256워드(256×16비트)인 두 부분으로 구성되어 있는 제어 메모리(250)에서, 출력 포트 순서대로 읽혀진 데이타 중 하위 9 비트는 두 데이타 메모리(220)(225)를 위한 읽기 어드레스가 된다.
다시 말하면 제어 메모리(250)가 저장하고 있는 데이타는, 타임 스위치를 위한 교환 정보가 되어 데이타 메모리(220)(225)를 읽게 된다.
데이타 메모리(220)(225)에 저장되어 있던 데이타는, 제어 메모리(250)의 어드레스인 출력 포트/채널 번호 순서대로 읽혀짐으로써 교환이 행해진다.
교환된 데이타들은 교환 정보에 적합하도록 출력부 변환 블럭(230)(235)에서 값이 변환되며, 각 출력 포트에 대한 변환 정보는 상기 도 12 에서 나타낸 바와 같이 데이타 버스의 상위 6 비트로 정해진다.
도 12 에서 나타난 바와 같이, D13과 D14의 2 비트는 출력부에서의 데이타 변환을 위한 출력부 변환 블럭(230)(235)내에서 각 출력 포트에 대한 동작모드를 나타낸다. 동작 모드에는 종래기술에서 나타난 메시지 모드 및 압신 법칙의 변환을 위한 스위치 모드 외에 이득 제어 모드가 존재한다.
도 13 은 상기 제어 메모리(250)의 데이타 포맷에 따른 동작 모드의 설정을 나타낸 것이다.
출력부 변환 블럭(230)(235)은 데이타 버스를 통해 데이타 버스의 상위 2 비트인 D14,D13 을 읽어들여 교환된 데이타에 대한 적합한 교환 방식을 판단한다.
즉, 해당 출력 포트에 대한 동작모드를 나타내는 D14,D13 이 01 이나 10 이면, A-법칙과 μ-법칙을 변환하기 위한 압신 법칙 변환 모드로 판단한다.
그러면 출력부 변환 블럭(230(235)은 압신 법칙의 변환에 대한 데이타가 구성되어 있는 두 개의 롬(A→μ 또는 μ→A) 중 하나로부터 데이타 메모리로부터 전달된 데이타의 변환을 위한 정보를 얻는다.
본 발명에 의한 타임 스위치에서는, 출력부 변환 블럭(230)(235)을 위해 6 비트의 데이타 버스를 사용할 수 있기 때문에, 압신 변환에 대한 정보 외에 채널 별(회선 별) 이득 제어를 위한 정보를 저장할 수 있다.
즉, 데이타 버스의 D14,D13 이 00일 경우 이득 제어 모드로 판단되어, 이득 제어를 위한 메모리를 선택한다.
D9부터 D12까지의 4 비트는, 출력부 변환 블럭(230)(235)에서도 특히 타임 스위치에서 변환되어 출력되는 신호에 대해 각 출력 포트에서의 다양한 이득 변동을 보상하기 위한 것이다.
출력부 변환 블럭(230)(235)은 출력부에서의 이득 변동에 따른 여러 가지의 이득 변동 레벨을 선별한 뒤 미리 각 이득 값에 해당되는 계산치를 이득 메모리로서 구성하여 놓았다.
즉, 데이타 버스의 D12~D9 에 따라, 출력부 변환 블럭(230)(235)에서 최대 16가지 레벨의 이득 메모리를 구성할 수 있다.
교환이 수행된 8 비트 병렬 데이타는 데이타 버스 D12~D9 의 값에 의해 선택된 특정 레벨 이득 메모리의 읽기 어드레스가 되고, 각 어드레스에 의해 읽혀진 데이타는 출력부의 이득 레벨에 따라 변환된 값이 된다.
상기된 바와 같이, 데이타 버스의 특정 비트(D12~9)에 쓰여진 4 비트로 이득 레벨을 결정하여, 이득 메모리의 해당위치에 따른 이득 계산치를 읽어냄으로써, 각 출력 포트/채널마다 적절하게 이득이 제어된다.
상기 출력부 변환 블럭(230)(235)에서 변환이 수행된 8 비트 병렬 데이타는 DMUX 블럭(240)(245)으로 가해져서, 각 비트별로 할당된 출력 포트에 적합하게 분배되어 직렬 데이타로서 출력된다.
본 발명에 의해 16비트로 제어되는 제어 메모리를 포함하는 타임 스위치는 상기된 바와 같이 동작하게 된다.
제 1 의 목적을 달성하기 위하여 본 발명에서는, 상기된 바와 같이 동작하는 타임 스위치를 구성하고, 16 비트 데이타 버스를 사용하여 두 개의 256×16 비트(256 워드) 크기의 제어 메모리(250)에 데이타를 워드 단위로 읽고 쓴다.
그러므로 데이타 버스 내 하위 9 비트를 포트/채널 번호 선택을 위해 할당할 수가 있게 되어, 16개의 입력 포트 모두를 선택할 수 있다. 즉, 제어 메모리는 입력 포트/채널 번호에 대한 정보인 9 비트 데이타를 통해 데이타 메모리 0 와 데이타 메모리 1 전체를 읽을 수 있다.
따라서 제어 메모리(250)에 저장된 입력 포트/채널 번호에 대한 출력 포트/채널 번호에 대해, 동작 모드를 설정해 놓기 위한 속성 메모리(155)가 필요 없어지게 된다.
또한 16 비트의 데이타 버스 중에서 따로 출력부 변환 블럭(230)(235)을 위한 부분을 할당해 놓았기 때문에 각 출력 포트에 대한 변환 정보를 미리 속성 메모리에 저장해 놓을 필요가 없어졌다.
그러므로 초기에 프로세서가 제어 메모리에만 데이타를 쓰면 되므로 속성 메모리에 데이타를 쓰는 과정이 필요치 않게 되어, 프로세서에서 제어 메모리(150)와 속성 메모리(155) 중 하나를 선택하기 위한 블럭인 데이타 제어 블럭(170)이 필요하지 않다.
즉, 프로세서는 제어 메모리를 통해 데이타 메모리로부터 데이타를 읽는 동작과 출력부 변환 블럭에서 각 출력 포트의 상태에 맞게 데이타를 변환하는 작업을 동시에 수행할 수 있게 된다.
그러므로 어드레스 MUX 블럭과 데이타 제어 블럭이 필요 없게 되므로 설계가 간단해 졌고, 또한 제어 메모리 및 속성 메모리에 교환 정보를 쓰기 위한 처리시간이 필요 없으므로, 타임 스위치의 스위치 개설을 위한 시간을 감소시킬 수 있다.
제 2 의 목적을 달성하기 위하여 본 발명에서는, 상기된 바와 같이 동작하는 타임 스위치를 구성하고 16 비트 데이타 버스를 사용하여 두 개의 256×16 비트(256워드) 크기의 제어 메모리(250)에 데이타를 워드 단위로 읽고 쓴다.
그러므로 데이타 버스 내 최상위 1 비트를 제외한 상위 6 비트를 출력부 변환 블럭(230)(235)을 위해 할당할 수 있게 되었다.
출력부 변환 블럭(230)(235)을 D9부터 D14까지의 6 비트로 제어함으로써, 종래 기술에서와는 달리, 압신 법칙에 대한 변환뿐만 아니라 각 출력부에 따른 이득 제어까지도 수행할 수 있게 되었다.
즉, D13,D14를 사용하여, 출력부 변환을 위한 동작모드 즉, 압신 법칙의 변환이 필요한 스위치 모드인지 또는 이득 레벨의 변화가 필요한 이득 제어 모드인지를 판단한 뒤, 이득 제어 모드이면 제어 메모리의 특정 어드레스(D12~9)에 쓰여진 4 비트가 나타내는 이득 레벨에 따라 적합한 레벨에 해당되는 이득 메모리를 선택한다.
교환이 수행된 8비트 병렬 데이타는 상기 이득 메모리의 어드레스가 되어, 해당 위치에 따른 이득 계산치가 각 출력 포트/채널로 출력된다. 출력되는 이득 계산치는 해당 병렬 데이타에 따라 적절하게 이득 제어된 값이다.
상기와 같은 동작을 통해 타임 스위치 외부에서 각 채널별로 별도의 특별 장치를 부가하여 이득 제어를 해주어야 할 필요가 없어졌으므로, 512 타임 슬롯의 교환을 수행하는 16×16 타임 스위치의 경우, 최대 512 회선까지 하나의 스위치가 이득 제어를 수행할 수 있게 된다.
제 2 목적을 달성하기 위하여 상기한 바와 같이 구성된 본 발명의 제 1 실시예로서, 상기 출력부 변환 블럭에 구성될 이득 메모리는 데이타 버스의 4 비트에 해당하는 이득 계산치를 읽기 전용 메모리(ROM)로써 구성할 수 있다.
즉, 가장 통상적으로 흔히 쓰이는 8 개의 이득 레벨들((0, -1, -2, -3.5, -4, -5, -6, -7 ㏈)을 선별하여 미리 각 값에 해당되는 계산치를 8 개의 롬으로 구성하여, D11~D9 의 세 비트로 선택할 수 있도록 하였다.
그래서 제어 메모리의 특정 주소에 쓰여진 3 비트를 가지고 이득 레벨을 선정한 뒤, 교환된 8 비트 병렬 데이타(어드레스)에 해당되는 값을 찾아 읽어내면, 각 출력 포트에 따라 적절하게 이득을 제어할 수 있다.
제 2 목적을 달성하기 위한 본 발명의 제 2 실시예로서, 상기 이득 메모리는 램(Random Access Memory: RAM)으로써 구성될 수 있다.
램을 사용함으로써, 롬을 사용했던 제 1 실시예에서는 미리 선별되어 저장되어 있는 8 개의 이득 레벨을 수정하지 못하고 고정된 이득 메모리만을 사용해야 한다는 문제점을 해결할 수 있다.
그러므로, 교환기 시스템이 설치된 지역의 특성에 따라서 출력 포트/채널의 이득이 가변적이거나, 이득 제어 블럭에서 미리 계산된 값의 오자 보정을 유동적으로 하기 위한 경우를 위해 롬 대신 256×8 비트의 램을 사용한다.
운영자는 임의로 필요한 이득 제어 레벨의 값을 미리 계산하여, 각 레벨에 따라 이득 제어 램을 초기화시킨 다음, 이를 이용하여 각 채널별로 이득 제어를 수행한다.
램으로서의 이득 메모리의 사용은 데이타 버스의 특정 4 비트에 의해 최대 16 가지 레벨을 선택한 뒤, 데이타 메모리로부터 교환된 8 비트 병렬 데이타를 256 바이트 크기인 이득 메모리의 읽기 어드레스로 하여 데이타를 읽어냄으로써 적절하게 이득 제어를 수행한다.
즉, 프로세서에서 이득 레벨에 따른 계산치를 기록할 수 있는 램을 사용함으로써, 운영자 임의로 이득 제어 레벨을 변화를 주어 처리할 수 있다.
제 2 목적을 달성하기 위한 본 발명의 제 3 실시예로서, 상기 이득 메모리는 롬과 램으로써 구성될 수 있다.
즉, 통상적으로 이용되는 이득 레벨을 각각 롬으로써 구성하여 놓고 사용하면서, 필요에 따라 사용될 이득 레벨에 따른 계산치를 저장하고 있는 램을 부가할 수 있도록 한다.
이득 메모리의 선택이 데이타 버스 중 4 비트로 이루어지므로, 상기 롬과 램의 최대 갯수는 16개가 될 수 있다.
도 14 에 이득 메모리의 선택시, 가장 통상적으로 흔히 쓰이는 8개의 이득 레벨에 의한 이득 롬을 D11~D9의 3비트로 선택하고, 또한 임의의 이득 램을 2개 더 사용할 수 있는 경우에 대한 D12~D9의 사용의 일례를 나타내었다.
도시된 바와 같이, D12가 0이면 8개의 롬 중의 하나을, D12가 1이면 2 개의 램 중의 하나를 선택할 수 있다.
상기와 같이 동작하는 본 발명에서와 같이 16 비트 제어 방식을 사용함으로써, 제어 메모리에서 16 입력 포트/32 채널 선택을 위해 9 비트를 사용할 수 있게 되었다.
그러므로 제어 메모리에 저장되어 있는 입력 포트/채널에 대한 데이타를 읽는 과정을, 속성 메모리에 입력 포트 상/하부의 선택 및 동작 모드를 쓰거나 읽는 과정 없이 한번에 끝낼 수 있게 된다.
또한 데이타 버스 16 비트 중 6 비트를 이득 제어를 위해서 할당할 수 있으므로, 타임 스위치 외부에 각 채널별로 이득 제어를 해줄 필요 없이 하나의 타임 스위치가 최대 512 회선까지 이득을 제어할 수가 있게 되었다.
상기한 바와 같이 본 발명은 교환기내 16×16 타임 스위치와 프로세서와의 효과적인 제어를 위하여 타임 스위치 내 제어 메모리를 16 비트 워드 연산 방법으로 처리해 줌으로써,
종래의 타임스위치에서 어드레스 MUX 블럭과 데이타 제어 블럭의 필요성을 제거하고 설계를 단순화하여 그로 인한 칩 핸들링의 용이화와 프로세서와의 인터페이스를 통한 스위치 개설 시간의 감소라는 효과를 발생시켰으며, 타임 스위치 외부에서 각 채널별로 이득 제어를 해줄 필요 없이 하나의 타임 스위치가 최대 512 회선까지 이득을 제어할 수가 있게 되어 교환기 시스템의 단순화, 순수 회선 원가 절감 등을 가져온다.

Claims (22)

  1. 상 하부 각각 8 포트씩 두 범위로 나뉘어진 16 개의 입력 포트와;
    메모리를 제어하기 위하여 프로세서로부터 가해지는 어드레스 버스;
    프로세서로부터 가해지는 16 비트의 데이타 버스;
    상 하부 각 8 개씩의 입력 포트로 전해진 데이타를 데이타 메모리에 전달하기 위한 두 개의 멀티플렉서;
    상/하부 8 비트 병렬 데이타를 저장하기 위한 데이타 메모리 0 및 데이타 메모리 1;
    각각 상기 데이타 메모리 0 와 각각 데이타 메모리 1 을 제어하기 위해, 256×16 비트(512 바이트) 크기의 제어 메모리 0 와 제어 메모리 1 의 두 부분으로 구성된 제어 메모리;
    교환된 8 비트 병렬 데이타를 출력부의 상태에 따라 변환하기 위한 두 개의 출력부 변환 블럭;
    변환된 8 비트 병렬 데이타를 각 비트별로 할당된 출력 포트로 내보내는 두 개의 디멀티플렉서 및;
    각각 8 포트씩 상 하부 두 범위로 나뉘어진 16개의 출력 포트를 포함하여 이루어진 것을 특징으로 하는, 워드 오퍼레이션을 수행하는 제어 메모리를 갖춘 타임 스위치.
  2. 청구항 1 에 있어서,
    상기 16 비트 데이타 버스 중 하위 9 비트는 상기 제어 메모리에서 16 입력 포트와 32 타임 슬롯의 정보를 나타내는 것을 특징으로 하는, 워드 오퍼레이션을 수행하는 제어 메모리를 갖춘 타임 스위치.
  3. 청구항 1 에 있어서, 상기 16 비트 데이타 버스 중 최상위 1 비트를 제외한 상위 6 비트는,
    상기 출력부 변환 블럭으로 가해져서 출력 포트의 상태에 따른 데이타의 변환을 수행하는 것을 특징으로 하는, 워드 오퍼레이션을 수행하는 제어 메모리를 갖춘 타임 스위치.
  4. 청구항 3 에 있어서, 상기 출력부 변환 블럭은,
    압신 법칙 변환을 위한 데이타를 가지고 있는 메모리와, 여러 가지 이득 레벨에 따른 계산치를 가지고 있는 이득 메모리를 통하여 변환을 수행하는 것을 특징으로 하는, 워드 오퍼레이션을 수행하는 제어 메모리를 갖춘 타임 스위치.
  5. 청구항 4 에 있어서, 상기 이득 메모리는,
    롬으로 구성되어 있는 것을 특징으로 하는, 워드 오퍼레이션을 수행하는 제어 메모리를 갖춘 타임 스위치.
  6. 청구항 4 에 있어서, 상기 이득 메모리는,
    램으로 구성되어 있는 것을 특징으로 하는, 워드 오퍼레이션을 수행하는 제어 메모리를 갖춘 타임 스위치.
  7. 청구항 4 에 있어서, 상기 이득 메모리는,
    롬과 램으로 구성되어 있는 것을 특징으로 하는, 워드 오퍼레이션을 수행하는 제어 메모리를 갖춘 타임 스위치.
  8. 청구항 6 또는 7 가운데 어느 한 항에 있어서,
    교환기 시스템의 가입자 쪽의 출력부 이득제어 값의 오차보정을 다이내믹하게 하는 것을 특징으로 하는, 워드 오퍼레이션을 수행하는 제어메모리를 갖춘 타임스위치.
  9. 청구항 5, 6 또는 7 가운데 어느 한 항에 있어서,
    채널별 이득 제어를 최대 512 회선까지 타임 스위치 하나로 제어할 수 있는 것을 특징으로 하는, 워드 오퍼레이션을 수행하는 제어 메모리를 갖춘 타임 스위치.
  10. 청구항 5, 6 또는 7 가운데 어느 한 항에 있어서,
    교환기 시스템의 가입자 측의 출력부 이득 레벨에 변화를 주는 것을 특징으로 하는, 워드 오퍼레이션을 수행하는 제어 메모리를 갖춘 타임 스위치.
  11. 청구항 5,6 또는 7 가운데 어느 한 항에 있어서,
    교환기 시스템의 가입자 쪽 출력의 이득제어를 타임스위치 내부에서 수행하는 것을 특징으로 하는, 워드 오퍼레이션을 수행하는 제어메모리를 갖춘 타임스위치.
  12. 상/하부로 나뉘어진 입력포트와; 어드레스 버스; 데이터 버스; 멀티 플렉서; 데이터 메모리; 제어 메모리; 출력부 변환 블럭; 디멀티플렉서 및 출력포트를 포함하여 이루어진 16×16 타임 스위치 내부의 제어메모리를 제어하는 방법에 있어서,
    16 비트 데이타 버스를 사용하여,
    특정입력에 따른 특정출력으로의 교환정보를 제어메모리에 쓰는 과정과;
    출력부의 상태에 따른 변환을 수행하는 과정을 포함하는 제어하는 것을 특징으로 하는, 워드 오퍼레이션을 수행하는 제어메모리를 갖춘 타임스위치의 제어방법.
  13. 청구항 12 에 있어서, 교환정보를 제어 메모리에 쓰기 위해,
    상기 16 비트 데이타 버스의 하위 9 비트를 사용하는 것을 특징으로 하는, 워드 오퍼레이션을 수행하는 제어메모리를 갖춘 타임스위치의 제어방법.
  14. 청구항 12 에 있어서, 출력부의 상태에 따른 변환을 위해,
    상기 16 비트 데이타 버스의 최상위 1 비트를 제외한 상위 6 비트를 사용하는 것을 특징으로 하는, 워드 오퍼레이션을 수행하는 제어메모리를 갖춘 타임스위치의 제어방법.
  15. 청구항 14 에 있어서, 출력부의 상태에 따른 변환을 위해,
    압신 법칙 변환을 위한 데이타를 가지고 있는 메모리, 또는 여러 가지 이득 레벨에 따른 계산치를 가지고 있는 이득 메모리를 이용하여 이득 변환을 수행하는 단계를 포함하는 것을 특징으로 하는, 워드 오퍼레이션을 수행하는 제어 메모리를 갖춘 타임 스위치의 제어방법.
  16. 청구항 15 에 있어서, 상기 이득 메모리는,
    롬으로 구성되어 있는 것을 특징으로 하는, 워드 오퍼레이션을 수행하는 제어 메모리를 갖춘 타임 스위치의 제어방법.
  17. 청구항 15 에 있어서, 상기 이득 메모리는,
    램으로 구성되어 있는 것을 특징으로 하는, 워드 오퍼레이션을 수행하는 제어 메모리를 갖춘 타임 스위치의 제어방법.
  18. 청구항 15 에 있어서, 상기 이득 메모리는,
    롬과 램으로 구성되어 있는 것을 특징으로 하는, 워드 오퍼레이션을 수행하는 제어 메모리를 갖춘 타임 스위치의 제어방법.
  19. 청구항 17 또는 18 가운데 어느 한 항에 있어서,
    교환기 시스템의 가입자 쪽의 출력부 이득제어 값의 오차보정을 다이내믹하게 하는 것을 특징으로 하는, 워드 오퍼레이션을 수행하는 제어메모리를 갖춘 타임스위치의 제어방법.
  20. 청구항 16, 17 또는 18 가운데 어느 한 항에 있어서,
    채널별 이득 제어를 최대 512 회선까지 타임 스위치 하나로 제어할 수 있는 것을 특징으로 하는, 워드 오퍼레이션을 수행하는 제어 메모리를 갖춘 타임 스위치의 제어방법
  21. 청구항 16, 17 또는 18 가운데 어느 한 항에 있어서,
    교환기 시스템의 가입자 측의 출력부 이득 레벨에 변화를 주는 것을 특징으로 하는, 워드 오퍼레이션을 수행하는 제어 메모리를 갖춘 타임 스위치의 제어방법.
  22. 청구항 16, 17 또는 18 가운데 어느 한 항에 있어서,
    교환기 시스템의 가입자 쪽 출력의 이득제어를 타임스위치 내부에서 수행하는 것을 특징으로 하는, 워드 오퍼레이션을 수행하는 제어메모리를 갖춘 타임스위치의 제어방법.
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