KR100203305B1 - 반도체 소자의 패시베이션 방법 - Google Patents

반도체 소자의 패시베이션 방법 Download PDF

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Abstract

본 발명은 패시베이션막에 의한 스트레스를 방지할 수 있는 반도체 소자의 패시베이션 방법이 개시된다. 개시된 본 발명은 트랜지스터 및 그 밖의 소자가 형성된 반도체 소자를 제공하는 단계; 반도체 소자에 전기적연결을 위한 금속 배선 및 패드 금속 패턴을 형성하는 단계; 반도체 기판의 결과물 상부에 절연막을 형성하는 단계; 절연막 상부에 완충용 금속막을 증착하는 단계; 패드 금속 패턴을 오픈시키는 단계; 전체 구조물 상부에 패시베이션막을 형성하는 단계; 및 패시베이션막의 소정 부분을 식각하여 패드 금속 패턴을 오픈시키는 단계를 포함한다.

Description

반도체 소자의 패시베이션 방법
제1도는 종래의 반도체 소자의 금속 배선 상부에 패시베이션막이 형성된 도면.
제2a도 내지 제2d도는 본 발명의 반도체 소자의 패시베이션 방법을 공정 순서적으로 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체 기판 12 : 금속배선
12A : 패드 금속 패턴 13 : 제1금속간 절연막
14 : 평탄화 절연막 15 : 제2금속간 절연막
16 : 금속막 17 : USG막
18 : 질화막
[발명의 기술분야]
본 발명은 반도체 소자의 패시베이션(passivation) 방법에 관한 것으로, 보다 구체적으로는 패시베이션 공정시, 금속 배선에 인가되는 스트레스를 줄일 수 있는 반도체 소자의 패시베이션 방법에 관한 것이다.
[종래 기술]
일반적으로, 패시베이션 공정은, 반도체 기판에 형성된 소자들을 보호하는 막을 덮는 공정으로, 대부분 금속 배선 상부에 질화막과 같은 수분 흡수 능력을 갖는 막이 증착된다.
여기서, 종래의 금속 배선막 상부에 패시베이션막이 형성된 공정으로, 제1도에 도시된 바와 같이, 모스 트랜지스터 및 그 밖의 소자가 형성된 반도체 기판(1) 상부에 금속 배선이 형성된다. 이 금속 배선은 고집적화 되어 감에 따라, 약 0.4 내지 0.5㎛의 간격으로 금속 배선(2)이 형성된다. 이어서, 전체 구조물 상부에 패시베이션막(3)으로, PE(plasma enhanced) 방식에 의하여 형성된, USG(undoped silicate glass)막과, 동일한 방식에 의하여 형성된 질화막이 형성된다.
[발명이 이루고자 하는 기술적 과제]
그러나, 종래의 패시베이션 방법은, 다음과 같은 문제점이 발생되었다.
첫째로는, 금속 배선의 간격에 의한 문제점으로, 금속 배선 간격이 미세할 경우에는, 패시베이션막이 상부 및 측부 고르게 증착되지 않아, 이후의 팩키지 공정시 금속 배선이 부식되는 문제점이 발생되었으며, 또한 금속 배선의 간격이 넓을 경우에는, 금속 배선 사이에 패시베이션막이 매립되게 되는 문제점이 발생되었다.
둘째로는, 패시베이션막 자체의 문제점으로, 종래의 패시베이션으로 이용되는 막으로, 수분 흡착 특성이 우수한 USG막과 질화막이 이용되는데, 이 막들중 질화막은 하부 금속 배선에 치명적인 스트레스를 인가하므로, 소자의 특성을 열화시키게 되는 문제점이 발생되었다.
따라서, 본 발명은, 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 패시베이션막과, 금속 배선 사이에 평탄화막이 구비된 스트레스 완충용 금속막을 개제하여, 패시베이션막을 고르게 증착함과 더불어, 금속 배선에 가해지는 스트레스를 최소화할 수 있는 반도체 소자의 패시베이션 방법을 제공하는 것을 목적으로 한다.
[발명의 구성 및 작용]
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은, 트랜지스터 및 그 밖의 소자가 형성된 반도체 소자를 제공하는 단계; 상기 반도체 소자에 전기적 연결을 위한 금속 배선 및 패드 금속 패턴을 형성하는 단계; 반도체 기판의 결과물 상부에 절연막을 형성하는 단계; 상기 절연막 상부에 완충용 금속막을 증착하는 단계; 상기 패드 금속 패턴을 오픈시키는 단계; 전체 구조물 상부에 패시베이션막을 형성하는 단계; 및 상기 패시베이션막의 소정 부분을 식각하여 패드 금속 패턴을 오픈시키는 단계를 포함하는 것을 특징으로 한다.
즉, 본 발명은, 금속 배선과 패시베이션막 사이에 평탄화막 및 스트레스 완충용 금속막을 형성하여, 패시베이션 공정시, 패시베이션막이 고르게 증착되게 하고, 또한 금속 배선에 미치는 스트레스를 최소화할 수 있다.
[실시예]
이하, 첨부한 도면에 의하여 본 발명의 바람직한 실시예를 자세히 설명하기로 한다.
제2a도 내지 제2d도는 본 발명의 반도체 소자의 패시베이션 방법을 공정 순차적으로 나타낸 단면도로서, 제2a도에 도시된 바와 같이, 금속 배선을 형성하기 이전의 공정이 진행된 반도체 기판(11) 상부에 금속 배선(12)이 형성되며, 이 금속 배선(12)을 형성하는 공정과 동시에, 패드 금속 패턴(12A)도 형성된다. 이때, 패드 금속 패턴(12A)의 폭은 금속 배선(12)의 폭보다 넓게 형성한다. 그런다음, 반도체 기판의 결과물 상부에 제1금속간 절연막(13)이 증착된다. 이때, 상기 제1금속간 절연막(13)은, 후속으로 진행되는 평탄화 절연막의 증착 공정시, 평탄화 절연막과 금속 배선감의 접촉을 방지하기 위함이다.
이어서, 제2b도는 제1금속간 절연막(13) 상부에 평탄화 절연막(14)과, 제2금속간 절연막(15)이 형성된 도면으로, 하부의 토폴로지를 없애기 위하여, 평탄화 절연막(14) 바람직하게는 SOG막이 구조물 상부에 도포되고, 이어서, 제2금속간 절연막(15)이 소정 두께로 증착된다. 이때, 제2금속간 절연막(15)은 하부의 금속 배선에 스트레스를 적게 인가되는 막으로, 바람직하게는 실리콘 산화막, TEOS막등이 이용된다.
그런다음, 제2c도에 도시된 바와 같이, 전체 구조물 상부에 금속막(16)이 증착된다. 이때, 금속막(16)은 이후의 패시베이션 공정시, 인가되는 스트레스를 하부 금속 배선에 이동시키지 않기 위하여 형성되는 스트레스 완충막이다.
이어서, 제2d도에 도시된 바와 같이, 완충용 금속막(16) 상부에 하부의 패드 금속 패턴이 노출될 수 있도록 마스크 패턴(도시되지 않음)이 형성되고, 이것의 형태로, 완충용 금속막(16), 제2금속간 절연막(15), 층간 평탄화막(14), 제1금속간 절연막(13)이 순차적으로 식각되어, 패드 금속 패턴(12A)이 오픈된다. 이때, 패시베이션막이 증착되기 이전에 미리 패드 금속 패턴(12A)을 오픈시키는 것은, 완충용 금속막이 반도체 소자에서 배선의 역할을 하는 것을 배제하기 위함이다. 그 후, 결과물 상부에 PE방식에 의하여, USG막(17)과 질화막(18)이 증착되고, 다시 패드 오픈 공정이 실시되어, 패드 금속 패턴의 일부분이 오픈된다. 이때, USG막(17)은 질화막 완충용 금속간의 접촉 특성을 개선하기 위하여, 개재되는 막으로써, USG막(17) 증착 공정을 배제하여도 무방하다. 또한, 상기 패드 금속(12A)막의 폭은 금속 배선 폭(12)보다 크지만 실제적으로 패시베이션막에 의하여 노출되는 면은 적다.
[발명의 효과]
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 금속 배선과 패시베이션막 사이에 평탄화막 및 스트레스 완층용 금속막을 형성하여, 패시베이션 공정시, 패시베이션막이 고르게 증착되게 하고, 또한 금속 배선에 미치는 스트레스를 최소화 할 수 있다. 이에 따라, 소자의 특성이 개선된다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (6)

  1. 트랜지스터 및 그 밖의 소자가 형성된 반도체 소자를 제공하는 단계; 상기 반도체 소자에 전기적 연결을 위한 금속 배선 및 패드 금속 패턴을 형성하는 단계; 반도체 기판의 결과물 상부에 절연막을 형성하는 단계; 상기 절연막 상부에 완충용 금속막을 증착하는 단계; 상기 패드 금속 패턴을 오픈시키는 단계; 전체 구조물 상부에 패시베이션막을 형성하는 단계; 및 상기 패시베이션막의 소정 부분을 식각하는 패드 금속 패턴을 오픈시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 패시베이션 방법.
  2. 제1항에 있어서, 상기 절연막은 제1금속간 절연막과, 평탄화 절연막 및 제2금속간 절연막으로 이루어진 3중막인 것을 특징으로 하는 반도체 소자의 패시베이션 방법.
  3. 제1항 또는 제2항에 있어서, 상기 평탄화 절연막은 SOG막인 것을 특징으로 하는 반도체 소자의 패시베이션 방법.
  4. 제1항에 있어서, 상기 패시베이션막은 USG(undoped silicate glass)막과, 질화막인 것을 특징으로 하는 반도체 소자의 패시베이션 방법.
  5. 제1항에 있어서, 상기 패시베이션막은 질화막인 것을 특징으로 하는 반도체 소자의 패시베이션 방법.
  6. 제1항에 있어서, 상기 금속 패턴의 폭은 패드 금속 패턴 폭보다 좁은 것을 특징으로 하는 반도체 소자의 패시베이션 방법.
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