KR100202981B1

KR100202981B1 - Interface apparatus in tdx-100 full electronic switching system

Info

Publication number: KR100202981B1
Application number: KR1019960022343A
Authority: KR
Inventors: 김재평
Original assignee: 유기범; 대우통신주식회사
Priority date: 1996-06-19
Filing date: 1996-06-19
Publication date: 1999-06-15
Also published as: KR980007357A

Abstract

본 발명은 TDX-100 전전자 교환기에 있어서 디바이스로부터 하위 프로세서 쪽으로 정합하도록 하기에 적합한 전전자 교환기의 정합 장치 송신기에 관한 것으로서, 본 발명에 있어서는 하위 프로세서(100)는 각 라인의 상태를 감시하여 기설정된 상위프로세서로 보고하고 상위 프로세서의 제어명령을 받아 각 라인을 제어하며, 다수의 각 정합부는 각 디바이스 그룹과 하위 프로세서(100)를 각각 PCM정합시킴으로써 제1 내지 제 16 디바이스(410 내지 430)로부터의 데이터를 하위 프로세서(100)로 비교적 신속하고 신뢰성 있게 전송할 수 있는 것이다.The present invention relates to a transmitter of a TDX-100 all-electronic exchanger, which is suitable for matching from a device to a lower processor side. In the present invention, the sub-processor 100 monitors the state of each line, And each of the plurality of matching units receives the control command from the first to the sixteenth devices 410 to 430 by PCM matching each device group and the lower processor 100 To the sub-processor 100 in a relatively fast and reliable manner.

Description

전전자 교환기의 정합 장치 송신기The matching device transmitter of all electronic exchanges

제1도는 일반적인 교환기 시스템의 구성도.FIG. 1 is a block diagram of a typical switching system; FIG.

제2도는 본 발명에 따른 전전자 교환기의 정합 장치 송신기의 일 실시 예를 나타낸 블록도.FIG. 2 is a block diagram illustrating an embodiment of a transmitter of a matching device of a full electronic exchanger according to the present invention. FIG.

* 도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS

100 : 하위 프로세서 200 : 정합부100: Sub-processor 200:

210 : 구동부 220,230,240 : 제1,제2,제16 버퍼210: driver 220, 230, 240: first, second,

250,260,270 : 제1,제2,제16 래치부 280,290,300 : 제1,제2,제16 포트250, 260, 270: first, second, and sixteenth latch units 280, 290, 300: first, second,

410,420,430 : 제1,제2,제16 디바이스410, 420, 430: first, second,

본 발명은 전전자 교환기의 정합(Interface)장치에 관한 것으로서, 특히, TDX-100 전전자 교환기에 있어서 디바이스(Device)로부터 하위 프로세서(Peripheral Processor;PP)쪽으로 정합하도록 하기에 적합한 전전자 교환기의 정합 장치 송신기에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an interface device of an electronic exchanger, and more particularly, to an interface device of a TDX-100 electronic exchanger which is adapted to match from a device to a peripheral processor (PP) Device transmitter.

제1도는 일반적인 교환기 시스템의 구성도로, 도면 번호 10은 교환 회로망이고, 도면 번호 20은 가입자 접속부이며, 도면 번호 30은 국 간 선로 접속부이고 도면 번호 40은 운용 관리 보전부이며, 도면 번호 50은 신호망 접속부이고 도면 번호 60은 교환 제어부이다.10 is an exchange network, reference numeral 20 is a subscriber connection, reference numeral 30 is an inter-station line connection, reference numeral 40 is an operation management saving section, reference numeral 50 is a signal Reference numeral 60 denotes a switching control section.

이와 같이 구성된 일반적인 교환기 시스템을 보면, 먼저, 교환 회로망(10)은 실제 신호의 교환 연결 기능을 수행하고 가입자 접속부(20)는 가입자로부터 들어온 신호들이 교환 회로망(10)과 접속되기 알맞은 형태로 되도록 그 가입자로부터 들어온 신호들을 변환하며, 국 간 선로 접속부(30)는 중계선으로부터 들어온 신호들이 교환 회로망(10)과 접속되기 알맞은 형태로 되도록 그 중계선으로부터 들어온 신호들을 변환한다.In the general switching system having the above-described structure, the switching network 10 performs the function of exchanging actual signals, and the subscriber connection unit 20 controls the subscriber terminal 20 so that the signals received from the subscriber are in a proper form to be connected to the switching network 10 And the inter-station line connection unit 30 converts the signals coming from the trunk line so that the signals coming from the trunk line are in a proper form to be connected to the switching network 10.

다음, 운용 관리 보전부(40)는 교환기 시스템의 운용 관리 및 보전을 위한 기능을 수행함과 동시에 통신망의 운용 보조 시스템들(도면 중에 도시되지 않음)과의 접속을 제공하고 신호망 접속부(50)는 신호망 및 통신망에 데이터베이스(도면 중에 도시되지 않음)와의 접속을 제공하며, 교환 제어부(60)는 각 교환 회로망(10),운용 관리 보전부(40) 그리고 신호망 접속부(50)에 각각 접속되어 상기와 같은 모든 동작들이 이루어지도록 하기 위한 제어 기능을 담당한다.Next, the operation management and maintenance unit 40 performs a function for managing and maintaining the operation of the exchange system, and at the same time provides a connection with the operation assist systems (not shown in the figure) of the communication network and the signal network connection unit 50 (Not shown in the figure) to the signal network and the communication network, and the exchange control unit 60 is connected to each of the switching network 10, the operation management saving unit 40, and the signal network connection unit 50 And performs a control function to perform all the operations as described above.

또한 , 교환기는 교환회로망(10)의 형태에 따라서 공간 분할 교환기와 시분할 교환기로 구분되고, 교환 제어부(60)의 제어 방식에 따라서 포선 논리 제어(Wired-logic control)와 축적 프로그램 제어(Stored Program Control; SPC)로 제어기능의 분산 정도에 따라서 집중 제어 방식과 분산제어방식으로 각각 구분된다.The exchanger is divided into a space division switching system and a time division switching system according to the type of the switching network 10 and is divided into a wired logic control and a stored program control ; SPC), which are classified into a centralized control method and a distributed control method according to the degree of dispersion of control functions.

그리고, 현재 사용되는 전자 교환기들은 모두 축적 프로그램 방식을 사용하며, 그 중 공간 분할 방식을 사용하는 것을 반전자식 교환기, 시분할 방식을 사용하는 것을 디지털 교환기 또는 전전자식 교환기라고 부르기도 하고 최근의 디지털 교환기들은 대부분이 분산 제어 방식을 채택하고 있다.In addition, current electronic exchanges use accumulation programming, among which the use of a spatial partitioning scheme is called an inverse subchapter, the use of a time-division scheme is referred to as a digital switching center or an electronic switching center, Most of them have adopted the distributed control method.

본 발명의 목적은 TDX-100 전전자 교환기에 있어서 디바이스로부터 하위 프로세서쪽으로 PCM(Pulse Code Modulation)정합하도록 할 수 있는 전전자 교환기의 정합 장치 송신기를 제공하는데 있다.It is an object of the present invention to provide a transmitter of a TDMA-100 all-electronic exchanger which can perform PCM (Pulse Code Modulation) matching from a device to a sub-processor.

이하, 이와 같은 목적을 달성하기 위한 본 발명의 실시예를 첨부된 도면에 의하여 상세히 설명하면 다음과 같다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제2도를 참조하면, 제2도는 본 발명에 따른 전전자 교환기의 정합 장치 송신기의 일 실시 예를 나타낸 블록도로서, 각 라인의 상태를 감시하여 기 설정된 상위 프로세서(Main Processor; MP)로 보고하고 상위 프로세서의 제어명령을 받아 각 라인을 제어하는 하위 프로세서(100)와 다수의 디바이스와, 다수의 디바이스를 그룹별로 묶어 각각의 디바이스 그룹과 하위 프로세서(100)를 각각 PCM정합시키는 다수의 정합부를 포함하여 이루어진다.Referring to FIG. 2, FIG. 2 is a block diagram illustrating an embodiment of a transmitter of a matching apparatus of an electronic exchanger according to the present invention, in which a state of each line is monitored and reported to a predetermined main processor (MP) A plurality of devices, a plurality of devices, and a plurality of matching units for PCM-mating each of the device groups and the sub-processors 100 by grouping the plurality of devices into groups, .

이와 같이 이루어지는 본 발명을 상세하게 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail.

하위 프로세서(100)는 각 라인의 상태를 감시하여 기설정된 상위 프로세서로 보고하고 상위 프로세서의 제어 명령을 받아 각 라인을 제어하며, 다수의 각 정합부는 각 디바이스 그룹과 하위 프로세서(100)를 각각 PCM정합시킨다.The sub processor 100 monitors the state of each line and reports it to a predetermined upper processor, and controls each line by receiving a control command of the upper processor. Each of the plurality of matching units compares each device group and the lower processor 100 with a PCM .

여기서, 다수의 정합부는 그 기능이 서로 유사하므로 이중 제 2도에 도시한 바와 같은 하나의 정합부(200) 및 다수의 디바이스 그룹 중 정합부(200)에 따른 그룹인 제 1 내지 제16 디바이스(410 내지 430)에 대해서 설명하기로 한다.Here, since a plurality of matching units have similar functions, the matching unit 200 as shown in FIG. 2 and the first to the sixteenth devices (a group of the plurality of device groups, 410 to 430 will be described.

먼저, 정합부(200)의 제1 내지 제16 포트(280 내지 300) 각각은 기설정된 제1 내지 제16 디바이스(410 내지 430) 각각으로부터 CSEL, RCLK 그리고 Rxd를 각각 수신하여 출력한다.First, each of the first to sixteenth ports 280 to 300 of the matching unit 200 receives and outputs CSEL, RCLK, and Rxd from the first to the sixteenth devices 410 to 430, respectively.

다음, 제1 내지 제16 래치부(250 내지 270) 각각은 제1 내지 제16 포트(280 내지 300) 각각의 출력을 인가받아 소정의 내부클록에 따라 래치하며, 제1 내지 제16 버퍼(220 내지 240)각각은 제1 내지 제16 래치부(250 내지 270) 각각의 출력을 소정의 제어신호에 따라 일시적으로 저장했다가 출력한다.Each of the first to sixteenth latch units 250 to 270 latches the output of each of the first to sixteenth ports 280 to 300 according to a predetermined internal clock, To 240 temporarily store the outputs of the first to sixteenth latch units 250 to 270 in accordance with a predetermined control signal and output the same.

그리고 구동부(210)는 제1 내지 제16 버퍼(220 내지 240)의 출력을 소정의 순서대로 인가받아 하위 프로세서(100)에 인가함으로써 제 1 내지 제16 디바이스(410 내지 430)로부터의 데이터가 하위 프로세서(100)로 PCM정합되도록 한다.The driving unit 210 receives the outputs of the first to the sixteenth buffers 220 to 240 in a predetermined order and applies the same to the lower processor 100 so that data from the first to the sixteenth devices 410 to 430 is lower To be PCM matched to the processor 100.

이때, CSEL신호는 해당 디바이스가 사용하고 있는 전송 대역폭과 사용 채널 위치를 나타내는 신호이고, Rxd신호는 2048Kbps 데이터이며, 2048KHz의 RCLK신호는 하위 프로세서(100)가 RI 및 SRI(RASM, SRASM)등과 정합시 시스템 클록(망동기)으로 PCM 정합을 해야하므로 옵션(Option)사항이다.At this time, the CSEL signal is a signal indicating the transmission bandwidth and the used channel position used by the device, the Rxd signal is 2048 Kbps data, and the RCLK signal of 2048 KHz is a signal that the lower processor 100 is matched with RI and SRI (RASM, SRASM) It is an option because PCM matching must be done by system clock (network synchronization).

또한, 제1 내지 제16 래치부(250 내지 270)에 사용되는 내부 클록은 정합부(200)의 내부클록으로, 해당 디바이스 위치에 따른 케이블 딜레이(Cable Delay)등을 보상하기 위함이다.The internal clocks used for the first to sixteenth latch units 250 to 270 are internal clocks of the matching unit 200 to compensate for a cable delay or the like depending on the device position.

이상에서 설명한 바와 같이 본 발명은 하위 프로세서(100)는 각 라인의 상태를 감시하며 기설정된 상위 프로세서로 보고하고 상위 프로세서의 제어명령을 받아 각 라인을 제어하며, 다수의 각 정합부는 각 디바이스 그룹과 하위 프로세서(100)를 각각 PCM정합시킴으로써 제 1 내지 제16 디바이스(410 내지 430)로부터의 데이터를 하위 프로세서(100)로 비교적 신속하고 신뢰성있게 전송할 수 있는 것이다.As described above, in the present invention, the lower processor 100 monitors the status of each line, reports to a predetermined upper processor, and controls each line by receiving a control command of an upper processor. The data from the first to the sixteenth devices 410 to 430 can be transmitted to the sub-processor 100 relatively quickly and reliably by PCM-matching each of the sub-processors 100.

Claims

각 라인의 상태를 감시하여 기설정된 상위 프로세서로 보고하고 상위 프로세서의 제어명령을 받아 각 라인을 제어하는 하위 프로세서(100)와, 기설정된 다수의 디바이스를 그룹별로 묶어 각각의디바이스 그룹과 상기 하위 프로세서(100)를 각각 PCM정합 시키는 다수의 정합부를 포함하는 전전자 교환기의 정합 장치 송신기에 있어서, 상기 다수의 정합부 중 적어도 하나 이상의 정합부는, 기설정된 제 1 내지 제16 디바이스(410 내지 430)각각 으로부터 CSEL, RCLK 그리고 Rxd를 각각 수신하여 출력하는 제1 내지 제16 포트(280 내지 300)와; 상기 제1 내지 제16 포트(280 내지 300) 각각의 출력을 각각 인가받아 소정의 내부클록에 따라 래치하는 제1 내지 제16 래치부(250 내지 270)와; 상기 제1 내지 제16 래치부(250 내지 270) 각각의 출력을 소정의 제어신호에 따라 일시적으로 저장했다가 출력하는 제1 내지 제16 버퍼(220 내지 240)와; 상기 제1 내지 제16 버퍼(220 내지 240)의 출력을 소정의 순서대로 인가 받아 하의 프로세서(100)에 인가함으로써 제1 내지 제 16 디바이스(410 내지 430)로부터의 데이터가 하위 프로세서(100)로 PCM 정합하도록 하는 구동부(210)를 포함하여 이루어지는 전전자 교환기의 정합 장치 송신기.A sub processor 100 for monitoring the state of each line and reporting to a predetermined upper processor and controlling each line by receiving a control command of the upper processor; And at least one of the plurality of matching units includes a first to a sixteenth device (410 to 430) each of which has a predetermined number of matching units, First to sixteenth ports 280 to 300 for receiving and outputting CSEL, RCLK and Rxd, respectively; First to sixteenth latch units 250 to 270 each receiving an output of each of the first to sixteenth ports 280 to 300 and latching according to a predetermined internal clock; First to sixteenth buffers 220 to 240 for temporarily storing and outputting the outputs of the first to sixteenth latch units 250 to 270 according to a predetermined control signal; The data from the first to the sixteenth devices 410 to 430 are supplied to the lower processor 100 by applying the outputs of the first to the 16th buffers 220 to 240 to the lower processor 100 in a predetermined order. And a driving unit (210) for PCM matching.