KR100200700B1 - Semiconductor device with multi- pad and its manufacturing method - Google Patents
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Abstract
본 발명은 다층 패드를 구비하는 반도체장치 및 그 제조방법에 관해 개시한다. 본 발명에 의한 다층 패드를 구비하는 반도체장치는 반도체기판 상에 형성된 반도체소자들을 포함하고 있는 절연막, 상기 절연막 상에 형성된 복수개의 도전층, 상기 복수개의 각 도전층사이에 형성된 비어 콘택홀을 포함하는 층간절연막, 상기 복수개의 도전층중 최상층 도전층상의 일영역에 패드 창을 구비하는 상부 절연막으로 된 다층 패드를 구비하는 반도체장치에 있어서, 상기 층간절연막에는 상기 비어 콘택홀이 복수개 형성되어 있는 것을 특징으로 한다.The present invention relates to a semiconductor device having a multilayer pad and a method of manufacturing the same. A semiconductor device having a multilayer pad according to the present invention includes an insulating film including semiconductor elements formed on a semiconductor substrate, a plurality of conductive layers formed on the insulating film, and via contact holes formed between the plurality of conductive layers. A semiconductor device having a multilayer pad made of an interlayer insulating film and an upper insulating film having a pad window in one region on a topmost conductive layer of the plurality of conductive layers, wherein the via insulating hole is provided with a plurality of via contact holes. It is done.
상기 복수개의 비어 콘택홀에 의해 본 발명은 다층 패드를 구성하는 각 도전층의 표면을 평탕화할 수 있으므로 상기 평탕화과정이나 패드 영역을 한정하는 식각공정에서 발생되는 슬러리나 분산물을 세척공정으로 완전히 제거할 수 있다. 이에 따라 종래 기술에 의해 형성된 반도체장치에서 종종 발생되는 패드 창에서의 와이어 본딩 부착력(adhesion force)약화와 접속저항증가로 인한 반도체장치의 불량율을 줄일 수 있다.According to the present invention, the surface of each conductive layer constituting the multilayer pad may be flattened by the plurality of via contact holes, so that the slurry or dispersion generated in the flattening process or the etching process defining the pad area may be washed. Can be removed completely Accordingly, the failure rate of the semiconductor device due to the weakening of the wire bonding adhesion force and the increase in the connection resistance in the pad window which is often generated in the semiconductor device formed by the prior art can be reduced.
Description
제1도는 종래 기술에 의한 다층 패드를 구비하는 반도체장치의 단면도이다.1 is a cross-sectional view of a semiconductor device having a multilayer pad according to the prior art.
제2도는 종래 기술에 의한 다층 패드를 구비하는 반도체장치의 패드 창의 평면도이다.2 is a plan view of a pad window of a semiconductor device having a multilayer pad according to the prior art.
제3도 내지 제5도는 종래 기술에 의한 다층 패드를 구비하는 반도체장치의 제조방법을 단계별로 나타낸 도면들이다.3 to 5 are diagrams showing step by step methods for manufacturing a semiconductor device having a multilayer pad according to the prior art.
제6도는 본 발명의 실시예에 의한 다층패드를 구비하는 반도체장치의 단면도이다.6 is a cross-sectional view of a semiconductor device having a multilayer pad according to an embodiment of the present invention.
제7도는 본 발명의 일실시예에 의한 복수개의 비어 콘택홀(via contact hole)이 배열되어 있는 패드 창의 평면도이다.7 is a plan view of a pad window in which a plurality of via contact holes are arranged according to an embodiment of the present invention.
제8도 내지 제10도는 본 발명의 일 실시예에 의한 다층 패드를 구비하는 반도체장치의 제조방법을 단계별로 나타낸 도면들이다.8 to 10 are diagrams showing step by step a method of manufacturing a semiconductor device having a multilayer pad according to an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
40 : 제1 비어 콘택홀(via contact hole)40: first via contact hole
16,42 및 48:제1,제2및제3도전층16, 42 and 48: first, second and third conductive layers
46 : 제2 비어 콘택홀(via contact hole)46: second via contact hole
본 발명은 다층 패드를 구비하는 반도체장치 및 그 제조방법에 관한 것으로써, 특히 단일 비어 콘택홀을 복수개의 비어 콘택홀을 형성하여 패드층의 접촉저항을 낮출 수 있는 다층 패드를 구비하는 반도체장치와 그 제조방법에관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a multilayer pad and a method of manufacturing the same, and more particularly, to a semiconductor device including a multilayer pad capable of forming a plurality of via contact holes in a single via contact hole to lower the contact resistance of the pad layer. It is about the manufacturing method.
반도체장치의 최종 패키지 단계에서는 집적화된 반도체소자를 외부와 전기적으로 연결시키기 위해 웨이퍼 상태의 반도체장치의 일정영역에 본딩영역(bonding area)을 형성한다.In the final package step of the semiconductor device, a bonding area is formed in a predetermined area of the semiconductor device in a wafer state in order to electrically connect the integrated semiconductor device with the outside.
일반적으로 본딩영역에는 다층 금속패드가 형성된다. 이러한 패드를 형성하기 위해서는 절연막을 형성한 다음, 비어 콘택홀을 형성하고 그 전면에 금속막을 형성하여 패터닝해야 한다. 이와 같은 비어 콘택홀은 반도체장치의 고집적화에 따라 크기가 축소되었다고는 하지만, 여전히 칩내에 구성되는 어떤 반도체소자보다 큰 패턴에 속한다.In general, multilayer metal pads are formed in the bonding region. In order to form such a pad, an insulating film is formed, a via contact hole is formed, and a metal film is formed on the entire surface of the pad to form a pattern. Although the via contact hole is reduced in size due to the high integration of the semiconductor device, the via contact hole still belongs to a larger pattern than any semiconductor device configured in the chip.
현재, 다층막을 이용하여 소자와 소자를 서로 연결하는 기술로는 텅스텐 플러그(W-plug)나 알루미늄 리플로우(Al-reflow)등이 널리 사용되고 있다. 이와 같은 기술에 의해 반도체장치의 고집적화에 따른 비어 콘택홀의 종횡비(aspect ratio)와 스텝 커버리지(step coverage)등을 개선하여 보이드(void)가 형성되지 않는 신뢰성 있는 반도체장치를 얻을 수 있다.Currently, tungsten plugs (W-plugs), aluminum reflow (Al-reflow), and the like are widely used as a technology for connecting devices to devices using multilayer films. By such a technique, the aspect ratio and the step coverage of the via contact hole due to the high integration of the semiconductor device can be improved to obtain a reliable semiconductor device in which no void is formed.
하지만 다층 패드구조에서 비어 콘택홀을 채우는 도전층은 비어 콘택홀의 중앙부분과 가장자리 부분에서 큰 단차를 갖는다. 이와 같은 단차로 인해 도전층을 평탄화하는 과정과 식각하는 과정에서 슬러리(slurry)나 식가부산물 등이 단차가 형성된 부분에는 적층되는 경우가 있다.However, the conductive layer filling the via contact hole in the multilayer pad structure has a large step in the center portion and the edge portion of the via contact hole. Due to such a step, a slurry, a food by-product, and the like may be stacked in a part where the step is formed in the process of planarizing and etching the conductive layer.
이를 반영하는 종래 기술에 의한 다층 패드를 구비하는 반도체장치 및 그 제조방법의 일예를 첨부된 도면을 참조하여 상세하게 설명한다.A semiconductor device having a multilayer pad according to the related art reflecting this and an example of a method of manufacturing the same will be described in detail with reference to the accompanying drawings.
제1도는 종래 기술에 의한 다층 패드를 구비하는 반도체장치의 단면도이다. 제1도를 참조하면, 다층 패드를 구비하는 반도체장치는 반도체기판(10) 상에 여러 가지 박막이 형성되어 있다. 구체적으로는 반도체기판(10) 상에 필드산화막(12)이 형성되어 있고 그 위에는 제1층간절연층(14)이 형성되어 있다. 도시하지는 않았지만, 필드산화막(12)과 제1 층간절연층막(14)사이에는 일반적인 방법으로 형성된 트랜지스터와 커패시터와 같은 반도체소자들이 형성되어 있다.1 is a cross-sectional view of a semiconductor device having a multilayer pad according to the prior art. Referring to FIG. 1, in the semiconductor device having multilayer pads, various thin films are formed on the semiconductor substrate 10. Specifically, the field oxide film 12 is formed on the semiconductor substrate 10, and the first interlayer insulating layer 14 is formed thereon. Although not shown, semiconductor devices such as transistors and capacitors are formed between the field oxide film 12 and the first interlayer insulating film 14 by a general method.
제1 층간절연층(14) 상의 일정영역에는 다층 패드구조의 제1층이 되는 제1 도전층(16)이 형성되어 있다. 제1 도전층(16) 상에는 제1 도전층(16)의 표면 일부를 노출시키는 제1 비어 콘택홀(20)을 포함하는 제2 층간절연막(18)이 형성되어 있다. 계속해서 제1 비어 콘택홀(20)과 제2 층간절연막(18)의 일부영역에는 다층 패드의 제2층인 제2 도전층(22)이 형성되어 있다. 제2 도전층(22) 상에는 제3층간 절연막(24)이 형성되어 있는데, 제2 도전층(22)의 표면의 일부를 노출시키는 제2 비어 콘택홀(26)을 포함하고 있다. 제2 비어 콘택홀(26)은 제1 비어 콘택홀(20)보다 작다.In a predetermined region on the first interlayer insulating layer 14, a first conductive layer 16 serving as a first layer of a multilayer pad structure is formed. The second interlayer insulating film 18 including the first via contact hole 20 exposing a part of the surface of the first conductive layer 16 is formed on the first conductive layer 16. Subsequently, a second conductive layer 22, which is a second layer of a multilayer pad, is formed in a portion of the first via contact hole 20 and the second interlayer insulating film 18. A third interlayer insulating film 24 is formed on the second conductive layer 22, and includes a second via contact hole 26 exposing a part of the surface of the second conductive layer 22. The second via contact hole 26 is smaller than the first via contact hole 20.
제2 도전층(22)의 표면의 일부를 노출시키는 제2 비어 콘택홀(26)과 이에 인접한 제3 층간절연막(24) 상에는 다층 패드의 제3층이 되는 제3 도전층(28)이 형성되어 있다. 제3 도전층(28) 상에는 상부 절연막(30)이 형성되어 있는데, 상부 절연막(30)은 제3 도전층(28)의 표면의 일부를 노출시키는 제3 비어 콘택홀(32)을 포함하고 있다. 제3 비어콘택홀(32)은 패드 창(pad window)이 된다. 와이어 본딩은 패드창에서 이루어진다.A third conductive layer 28 serving as a third layer of a multi-layer pad is formed on the second via contact hole 26 exposing a part of the surface of the second conductive layer 22 and the third interlayer insulating layer 24 adjacent thereto. It is. An upper insulating film 30 is formed on the third conductive layer 28, and the upper insulating film 30 includes a third via contact hole 32 exposing a part of the surface of the third conductive layer 28. . The third via contact hole 32 becomes a pad window. Wire bonding is done in the pad window.
제2도에는 종래 기술에 의한 다층패드를 구비하는 반도체장치의 평면도인데, 정확하게는 패드 창(32)이 형성된 영역의 평면도이다. 제2도를 참조하면, 패드 창(32)은 정방형으로 형성되어 있다. 그리고 제1 비어 콘택홀(20)에서부터 패드 창(32)으로 갈수록 홀의 크기는 작게 형성되어 있다. 실제적으로 제2도의 평면도상에는 제1 및 제2 비어콘택홀(20, 26)의 모습은 제2 및 제3 도전층(22, 28)에 가려서 보이지 않아야 하지만, 설명의 편의상 도시하였다.2 is a plan view of a semiconductor device having a multilayer pad according to the prior art, which is a plan view of an area where a pad window 32 is formed. Referring to FIG. 2, the pad window 32 is formed in a square shape. The size of the hole is smaller from the first via contact hole 20 to the pad window 32. In practice, the first and second via contact holes 20 and 26 should not be hidden by the second and third conductive layers 22 and 28 in the plan view of FIG. 2, but are shown for convenience of description.
제1도 및 제2도를 참조하여 살펴본 7종래 기술에 의한 다층 패드를 구비하는 반도체창치는 다음과 같은 제조방법에 의해 형성된다. 이를 위하여, 첨부된 도면 제3도 내지 제5도를 참조한다.A semiconductor window having a multilayer pad according to the seven prior arts described with reference to FIGS. 1 and 2 is formed by the following manufacturing method. To this end, reference is made to FIGS. 3 to 5 of the accompanying drawings.
제3도 내지 제5도는 종래 기술에 의한 다층 패드를 구비하는 반도체장치의 제조방법을 단계별로 나타낸 도면들이다.3 to 5 are diagrams showing step by step methods for manufacturing a semiconductor device having a multilayer pad according to the prior art.
제3도는 제1 비어 콘택홀(20)을 형성하는 단계를 나타낸다. 구체적으로, 반도체기판(10) 상에 필드산화막(12)을 형성하여 활성영역(도시되지 않음)을 한정한다. 필드산화막(10)이 형성된 결과물 전면에 제1 층간절연막(14)을 형성한다. 계속해서 제1 층간절연막(14)전면에 제1 도전층(16)을 형성한 다음, 평탄화하고 일정영역을 한정하여 식각한다. 이때, 한정되는 영역 상에 후 공정에서 패드 창이 형성된다. 그리고 제1 도전층(16)을 평탄화하는 방법은 제1 도전층(16)을 알루미늄으로 형성하는 경우에는 리플로우(reflow)방법을 이용한다. 그렇지 않고 제1 도전층(16)을 텅스텐으로 형성하는 경우에는 화학기계적 폴리상(Chemical Mechanical Polishing: 이하, CMP라 한다)방법을 이용한다.3 illustrates a step of forming the first via contact hole 20. Specifically, the field oxide film 12 is formed on the semiconductor substrate 10 to define an active region (not shown). The first interlayer insulating film 14 is formed on the entire surface of the resultant in which the field oxide film 10 is formed. Subsequently, the first conductive layer 16 is formed on the entire surface of the first interlayer insulating film 14, and then planarized and etched by defining a predetermined region. At this time, the pad window is formed in a later step on the defined region. As the method of planarizing the first conductive layer 16, a reflow method is used when the first conductive layer 16 is formed of aluminum. Otherwise, when the first conductive layer 16 is formed of tungsten, a chemical mechanical polishing (hereinafter referred to as CMP) method is used.
계속해서 제1 도전층(16)과 제1 층간절연막(14) 전면에 제2 층간절연막(18)을 형성한다. 이어서 제1 도전층(16) 상의 제2 층간절연막(18)의 일부를 제거하여 후 공정에서 형성될 패드 창보다 큰 제1 비어 콘택홀(20)을 형성하다.Subsequently, a second interlayer insulating film 18 is formed over the first conductive layer 16 and the first interlayer insulating film 14. Next, a part of the second interlayer insulating film 18 on the first conductive layer 16 is removed to form a first via contact hole 20 larger than the pad window to be formed in a later process.
제4도는 제2 비어 콘택홀(26)을 형성하는 단계를 나타낸다. 구체적으로, 제1 비어 콘택홀(20)을 채우는 제2 도전층(22)을 제2 층간절연막(18) 전면에 형성한 다음, 제1 도전층 (16)을 형성할 때 실시한 방법과 동일한 방법으로 평탄화 공정을 진행한다. 계속해서 제1 비어 콘택홀(20)을 포함하고 나아가서 둘레의 인접한 제2 층간절연막(18)의 일부도 포함하는 영역을 한정하는 식각마스크(도시하지 않음)를 사용하여 제2 도전층 전면을 식각한다. 식각결과 제4도에 도시된 제2 도전층(22)이 형성된다. 제2 도전층(22)은 제1 비어 콘택홀(20)의 중심부분과 가장자리부분간에 제1 비어 콘택홀(20)의 종횡비에 대응하는 단차가 형성된다.4 illustrates forming a second via contact hole 26. Specifically, the second conductive layer 22 filling the first via contact hole 20 is formed on the entire surface of the second interlayer insulating film 18, and then the same method as the method used when the first conductive layer 16 is formed. The planarization process is performed. Subsequently, the entire surface of the second conductive layer is etched using an etching mask (not shown) that defines a region including the first via contact hole 20 and further including a portion of the adjacent second interlayer insulating film 18. do. As a result of etching, the second conductive layer 22 shown in FIG. 4 is formed. The second conductive layer 22 has a step corresponding to the aspect ratio of the first via contact hole 20 between the center portion and the edge portion of the first via contact hole 20.
중심부분과 가장자리부분사이에 단차를 갖는 제2 도전층(22)과 제2 층간절연막(18) 전면에 제3 층간절연막(24)을 형성한다. 이어서 제2 도전층(22)의 중앙부분에 해당하는 일정영역의 제3 층간절연막(24)을 제거하여 제2 비어 콘택홀(26)을 형성한다. 이때, 제2 비어 콘택홀(26)은 제1 비어 콘택홀(20)보다 작게 형성한다.A third interlayer insulating film 24 is formed on the entire surface of the second conductive layer 22 and the second interlayer insulating film 18 having a step between the central portion and the edge portion. Subsequently, the second via contact hole 26 is formed by removing the third interlayer insulating film 24 in a predetermined region corresponding to the center portion of the second conductive layer 22. In this case, the second via contact hole 26 is formed smaller than the first via contact hole 20.
제5도는 패드 창(22)을 형성하는 단계를 나타낸다. 구체적으로, 제2 도전층(22)과 제3 층간절연막(24)전면에 제3 도전층(28)을 형성한 다음, CMP공정을 실시한다. 이어서, 제2 비어콘택홀(26)을 포함하고 인접한 제3 층간절연막(24)의 일부도 포함하는 영역을 한정하는 식각마스크를 사용하여 제3 도전층의 전면을 이방성식각한다. 이러한 식각결과에 의해 제5도에 도시한 제3 도전층(28)이 형성된다. 형성된 제3 도전층(28)을 보면, 아래의 제3 층간절연막(24)과 제2 도전층(22)의 단차에 의해 중심부분과 가장자리 부분에서는 매우 큰 단차가 형성된다. 이와 같은 단차에 의해 도면에 도시되지는 않았지만, CMP공정의 슬러리(slurry)나 식각공정에서 발생되는 부산물들이 세척공정에서도 완전히 제거되지 않고 단차가 형성된 부분에 적층된다.5 illustrates forming the pad window 22. Specifically, after the third conductive layer 28 is formed on the entire surface of the second conductive layer 22 and the third interlayer insulating film 24, a CMP process is performed. Subsequently, the entire surface of the third conductive layer is anisotropically etched using an etching mask defining a region including the second via contact hole 26 and also including a portion of the adjacent third interlayer insulating layer 24. As a result of this etching, the third conductive layer 28 shown in FIG. 5 is formed. In the third conductive layer 28 formed, a very large step is formed at the center portion and the edge portion by the step difference between the third interlayer insulating film 24 and the second conductive layer 22 below. Although not shown in the drawings due to such a step, by-products generated in the slurry or etching process of the CMP process are not completely removed even in the washing process, but are stacked on the part where the step is formed.
제3 도전층(28)을 형성한 다음, 제3 도전층(28)과 제3 층간절연막(24)의 전면에 제3 도전층(28)의 일부영역을 노출시키는 상부 절연막(30)을 형성한다. 제3 도전층(28)의 노출된 부분이 와이어 본딩이 이루어지는 패드 창(32)이 된다.After the third conductive layer 28 is formed, an upper insulating film 30 exposing a portion of the third conductive layer 28 is formed on the entire surface of the third conductive layer 28 and the third interlayer insulating film 24. do. The exposed portion of the third conductive layer 28 becomes the pad window 32 where the wire bonding is made.
상술한 바와 같이 종래 기술에 의한 다층 패드를 구비하는 반도체장치 및 그 제조방법은 비어 콘택홀의 중앙부분과 가장자리 부분에서 단차를 갖는다. 이와 같은 단차는 후에 형성되는 제2 및 제3 도전층과 제2 및 제3 층간절연막이 형성될수록 더욱 심해진다. 이와 같은 단차가 형성된 부분은 패드를 식각할 때, 과도식각을 하도라도 완전한 식각이 되지않아 제품의 수율을 떨러뜨리는 경우가 종종 발생된다. 또한, 비어 콘택홀을 채우는 도전층을 형성하는 과정에서 사용되는 슬러리(slurry) 및 미세한 식각부산물등이 고 단차를 갖는 영역에 적층되는 경우가 있다. 이와 같은 슬러리나 부산물등은 세척공정을 거치더라도 고 단차로 인해 완전히 제거되지 않는다. 이렇게 남아있는 찌꺼기들에 의해 패드영역에서 와이어 본딩시 금속간의 부착력이 약화되고 접촉저항은 증가되어 칩 불량이 나온다. 적층된는 슬러리나 부산물의 양은 비어 콘택의 단차에 비례하는데, 예를 들면, 비어 콘택 영역의 단차가 급격히 증가는 비어 콘택의 크기인 1.0㎛~1.5㎛보다 클 때 비어콘택에 적층되는 찌꺼기는 더욱 많아진다.As described above, a semiconductor device having a multilayer pad according to the prior art and a method of manufacturing the same have a step at the center portion and the edge portion of the via contact hole. This step becomes more severe as the second and third conductive layers and the second and third interlayer insulating films formed later are formed. When the step is formed, such a step is often etched in the pad, even if the excessive etching is not completely etched to reduce the yield of the product often occurs. In addition, a slurry and a fine etching by-product used in the process of forming the conductive layer filling the via contact hole may be stacked in a region having a high step. Such slurry or by-products are not completely removed due to the high step even after the washing process. The remaining residues weaken the adhesion between the metals and increase the contact resistance during wire bonding in the pad area, resulting in chip defects. The amount of slurry or by-products deposited is proportional to the step height of the via contact. For example, a sharp increase in the step height of the via contact area is more debris deposited on the via contact when the size of the via contact is larger than 1.0 μm to 1.5 μm. Lose.
따라서 본 발명의 목적은 상술한 종래 기술이 갖는 문제점을 해결하기 위한 것으로써, 칩의 안정성을 확보하고 비어 콘택의 전체 영역에 걸쳐 평탄한 표면을 갖는 도전층을 구비하여 상기 도전층의 평탄화공정이나 식각공정에서 슬러리나 분산물 같은 찌꺼기들이 발생되는 것을 막고 도전층간의 접촉저항을 매우 낮출 수 있는 다층 패드를 구비하는 반도체장치를 제공함에 있다.Accordingly, an object of the present invention is to solve the problems of the prior art described above, and to secure chip stability and to provide a conductive layer having a flat surface over the entire area of the via contact. Disclosed is a semiconductor device having a multi-layer pad capable of preventing generation of debris such as slurry or dispersion in the process and very low contact resistance between conductive layers.
본 발명의 다른 목적은 상기 목적에 부응하는 다층패드를 구비하는 반도체장치를 제조하는 방법을 제공함에 있다.Another object of the present invention is to provide a method of manufacturing a semiconductor device having a multilayer pad that meets the above object.
상기 목적을 달성하기 위하여 본 발명에 의한 다층 패드를 구비하는 반도체장치는In order to achieve the above object, a semiconductor device having a multilayer pad according to the present invention is provided.
반도체기판 상에 형성된 반도체소자들을 포함하고 있는 절연막, 상기 절연막 상에 형성된 복수개의 도전층, 상기 복수개의 각 도전층사이에 형성된 비어 콘택홀을 포함하는 층간절연막 및 상기 복수개의 도전층중 최상층도전층상의 일영역에 패드 창을 구비하는 상부 절연막으로 된 다층 패드를 구비하는 반도체장치에 있어서,An insulating film including semiconductor elements formed on a semiconductor substrate, a plurality of conductive layers formed on the insulating film, an interlayer insulating film including a via contact hole formed between each of the plurality of conductive layers, and an uppermost conductive layer on the plurality of conductive layers. A semiconductor device comprising a multilayer pad made of an upper insulating film having a pad window in one region of a semiconductor device, the semiconductor device comprising:
상기 층간절연막에는 상기 비어 콘택홀이 복수개 형성되어 있는 것을 특징으로 한다.A plurality of via contact holes may be formed in the interlayer insulating layer.
상기 복수개의 비어 콘택홀은 콘택홀의 크기와 콘택홀간의 간격이 동일할 수 있다. 또한, 상기 복수개의 비어 콘택홀은 콘택홀의 크기와 콘택홀간의 간격이 일부 영역 또는 전 영역에서 다를 수도 있다.The plurality of via contact holes may have the same size of the contact hole and the distance between the contact holes. In addition, the plurality of via contact holes may have different sizes of contact holes and intervals between contact holes in some or all areas.
상기 복수개의 도전층중 제일 아래층을 제외하고는 상기 각 도전층은 상기복수개의 비어 콘택홀로 인해 도전층의 하면은 요철면이 된다. 상기 도전층의 수는 필요에 따라 더 추가될 수 있다. 이에 따라 상기 복수개의 비어 콘택홀외에도 추가되는 도전층 상에 복수개의 비어 콘택홀이 더 구성될 수 있다.Except for the bottom layer among the plurality of conductive layers, each conductive layer has a bottom surface of the conductive layer due to the plurality of via contact holes. The number of the conductive layers may be further added as needed. Accordingly, a plurality of via contact holes may be further configured on the conductive layer added in addition to the plurality of via contact holes.
상기 각 도전층사이에 형성된 복수개의 비어 콘택홀들은 다양한 배열형태를 갖는다. 그리고 다른 도전층 상에 형성된 복수개의 비어 콘택홀들은 상기 먼저 형성된 복수개의 비어 콘택홀들과 무관하게 독자적으로 배열형태를 갖는다. 즉, 상기 먼저 형성된 비어 콘택홀과 동일한 배열형태나 서로 다른 배열형태일 수 있다. 이러한 배열형태는 일부 또는 전체 영역에 해당될 수 있다.The plurality of via contact holes formed between the conductive layers have various arrangements. In addition, the plurality of via contact holes formed on the other conductive layer may have an independent arrangement regardless of the plurality of via contact holes formed first. That is, the via contact hole may be formed in the same arrangement or different arrangement form. This arrangement may correspond to some or all of the area.
이외에도 상기 복수개의 비어 콘택홀의 배열된 형태에는 먼저 형성된 것과 후에 형성되는 것 사이에 다양한 패턴과 크기를 갖는 다양한 조합이 있을 수 있다.In addition, the arrangement of the plurality of via contact holes may include various combinations having various patterns and sizes between those formed first and those formed later.
본 발명에 의한 일실시예에서는 상기 도전층은 3개층으로 구성된다. 따라서 상기 3개 도전층을 형성되는 순서대로 각각 제1 내지 제3 도전층이라 하면, 상기 제1 도전층을 제외하고는 상기 제2 및 제3 도전층의 하면에는 일정 간격으로 형성된 동일한 형태의 요철이 구비되어 있다.In one embodiment according to the present invention, the conductive layer is composed of three layers. Therefore, when the first to third conductive layers are formed in the order of forming the three conductive layers, respectively, except for the first conductive layer, the lower surface of the second and third conductive layers have the same irregularities formed at regular intervals. It is provided.
그리고 상기 제1 내지 제3 도전층사이에는 같거나 서로 다른 층간절연막이 구성되어 있다. 결과적으로 상기 각 도전층간의 요철중 오목한 부분에는 상기 층간절연막이 형성되어 있다. 따라서 상기 각 도전층은 그 사이에 동일한 형태이고 인접한 도전층으로 완전히 둘러싸인 절연막 패턴을 구비하고 있다. 상기 절연막 패턴간은 작은 비어 콘택홀로 볼 수 있으므로 상기 각 도전층간에는 복수개의 비어 콘택홀이 형성되어 있다고 볼 수 있다. 이렇게 보면, 상기 제1 도전층에 형성된 층간절연막(이것을 이하, 제2 층간절연막이라 하고, 상기 제1 도전층아래에 형성된 층간 절연막을 제1 층간절연막이라 한다)은 복수개의 비어 콘택홀을 포함하는 절연막이고 상기 제2 도전층에 형성된 층간 절연막(이하, 제3 층간절연막이라 한다)도 복수개의 비어 콘택을 포함하는 절연막이 된다.The same or different interlayer insulating films are formed between the first to third conductive layers. As a result, the interlayer insulating film is formed in the concave portion among the unevenness between the conductive layers. Therefore, each of the conductive layers has the same shape therebetween and has an insulating film pattern completely surrounded by adjacent conductive layers. Since the insulating layer patterns may be viewed as small via contact holes, a plurality of via contact holes may be formed between the conductive layers. In this way, the interlayer insulating film formed on the first conductive layer (hereinafter referred to as a second interlayer insulating film, and the interlayer insulating film formed under the first conductive layer is called a first interlayer insulating film) includes a plurality of via contact holes. An interlayer insulating film (hereinafter referred to as a third interlayer insulating film) which is an insulating film and formed on the second conductive layer is also an insulating film including a plurality of via contacts.
상기 다른 목적을 달성하기 위하여, 본 발명에 의한 다층 패드를 구비하는 반도체장치 제조방법은In order to achieve the above another object, the semiconductor device manufacturing method having a multilayer pad according to the present invention is
반도체기판 상에 필드산화막을 형성하고 활성영역을 한정하는 단계;Forming a field oxide film on the semiconductor substrate and defining an active region;
상기 활성영역을 포함하는 결과물 전면에 제1 층간 절연막을 형성하는 단계;Forming a first interlayer insulating film on the entire surface of the resultant including the active region;
상기 제1층간절연막 상에 도전층을 형성하는 단계; 및Forming a conductive layer on the first interlayer insulating film; And
상기 도전층 상에 패드 창을 포함하는 상부 절연막을 형성하는 단계를 포함하는 다층 패드를 구비하는 반도체장치의 제조방법에 있어서,A method of manufacturing a semiconductor device having a multilayer pad comprising forming an upper insulating film including a pad window on the conductive layer.
상기 도전층 상에 패드 창을 포함하는 상부 절연막을 형성하기 전에 상기 도전층을 제1 도전층이라 하면, 상기 제1 도전층 상에 복수개의 비어 콘택홀을 포함하는 제2 층간절연막을 형성하는 단계; 및 상기 복수개의 비어 콘택홀을 채우는 제2 도전층을 상기 제2 층간절연막 상에 형성하는 단계를 더 포함하는 것을 특징으로 한다.Before forming the upper insulating layer including the pad window on the conductive layer, if the conductive layer is a first conductive layer, forming a second interlayer insulating layer including a plurality of via contact holes on the first conductive layer. ; And forming a second conductive layer filling the plurality of via contact holes on the second interlayer insulating film.
상기 복수개의 비어 콘택홀을 복수개의 제1 비어 콘택홀이라 하면, 상기 제2 도전층을 형성한 다음, 상기 제2 도전층 상에 상기 복수개의 제2 비어 콘택홀을 포함하는 제3 층간절연막을 형성하는 단계; 상기 복수개의 제2 비어 콘택홀을 채우는 표면이 평탕화된 제3 도전층을 상기 제3 층간절연막 상에 형성하는 단계를 더 포함할 수 있다.When the plurality of via contact holes are referred to as a plurality of first via contact holes, the second conductive layer is formed, and then a third interlayer insulating layer including the plurality of second via contact holes is formed on the second conductive layer. Forming; The method may further include forming a third conductive layer having a planarized surface filling the plurality of second via contact holes on the third interlayer insulating layer.
상기 복수개의 제1 비어 콘택홀 또는 복수개의 제2 비어 콘택홀에서 각 콘택홀의 크기 및 각 콘택홀 사이의 간격은 전체영역에서 서로 동일한 크기로 형성하다. 그리고 상기 복수개의 제1 비어 콘택홀 또는 복수개의 제2 비어 콘택홀에서 각 콘택홀의 크기 및 각 콘택홀 사이의 간격은 일부영역 또는 전 영역에서 서로 다른 크기로 형성할 수도 있다.In the plurality of first via contact holes or the plurality of second via contact holes, the size of each contact hole and the distance between each contact hole are formed to be equal to each other in the entire area. The size of each contact hole and the distance between the contact holes in the plurality of first via contact holes or the plurality of second via contact holes may be formed to have different sizes in some or all areas.
예를 들어, 먼저 상기 제2 도전층 상에 형성된 복수개의 제1 비어 콘택홀을 일정간격으로 형성하면, 상기 복수개의 제2 비어 콘택홀을 상기 제1 비어 콘택홀사이에 형성한다. 이때 형성하는 각 콘택홀 및 각 콘택홀간의 간격은 동일하거나 다르게 형성한다. 더욱이 상기 복수개의 제1 및 제2 비어 콘택홀을 동일한 위치에 형성해도 무방하다.For example, when a plurality of first via contact holes formed on the second conductive layer are formed at predetermined intervals, the plurality of second via contact holes are formed between the first via contact holes. In this case, the contact holes and the gaps formed between the contact holes are formed to be the same or different. Furthermore, the plurality of first and second via contact holes may be formed at the same position.
이때, 상기 복수개의 제1 및 제2 비어 콘택홀의 크기는 가급적이면, 1㎛~1.5㎛의 범위를 넘지 않는 것이 바람직하다.In this case, the sizes of the plurality of first and second via contact holes are preferably not exceeding the range of 1 μm to 1.5 μm.
배열방법에 있어서는 상기 복수개의 제1 비어 콘택홀과 상기 복수개의 제2 비어 콘택홀의 배열은 일부영역 또는 전체영역에서 동일하거나 서로 다른 형태로 배열할 수 있다. 배열가능한 수는 상기 복수개의 제1 및 제2 비어 콘택홀을 구성하는 콘택홀의 조합수만큼 가능하다.In the arrangement method, the arrangement of the plurality of first via contact holes and the plurality of second via contact holes may be arranged in the same or different form in a partial region or an entire region. The arrangable number may be as many as the combination number of contact holes constituting the plurality of first and second via contact holes.
본 발명에 의한 다층 패드를 구비하는 반도체장치는 다층 패드를 구성하는 복수개의 각 도전층사이에 종래보다 작지만 일정크기를 갖는 복수개의 비어콘택홀을 구비하고 있다. 따라서 종래와 달리 다층 패드를 구성하는 각 도전층은 전면에 걸쳐서 단차가 없이 평탄하다. 이러한 결과에 의해 패드층의 식각이나 상기 도전층의 폴리싱 공정에서 발생되는 찌꺼기들은 세척공정에서상기 도전층 상의 어느 한 영역에 적층됨이 없이 완전히 제거되므로 와이어 본딩시 접촉불량이나 저하등이 증가되지 않는다. 또한, 패드 식각시 완전한 식각을 이룰 수 있다.A semiconductor device having a multilayer pad according to the present invention has a plurality of via contact holes, which are smaller than conventional ones but have a constant size, between the plurality of conductive layers constituting the multilayer pad. Therefore, unlike the related art, each conductive layer constituting the multilayer pad is flat without a step across the entire surface. As a result, debris generated during the etching of the pad layer or the polishing of the conductive layer is completely removed without being stacked in any one region on the conductive layer in the washing process, so that contact failure or degradation during wire bonding does not increase. . In addition, the pad may be completely etched during etching.
이하, 본 발명에 의한 다층 패드(multi-layer pad)를 구비하는 반도체장치의 일실시예를 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, an embodiment of a semiconductor device having a multi-layer pad according to the present invention will be described in detail with reference to the accompanying drawings.
아래의 설명에서 참조도면에 인용된 참조번호가 종래 기술을 설명하는 참조도면에서 사용한 참조번호와 동일한 참조번호는 동일한 부재를 나타낸다.In the following description, the same reference numerals refer to the same reference numerals as those used in the reference drawings for describing the prior art.
제6도는 본 발명의 일 실시예에 의한 다층패드를 구비하는 반도체장치의 단면도이다. 제6도를 참조하면, 본 발명의 일실시예에 의한 다층패드를 구비하는 반도체장치는 전체적으로 볼 때, 반도체 기판(10)과 그 위에 형성된 다수의 절연막과 절연막 상에 형성된 다수의 도전층이 있다.6 is a cross-sectional view of a semiconductor device having a multilayer pad according to an embodiment of the present invention. Referring to FIG. 6, a semiconductor device having a multilayer pad according to an embodiment of the present invention generally has a semiconductor substrate 10, a plurality of insulating films formed thereon, and a plurality of conductive layers formed on the insulating film. .
이를 구체적으로 보면, 상기 반도체기판(10) 상에는 필드산화막(12)이 형성되어 있다. 상기 필드산화막(12) 상에는 제1 층간 절연막(14)이 형성되어 있다. 상기 제1 층간절연막(14)과 상기 필드산화막(12) 사이에는 도시하지 않았지만 널리알려진 방법으로 반도체소자들이 형성되어 있다.Specifically, the field oxide film 12 is formed on the semiconductor substrate 10. The first interlayer insulating film 14 is formed on the field oxide film 12. Although not shown, semiconductor devices are formed between the first interlayer insulating film 14 and the field oxide film 12 by a widely known method.
계속해서 상기 제1 층간절연막(14) 상의 한정된 영역세는 일정 두께로 형성된 평탄한 제1 도전층(16)이 있다. 상기 제1 도전층(16) 상에는 복수개의 제1 비어 콘택홀(40)을 포함하는 제1 층간 절연막(38)이 형성되어 있다. 상기 복수개의 제1 비어 콘택홀(40)과 그 사이의 제1 층간 절연막 패턴(38a)의 사이즈는 일정한 크기를 갖는다. 즉, 상기 제1 비어 콘택홀(40)과 상기 제1층간 절연막 패턴(38a)의 크기는 동일하다. 그러나 필요하다면, 상기 제1 비어 콘택홀(40)과 상기 제1 층간 절연막 패턴(38a)의 크기는 달라도 무방하다. 예를 들어 상기 제1 층간 절연막 패턴(38a)의 사이즈를 상기 제1 비어 콘택홀(40)의 크기보다 크게할 수 있다. 이때, 상기 제1 비어 콘택홀(40)의 수는 작아져서 도전층간의 접촉면적이 작아질 것을 염려할 수 있으나, 후에 기술되는 패드 창(52)의 크기와 반도체장치내에 형성된 다른 패턴을 비교해 볼 때, 문제가 되지 않는다.Subsequently, there is a flat first conductive layer 16 formed with a predetermined thickness on the first interlayer insulating film 14. A first interlayer insulating layer 38 including a plurality of first via contact holes 40 is formed on the first conductive layer 16. The plurality of first via contact holes 40 and the first interlayer insulating layer pattern 38a therebetween have a predetermined size. That is, the first via contact hole 40 and the first interlayer insulating layer pattern 38a have the same size. However, if necessary, the size of the first via contact hole 40 and the first interlayer insulating layer pattern 38a may be different. For example, the size of the first interlayer insulating layer pattern 38a may be larger than that of the first via contact hole 40. At this time, the number of the first via contact holes 40 may be small, so that the contact area between the conductive layers may be reduced. However, the size of the pad window 52 described later is compared with other patterns formed in the semiconductor device. When it does not matter.
계속해서 상기 제1층간 절연막(38) 상에는 복수개의 상기 제1 비어 콘택홀(40)을 채우는 일정한 두께의 제2 도전층(42)이 형성되어 있다. 상기 제2 도전층(42)은 표면이 평탄하다. 그리고 상기 제2 도전층의 하면은 상기 제1비어 콘택홀(40)을 채우므로 요철면이 된다. 상기 요철면은 상기 제1 비어 콘택홀(40)의 형태에 따라 그 형태가 달라진다. 즉, 상기 제1 비어 콘택홀(40)이 사이즈가 달라지면, 상기 제2 도전층(42)의 하면의 요철의 형태도 달라진다.Subsequently, a second conductive layer 42 having a predetermined thickness filling the plurality of first via contact holes 40 is formed on the first interlayer insulating layer 38. The second conductive layer 42 has a flat surface. In addition, the bottom surface of the second conductive layer fills the first via contact hole 40, thereby forming an uneven surface. The uneven surface is changed in shape depending on the shape of the first via contact hole 40. That is, when the size of the first via contact hole 40 is changed, the shape of the unevenness of the bottom surface of the second conductive layer 42 is also changed.
상기 제2 도전층(42)과 상기 제2 층간절연막(38)을 포함하는 전면에는 제3 층간절연막(44)이 형성되어 있는데, 상기 제2 도전층(42)상에서는 복수개의 제2 비어 콘택홀(46)이 형성되어 있다. 상기 제2 비어 콘택홀(46)과 그 사이의 제3 층간절연막(44a)는 동일한 크기로 형성되어 있다. 그리고 상기 제2 비어콘택홀(46)과 그 사이의 제3 층간절연막 패턴(44a)은 동일한 크기로 형성되어 있다. 그리고 상기 제2 비어 콘택홀(46)과 상기 제3 층간절연막 패턴(44a)의 크기는 상기 제1 비어 콘택홀(40)과 상기 제2 층간절연막(38a)의 크기와 동일하다.A third interlayer insulating layer 44 is formed on the entire surface including the second conductive layer 42 and the second interlayer insulating layer 38, and a plurality of second via contact holes are formed on the second conductive layer 42. 46 is formed. The second via contact hole 46 and the third interlayer insulating film 44a therebetween are formed in the same size. The second via contact hole 46 and the third interlayer insulating layer pattern 44a therebetween are formed to have the same size. The size of the second via contact hole 46 and the third interlayer insulating layer pattern 44a is the same as that of the first via contact hole 40 and the second interlayer insulating layer 38a.
그러나 상기 제2 비어 콘택홀(46)의 크기는 상기 제1 비어 콘택홀(40)과 마찬가지로 1㎛~1.5㎛의 범위를 벗어나지 않는 크기를 가질 수 있다. 이에 따라 상기 제3 층간절연막 패턴(44a)의 크기도 결정된다.However, the size of the second via contact hole 46 may have a size that does not deviate from the range of 1 μm to 1.5 μm similarly to the first via contact hole 40. Accordingly, the size of the third interlayer insulating film pattern 44a is also determined.
본 발명의 실시예에서는 상기 제1 및 제2 비어 콘택홀(40, 46)과 이 사이의 상기 제2 및 제3 층간 절연막 패턴(38a, 44a)의 크기가 동일하고 서로 엇갈리게 배열되었지만, 상기 제1 및 제2 비어 콘택홀(46)간에는 다양한 배열형태를 구현할 수 있다. 예를 들면, 상기 제1 비어 콘택홀(40)을 형성하는 마스크 패턴을 사용하여 상기 제1 비어 콘택홀(40)을 형성하는 마스크 패턴을 사용하여 상기 제1 비어 콘택홀(40)과 위치가 일치되는 상기 제2 비어 콘택홀(46)을 얻을 수도 있다. 다른 예를 들면, 복수개의 상기 제2 비어 콘택홀(46)의 개수를 줄여서 상기 제3 층간절연층 패턴(44a)이 크기를 상기 제2 비어 콘택홀(46)의 크기보다 크게할 수 있다. 이외에도 다른 여러 가지 배열의 경우가 존재한다. 이와 같이 상기 제1 및 제2 비어 콘택홀(40, 46)간의 상대적인 배열관계에는 다양한 조합이 존재한다.In the exemplary embodiment of the present invention, the first and second via contact holes 40 and 46 and the second and third interlayer insulating layer patterns 38a and 44a therebetween have the same size and are alternately arranged. Various arrangements may be implemented between the first and second via contact holes 46. For example, the first via contact hole 40 may be positioned by using a mask pattern to form the first via contact hole 40 using the mask pattern to form the first via contact hole 40. The matching second via contact hole 46 may be obtained. As another example, the number of the plurality of second via contact holes 46 may be reduced so that the size of the third interlayer insulating layer pattern 44a may be larger than that of the second via contact hole 46. There are many other cases of arrangement. As such, various combinations exist in the relative arrangement relationship between the first and second via contact holes 40 and 46.
복수개의 상기 제2 비어 콘택홀(46)이 포함되는 상기 제3 층간절연막(44) 상에는 상기 제2 비어 콘택홀(46)을 채우는 제3 도전층(48)이 형성되어 있다. 상기 제3 도전층(48)은 상기 제2 도전층(42)과 마찬가지로 그 표면이 평탄하다. 또한, 상기 제3 도전층(48)의 하면은 상기 제2 도전층(42)의 하면처럼 요철면이다. 이와 같은 상기 제3 도전층(48)의 하면의 요철은 상기 제2 비어 콘택홀(46)의 크기에 따라 그 형태가 달라진다.A third conductive layer 48 filling the second via contact hole 46 is formed on the third interlayer insulating layer 44 including the plurality of second via contact holes 46. Similarly to the second conductive layer 42, the third conductive layer 48 has a flat surface. The lower surface of the third conductive layer 48 is an uneven surface like the lower surface of the second conductive layer 42. The unevenness of the lower surface of the third conductive layer 48 is different in shape depending on the size of the second via contact hole 46.
상기 제3 도전층(48)과 상기 제3 층간절연막(44) 전면에는 상부 절연막(50)이 형성되어 있는데, 상기 제3 도전층(48)의 표면 일부를 노출시키는 패드 창(52)을 포함하고 있다. 상기 제3 도전층(48)의 표면이 노출되는 부분은 상기 제2 비어 콘택홀(46)이 형성된 영역에 해당된다.An upper insulating film 50 is formed on the entire surface of the third conductive layer 48 and the third interlayer insulating film 44, and includes a pad window 52 exposing a portion of the surface of the third conductive layer 48. Doing. The exposed portion of the surface of the third conductive layer 48 corresponds to a region where the second via contact hole 46 is formed.
상기 패드 창(52)은 와이어본딩이 이루어지는 영역이다. 상기 제1 내지 제3 층간 절연막(38, 44, 50)은 일반적으로 널리 사용되는 물질로 구성한다. 따라서, 서로 동일하거나 필요에 따라서 다를 수도 있다.The pad window 52 is an area where wire bonding is performed. The first to third interlayer insulating films 38, 44, and 50 are generally made of a widely used material. Thus, they may be the same as each other or different as necessary.
또한, 상기 제1 내지 제3 도전층(16, 42, 48)은 종래와 동일한 물질로 구성할 수 있으나 서로 다른 물질로 구성하여도 무방하다.In addition, the first to third conductive layers 16, 42, and 48 may be made of the same material as the conventional art, but may be made of different materials.
상기 본 발명의 일실시예에 의한 다층 패드를 구비하는 반도체장치에 있어서, 필요하다면 상기 제1 내지 제3 도전층외에도 제4, 제5 도전층을 더 구비하고 그 위에는 제3 및 제4 비어 콘택홀을 더 구비하는 것이 가능하다.In the semiconductor device having a multilayer pad according to an embodiment of the present invention, if necessary, the semiconductor device further includes fourth and fifth conductive layers in addition to the first to third conductive layers, and third and fourth via contacts thereon. It is possible to further provide a hole.
상기 제1 내지 제3 도전층(16, 42 및 48)은 그 표면이 평탄하다.The first to third conductive layers 16, 42, and 48 have a flat surface.
이것은 상기 제1 및 제2 비어 콘택홀(40, 46)의 크기가 종래 기술에 의한 비어 콘택홀과 비교해서 작으므로 상기 비어 콘택홀을 포함하는 층간절연막 상에 형성되는 도전층의 표면은 비어 콘택홀이 형성된 부분과 형서되지 않는 부분간의 단차가 크지않다. 이와 같은 크기 않는 단차는 리플로우 공정이나 CMP기술에 의해 쉽게 제거되어 상기 도전층의 표면은 평탄하게 된다. 결국 상기 도전층은 단차를 갖지 않으므로 패드식각시 정상적인 식각이 이루어진다.This is because the size of the first and second via contact holes 40 and 46 is smaller than that of the via contact hole according to the prior art, so that the surface of the conductive layer formed on the interlayer insulating film including the via contact hole is a via contact. The level difference between the holeed portion and the unshaped portion is not large. Such a small step is easily removed by a reflow process or CMP technique, so that the surface of the conductive layer is flat. As a result, since the conductive layer does not have a step, normal etching is performed during pad etching.
상기와 같은 각 도전층의 일부를 포함하는 상기 제2 및 제3 층간절연층(38, 44)과 상기 상부 절연막(50)의 단차도 종래와 비교할 때 무시할 수 있을 정도로 작다.The steps between the second and third interlayer insulating layers 38 and 44 and the upper insulating film 50 including a portion of each conductive layer as described above are also negligible compared with the prior art.
상기 제1 및 제2 비어 콘택홀(40, 46)의 배열형태는 상술한 바와 같이 다양한 형태가 있을 수 있는데, 본 발명에 의한 상기 제1 및 제2 비어 콘택홀(40, 46)의 배열상태의 일실시예를 첨부된 도면을 참조하여 상세하게 설명한다.The arrangement form of the first and second via contact holes 40 and 46 may have various forms as described above, and the arrangement state of the first and second via contact holes 40 and 46 according to the present invention. An embodiment of the present invention will be described in detail with reference to the accompanying drawings.
제7도는 본 발명의 일실시예에 의한 다층 패드를 구비하는 반도체장치의 다층 패드부분에 형성된 비어 콘택홀의 배열을 나타낸 평면도이다.7 is a plan view illustrating an arrangement of via contact holes formed in a multilayer pad portion of a semiconductor device having a multilayer pad according to an embodiment of the present invention.
제7도를 참조하면, 상기 제1 및 제2 비어 콘택홀(40, 46)의 배열형태는 전체적으로 보았을 때 상기 패드 창(52)과 동일한 형태인 정방형배열이다. 구체적으로 상기 패드 창(52)의 가장자리에서부터 중심을 향하여 상기 제1 비어 콘택홀(40)과 제2 비어 콘택홀(46)이 교대로 형성되어 있다. 즉, 상기 패드 창(52)의 가장자리에는 복수개의 상기 제1 비어 콘택홀(40)이 상기 패스 창(52)의 네 변과 나란하게 서로 일정한 간격으로 배열되어 있다. 계속해서 상기 패드 창(52)의 안쪽으로 가면서 상기 제1 비어 콘택홀(40)과 일정간격 이격되는 상기 제2 비어 콘택홀이 배열되어 있고, 그 다음에는 다시 제1 비어 콘택홀(40)이 일정 간격 이격되어 배열되어 있다. 이와 같이 상기 제1 및 제2 비어 콘택홀(40, 46)이 상기 패드 창(52)의 가장자리에서 중심부분으로 교대로 배열되어 있다. 상기 제1 및 제2 비어 콘택홀(40, 46)은 각각 상기 패드 창(52)의 네변과 나란하게 배열되므로 정방형 배열이 된다.Referring to FIG. 7, the arrangement of the first and second via contact holes 40 and 46 is a square array having the same shape as that of the pad window 52 as a whole. In detail, the first via contact hole 40 and the second via contact hole 46 are alternately formed from the edge of the pad window 52 toward the center thereof. That is, the plurality of first via contact holes 40 are arranged at the edges of the pad window 52 at regular intervals in parallel with four sides of the path window 52. Subsequently, the second via contact hole spaced apart from the first via contact hole 40 by a predetermined distance while going inward of the pad window 52 is arranged, and then the first via contact hole 40 is again It is arranged at regular intervals. In this way, the first and second via contact holes 40 and 46 are alternately arranged from the edge of the pad window 52 to the center portion. The first and second via contact holes 40 and 46 are arranged in parallel with four sides of the pad window 52, respectively, and thus have a square arrangement.
제7도에 도시된 바와 같은 실시예외에도 상기 제1 및 제2 비어 콘택홀(40, 46)의 배열형태는 다양한 형태가 있을 수 있다. 예를 들면, 상기 패드 창(52)의 대각선 방향으로 배열된 복수개의 상기 제1 비어 콘택홀(40)이 있을 수 있다. 이때, 상기 제1 비어 콘택홀(40)간의 간격은 등간격이거나 다를 수 있고, 그 크기도 전체영역에 걸쳐서 동일하거나 부분적으로 다르게할 수 있다.In addition to the exemplary embodiment illustrated in FIG. 7, the arrangement of the first and second via contact holes 40 and 46 may be various. For example, there may be a plurality of first via contact holes 40 arranged in a diagonal direction of the pad window 52. In this case, the intervals between the first via contact holes 40 may be equally spaced or different, and their sizes may be the same or partially different over the entire area.
상기 제1 비어콘택홀(40)이 배열된 형태는 상기 패드 창(52)의 대각선 방향이 아닌 상기 패드 창(52)의 어느 한 벽과 일정각을 이루는 사선방향으로 배열된 형태이어도 무방하다. 이때도 상기 제1 비어 콘택홀(40)간의 간격이나 콘택홀의 크기는 등간격이거나 다를 수 있다.The first via contact hole 40 may be arranged in an oblique direction at a predetermined angle with any wall of the pad window 52, not in a diagonal direction of the pad window 52. In this case, the distance between the first via contact holes 40 or the size of the contact holes may be equally spaced or different.
이외에도 복수개의 상기 제1 비어콘택홀(40)의 배열 형태는 상기 패드 창(52)의 어느 한 변과 평행으로 배열된 형태가 있을 수가 있다. 이때 복수개의 상기 제1 비어 콘택홀(40)간의 간격은 한 방향으로는 콘택홀(40)의크기보다 크게하고 다른 방향으로는 등간격일 수 있다.In addition, the plurality of first via contact holes 40 may be arranged in parallel with any one side of the pad window 52. In this case, a distance between the plurality of first via contact holes 40 may be greater than the size of the contact hole 40 in one direction and may be equally spaced in the other direction.
복수개의 상기 제1 비어 콘택홀(40)이 배열형태에는 상술한 형태외에도 더다양한 형태가 있을 수 있다.The plurality of first via contact holes 40 may have a variety of forms in addition to those described above.
상기 제2 도전층 상에 형성된 상기 제2 비어 콘택홀(46)의 배열형태도 다양하다. 상기 제2 비어 콘택홀(46)의 배열은 상기 제1비어 콘택홀(40)이 배열형태와 무관하다. 따라서 상기 제2 비어 콘택홀(46)은 상기 제1 비어 콘택홀(40)과 마찬가지로 상기 패드 창(52)의 어느 한 변과 나란한 배열형태나 사선방향으로 배열된 형태등이 있을 수 있다. 이때도 복수개의 상기 제2 비어 콘택홀(46)의 크기나 콘택홀간의 간격은 동일하거나 다를 수 있다. 더욱이 상기 제1 비어 콘택홀(40)이 형성된 위치와 동일한 위치에 형성된 상기 제2 비어 콘택홀(46)도 있을 수 있다. 즉, 상기 제1 및 제2 비어 콘택홀(40, 46)의 배열형태은 동일하여도 무방하다.Arrangement of the second via contact hole 46 formed on the second conductive layer is also various. The arrangement of the second via contact hole 46 is independent of the arrangement of the first via contact hole 40. Accordingly, the second via contact hole 46 may have an arrangement form parallel to one side of the pad window 52 or an oblique direction form like the first via contact hole 40. In this case, sizes of the plurality of second via contact holes 46 or intervals between the contact holes may be the same or different. In addition, the second via contact hole 46 may be formed at the same position where the first via contact hole 40 is formed. That is, the arrangement form of the first and second via contact holes 40 and 46 may be the same.
결과적으로 상기 제1 및 제2 비어 콘택홀(40, 46)들로 이루어지는 배열형태의 중복조합수가 된다.As a result, an overlapped combination number of the first and second via contact holes 40 and 46 is formed.
계속해서 상기와 같이 적층된 제1 및 제2 비어 콘택홀(40, 46)을 포함하고 있는 다층 패드를 구비하는 반도체장치의 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다.Subsequently, a method of manufacturing a semiconductor device having a multilayer pad including first and second via contact holes 40 and 46 stacked as described above will be described in detail with reference to the accompanying drawings.
제8도 내지 제10도는 본 발명의 일 실시예에 의한 다층 패드를 구비하는 반도체장치의 제조방법을 단계별로 나타낸 도면들이다.8 to 10 are diagrams showing step by step a method of manufacturing a semiconductor device having a multilayer pad according to an embodiment of the present invention.
제8도는 제1 비어 콘택홀(40)을 형성하는 단계를 나타낸다. 구체적으로, 반도체기판(10) 상에 필드산화막(12)을 형성하여 활성영역(도시하지 않음)을 한정한다. 상기 필드산화막(12)을 포함하는 결과물 전면에 제1 층간절연막(14)을 형성한다. 도시하지는 않았지만, 상기 제1 층간절연막(14)과 상기 활성영역사이에는 트랜지스터나 커패시터와 같은 반도체소자들이 일반적인 방법으로 형성된다.8 illustrates forming the first via contact hole 40. Specifically, the field oxide film 12 is formed on the semiconductor substrate 10 to define an active region (not shown). A first interlayer insulating film 14 is formed on the entire surface of the resultant including the field oxide film 12. Although not shown, a semiconductor device such as a transistor or a capacitor is formed between the first interlayer insulating film 14 and the active region in a general manner.
상기 제1 층간절연막(14) 상의 일부분을 한정하여 표면이 평탄한 제1 도전층(16)을 형성한다. 상기 제1 도전층(16)은 일반적인 것인데 예를 들면, 알루미늄층을 형성한 다음 리플로우하고 패터닝 하여 형성된 알루미늄층을 또는 텅스텐을 상기 제1 층간 절연막(14) 전면에 적층한 다음 CMP방법으로 그 표면을 평탄화한 다음, 패터닝한 텡스텐 플러그이다.A portion of the first interlayer insulating film 14 is limited to form a first conductive layer 16 having a flat surface. The first conductive layer 16 is a general one. For example, an aluminum layer formed by forming, then reflowing and patterning an aluminum layer or tungsten is laminated on the entire surface of the first interlayer insulating layer 14, and then the CMP method is used. It is a tungsten plug that is flattened and then patterned.
상기 제1 도전층(16)을 포함하는 상기 결과물 전면에 제2 층간절연막(38)을 형성한다. 이어서 복수개의 홀이 형성된 식각마스크(도시되지 않음)를 사용하여 상기 제1 도전층(16) 상에 형성된 상기 제2 층간 절연막(38)을 이방성식한다. 이후 상기 식각마스크를 제거하고 상기 결과물을 세척한다. 이렇게 하여 상기 제1 도전층(16) 상에는 복수개의 제1 비어 콘택홀(40)이 형성된다. 상기 제1 비어 콘택홀(40)을 배열하는 방법에는 다양한 배열방법이 있을 수 있다.A second interlayer insulating film 38 is formed on the entire surface of the resultant including the first conductive layer 16. Subsequently, the second interlayer insulating layer 38 formed on the first conductive layer 16 is anisotropically formed by using an etching mask (not shown) having a plurality of holes. Thereafter, the etching mask is removed and the resultant is washed. In this way, a plurality of first via contact holes 40 are formed on the first conductive layer 16. There may be various arrangement methods for arranging the first via contact hole 40.
제9도는 제2 비어 콘택홀(46)을 형성하는 단계를 나타낸다. 구체적으로, 상기 제1 비어 콘택홀(46)을 포함하는 상기 제2 층간절연막(38)의 일부영역 상에는 표면이 평탄한 제2 도전층(42)을 형성하는데, 상기 제2 도전층(42)은 상기 제1 비어 콘택홀(40)을 포함하는 결과물 전면에 상기 복수개의 제1 비어 콘택홀(40)을 채우는 도전층을 형성한 다음, CMP방법으로 그 전면을 평탄화하고 패터닝하여 형성한다. 이때, 상기 제1 비어콘택홀(40)의 각각은 종래 기술에 의해 형성되는 비어 콘택홀(제1도의 20, 26)에 비해 매우 작은 패턴이다. 따라서 비어 콘택홀이 있는 부분과 없는 부분간에 상기 도전층이 적층되는 단차는 매우 작다. 이 결과 상기 도전층의 전체면적을 평탄화하기가 쉽게된다. 이와 같이 평탄화된 도전층을 일정영역 한정하여 식각하더라도 식각되는 경계에서 상기 도전층의 두께가 동일하므로 깨끗한 식각이 이루어진다. 따라서 종래 기술에서 패드 도전층의 완전한 식각을 위해 필요했던 과도 식각이 본 발명에서는 필요치 않다. 상기 제2 도전층(42)도 상기 제1 도전층(16)과 동일한 물질로 형성한다. 물론 상기 제1 도전층(16)과 다른 물질(예컨대, 도핑된 폴리실리콘)로 형성해도 무방하다.9 illustrates forming a second via contact hole 46. Specifically, a second conductive layer 42 having a flat surface is formed on a portion of the second interlayer insulating layer 38 including the first via contact hole 46. A conductive layer filling the plurality of first via contact holes 40 is formed on the entire surface of the resultant including the first via contact hole 40, and then the entire surface is planarized and patterned by a CMP method. At this time, each of the first via contact holes 40 is a very small pattern compared to the via contact holes (20 and 26 of FIG. 1) formed by the prior art. Therefore, the step in which the conductive layer is stacked between portions with and without via contact holes is very small. As a result, it becomes easy to flatten the entire area of the conductive layer. Even if the planarized conductive layer is etched by defining a predetermined region, the thickness of the conductive layer is the same at the boundary to be etched, so that clean etching is performed. Therefore, the excessive etching required for the complete etching of the pad conductive layer in the prior art is not necessary in the present invention. The second conductive layer 42 is also formed of the same material as the first conductive layer 16. Of course, the first conductive layer 16 may be formed of a different material (eg, doped polysilicon).
이어서 상기 제2 도전층(42)과 상기 제2 층간절연막(38) 전면에 제3 층간절연막(44)을 형성한다. 계속해서 상기 제2 도전층(42) 상에 형성된 상기 제3 층간절연막(44)을 식각하여 상기 제1 비어 콘택홀(40)과 크기나 간격이 동일하거나 다른 복수개의 제2 비어 콘택홀(46)을 형성한다.Subsequently, a third interlayer insulating film 44 is formed on the entire surface of the second conductive layer 42 and the second interlayer insulating film 38. Subsequently, the third interlayer insulating layer 44 formed on the second conductive layer 42 is etched to form a plurality of second via contact holes 46 having the same or different size or spacing as the first via contact hole 40. ).
상기 제2 비어 콘택홀(46)을 형성하는 방법은 상기 제1 비어 콘택홀(40)을 형성하는 방법과 동일하다.The method of forming the second via contact hole 46 is the same as the method of forming the first via contact hole 40.
상기 제1 및 제2 비어 콘택홀(40, 46)은 서로 무관하며 다양한 형태의 배열을 형성한다. 이것을 설명하기 위하여, 상기 제7도를 다시 참조한다.The first and second via contact holes 40 and 46 are independent of each other and form various types of arrangements. To illustrate this, reference is again made to FIG. 7 above.
먼저, 상기 복수개의 제1 비어 콘택홀(40)을 배열하는 방법의 일예를 들면, 정방형(굿이 정방형이 아니어도 상관없다) 패드 창(52)의 네 변을 따라 나란히 배열하는 방법이 있다. 이 방법에 따라 배열된 상기 제1 비어 콘택홀(40)의 배열형태는 정방형이 된다.First, as an example of a method of arranging the plurality of first via contact holes 40, there is a method of arranging side-by-side along four sides of a square (not necessarily a square) pad window 52. The arrangement form of the first via contact holes 40 arranged according to this method is square.
다른 예는 상기 패드 창(52)의 어느 한 변에 평행하게 배열하거나 일정각을 갖는 사선을 따라 배열하는 방법이 있다. 이외에도 상기 패드 창(52)이 대각선을 따라 배열하는 방법등이 있다.Another example is a method of arranging parallel to one side of the pad window 52 or along a diagonal line having a predetermined angle. In addition, the pad window 52 may be arranged along a diagonal line.
상기 복수개의 제1 비어 콘택홀(40)을 배열하는 과정에서 각 비어 콘택홀(40)간의 간격이나 콘택홀의 크기를 각각 다르게 하거나 동일하게 되도록 배열하여도 상관없다.In the process of arranging the plurality of first via contact holes 40, the distance between the via contact holes 40 or the size of the contact holes may be arranged to be different or the same.
이어서 상기 복수개의 제2 비어 콘택홀(46)을 배열하는 방법을 설명한다. 상기 제2 비어 콘택홀(46)을 배열하는 방법은 상기 제1 비어 콘택홀(40)이 배열되는 방법과는 독립적으로 배열한다. 따라서 상기 제1 비어 콘택홀(40)을 배열하는 방법으로 상기 제2 비어 콘택홀(46)을 배열할 수 있다. 더욱이 상기 제1 비어 콘택홀(40)이 형성된 위치와 동일한 위치에 동일한 크기를 갖는 상기 제2 비어 콘택홀(46)을 형성해도 무방하다.Next, a method of arranging the plurality of second via contact holes 46 will be described. The method of arranging the second via contact hole 46 is arranged independently of the method of arranging the first via contact hole 40. Therefore, the second via contact hole 46 may be arranged by arranging the first via contact hole 40. Furthermore, the second via contact hole 46 having the same size may be formed at the same position as the position where the first via contact hole 40 is formed.
제10도는 패드 창(52)을 형성하는 단계를 나타낸다. 구체적으로 상기 제2 비어 콘택홀(56)을 채우는 제3 도전층(48)을 상기 제3 층간절연막(44) 전면에 형성한다. 그리고 상기 제3 도전층(48)의 전면을 리플로우시키거나 CMP방법으로 평탄화한다. 이때, 상술한 바와 같은 이유로 상기 제2 비어 콘택홀(46)을 채운뒤의 상기 제3 도전층의 전체면은 종래 기술에서처럼 큰 단차가 형성되지 않는다. 따라서 상기와 같은 리플로우(Al을 사용할 경우)방법이나 CMP(텅스텐을 사용할 경우)방법을 사용하여 평탄화된 양호한 도전면을 얻을 수 있다. 따라서 CMP에 의한 폴리싱과정에서 사용되는 슬러리(slurry)가 세척과정에서 완전히 제거된다. 또한, 평탄화과정후 상기 제3 도전층(48)을 상기 제2 비어 콘택홀(46)을 한정하는 영역으로 이방성식각하는 과정에서 발생되는 미세한 부산물(byproduct)들도 세척과정에서 완전히 제거할 수 있다. 이 모든 것이 가능한 것을 상기 제1 내지 제3 도전층(16, 42, 48)의 표면을 평탄하게 형성할 수 있기 때문이고, 상기 각 도전층을 평탄하게 형성할 수 있는 것은 종래 기술에 의한 다층 패드를 구비하는 반도체장치를 형성하는 방법에서 처럼 하나의 대구경 비어 콘택홀(제1도의 20, 26)을 형성하는 대신에 구경이 적은 다수의 제1 및 제2 비어 콘택홀(40, 46)을 형성하기 때문이다.10 illustrates forming the pad window 52. In detail, a third conductive layer 48 filling the second via contact hole 56 is formed on the entire surface of the third interlayer insulating film 44. The entire surface of the third conductive layer 48 is reflowed or planarized by the CMP method. In this case, as described above, the entire surface of the third conductive layer after filling the second via contact hole 46 does not have a large step as in the prior art. Therefore, by using the reflow method (when Al is used) or the CMP (when tungsten) is used, a good planarized conductive surface can be obtained. Therefore, the slurry used in the polishing process by CMP is completely removed during the washing process. In addition, fine by-products generated during anisotropic etching of the third conductive layer 48 to a region defining the second via contact hole 46 may be completely removed during the planarization process. . All of this is possible because the surfaces of the first to third conductive layers 16, 42, and 48 can be formed flat, and each of the conductive layers can be formed flat. Instead of forming one large-diameter via contact hole (20, 26 in FIG. 1) as in the method of forming a semiconductor device having a semiconductor device, a plurality of first and second via contact holes 40, 46 having a small diameter are formed. Because.
계속해서 상기 제3 도전층(48)을 형성한 다음, 상기 제3 층간절연막(44)과 상기 제3 도전층(48)의 전면에 상부 절연막(50)을 형성한다. 이때, 상기 제3 도전층(48)의 일부 영역을 한정하여 상기 상부 절연막(50)을 제거하는 패드 창(Pad window:52)을 형성한다. 상기 패드 창(52)은 일정한 형태(예컨대, 정향형, 원형으로 형성하여도 무방하다)로 형성하고, 상기 복수개의 제1 및 제2 비어 콘택홀(40, 46)이 형성된 영역과 대등한 크기로 형성한다.Subsequently, the third conductive layer 48 is formed, and then an upper insulating film 50 is formed on the entire surface of the third interlayer insulating film 44 and the third conductive layer 48. In this case, a pad window 52 for removing the upper insulating layer 50 is formed by defining a partial region of the third conductive layer 48. The pad window 52 may be formed in a predetermined shape (for example, orientated or circular), and may have a size equal to an area in which the plurality of first and second via contact holes 40 and 46 are formed. To form.
이상, 본 발명에 의한 다층 패드를 구비하는 반도체장치 및 그 제조방법은 상술한 바와 같이 다층 패드를 구성하는 상기 제1 내지 제3 도전층을 복수개의 다양한 패턴과 크기를 갖고 다양한 배열형태를 갖는 복수개의 비어 콘택홀을 포함하는 층간 절연막 상에 형성한다. 상기 복수개의 비어 콘택홀의 크기는 종래 기술로 형성된 비어 콘택홀에 비해 매우 작다. 따라서 상기 제1 내지 제3 도전층에 형성되는 상기 본 발명에 의한 비어 콘택홀이 형성된 부분과 형성되지 않은 부분간의 단차는 매우 낮다. 이와 같이 낮은 단차는 상기 제1 내지 제3 도전층을 형성하는 물질에 따라 리플로우방법이나 CMP방법으로 제거하는 것이 가능하다.As described above, the semiconductor device including the multilayer pad and the method of manufacturing the same according to the present invention have a plurality of patterns having various patterns and sizes, and a plurality of arrangement forms of the first to third conductive layers constituting the multilayer pad. It is formed on an interlayer insulating film containing two via contact holes. The size of the plurality of via contact holes is very small compared to via contact holes formed in the prior art. Therefore, the step between the portions in which the via contact holes according to the present invention are formed in the first to third conductive layers and the portions in which the via contact holes are not formed is very low. Such a low step can be removed by the reflow method or the CMP method depending on the material forming the first to third conductive layers.
따라서 본 발명에 의하면, 상기 다층 패드를 구성하는 각 도전층의 표면을 평탄화할 수 있으므로 상기 평탄화과정이나 패드 영역을 한정하는 식각공정에서 발생되는 슬러리나 부산물을 세척공정으로 완전히 제거할 수 있다. 이에 따라 종래 기술에 의해 형성된 반도체장치에서 종종 발생되는 패드 창에서의 와이어 본딩 부착력(adhesion force)약화와 접촉저항증가로 인한 반도체장치의 불량을 줄일 수 있다.Therefore, according to the present invention, since the surface of each conductive layer constituting the multilayer pad can be flattened, the slurry or by-products generated in the flattening process or the etching process defining the pad region can be completely removed by a washing process. Accordingly, it is possible to reduce the failure of the semiconductor device due to the weakening of the wire bonding adhesion force and the increase in the contact resistance in the pad window which is often generated in the semiconductor device formed by the prior art.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명이 기술적 사상내에서 당분야세서의 통상의 지식을 가진자에 의하여 실시가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications can be made by those skilled in the art within the technical idea.
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