JP5107499B2 - Semiconductor device - Google Patents

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Description

本発明は半導体装置に関するものであり、より詳細には、自己整合コンタクト（ＳＡＣ；Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）を応用した半導体装置に関するものである。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device to which a self-aligned contact (SAC) is applied .

半導体装置の高集積化が進むにしたがって、半導体製造工程で適切なミスアラインメントマージン（ｍｉｓａｌｉｇｎｍｅｎｔ ｍａｒｇｉｎ）を確保することが相当に困難になってきた。これは、部分的にエッチング技術とフォトリソグラフィ工程の限界に起因する。例えば、キャパシタのノードコンタクトとこれに隣接するビットライン間の空間が減少することによって、電気的短絡などの問題なしに、ビットライン間にコンタクトホールを形成することが非常に困難になっている。 As the integration of semiconductor devices increases , it has become much more difficult to ensure an appropriate misalignment margin in the semiconductor manufacturing process. This is due in part to the limitations of etching techniques and photolithography processes. For example, since the space between the capacitor node contact and the bit line adjacent to the capacitor is reduced, it is very difficult to form a contact hole between the bit lines without problems such as an electrical short circuit.

このような、問題を解決するために、自己整合コンタクト（ＳＡＣ）工程の利用のような多様な努力が半導体産業分野で行われている。図１から図５は通常のＳＡＣ工程を利用してストレージノードコンタクトを形成する方法の断面図である。 In order to solve such problems, various efforts such as the use of a self-aligned contact (SAC) process are performed in the semiconductor industry. 1 to 5 are cross-sectional views of a method of forming a storage node contact using a normal SAC process.

図１に示すように、ストレージノードコンタクトパッド１３０を有する第１層間絶縁膜１２０が半導体基板に形成される（図示せず）。第１層間絶縁膜１２０上に第２層間絶縁膜１４０が形成される。続いて、各々キャッピング膜（ｃａｐｐｉｎｇ ｌａｙｅｒ）１６０及びビットライン１５０を含むビットラインスタック１５５が第２層間絶縁膜１４０上に形成される。 As shown in FIG. 1, a first interlayer insulating film 120 having storage node contact pads 130 is formed on a semiconductor substrate (not shown). A second interlayer insulating film 140 is formed on the first interlayer insulating film 120. Subsequently, a bit line stack 155 including a capping layer 160 and a bit line 150 is formed on the second interlayer insulating layer 140.

図２に示すように、シリコン窒化膜１８０がビットラインスタック１５５及び第２層間絶縁膜１４０上に形成される。 As shown in FIG. 2, a silicon nitride film 180 is formed on the bit line stack 155 and the second interlayer insulating film 140.

続いて、図３に示すように、シリコン窒化膜１８０がエッチバックされ単一膜側壁スペーサ１８０′が形成される。 Subsequently, as shown in FIG. 3, the silicon nitride film 180 is etched back to form a single film side wall spacer 180 '.

図４に示すように、単一膜側壁スペーサ１８０′が形成された後、エッチバックされた単一膜側壁スペーサ１８０′を含むビットラインスタック１５５及び第２層間絶縁膜１４０上に第３層間絶縁膜１９０が形成される。 As shown in FIG. 4, after the single film sidewall spacer 180 ′ is formed, the third interlayer insulation is formed on the bit line stack 155 including the etched back single film sidewall spacer 180 ′ and the second interlayer insulation film 140. A film 190 is formed.

図５に示すように、エッチバックされた単一膜側壁スペーサ１８０′をエッチングストッパーに使用して第３層間絶縁膜１９０をパターニングすることにより、通常の自己整合ストレージノードコンタクトホール２００が作られる。 As shown in FIG. 5, a conventional self-aligned storage node contact hole 200 is formed by patterning the third interlayer insulating film 190 using the etched back single film sidewall spacer 180 'as an etching stopper.

しかし、図１から図５に示したように、通常のＳＡＣ工程は多くの問題点を有している。例えば、単一膜側壁スペーサ１８０′が形成されるエッチバック工程中やコンタクトホール２００が形成されるエッチング工程中に、エッチングケミカルにより単一膜側壁スペーサ１８０′を過度にエッチングされてしまう（薄くなってしまう）。過度なエッチングによりショルダー（ｓｈｏｕｌｄｅｒ）が設計の厚さよりも薄くなってしまうと、ビットライン１５０とストレージノードコンタクトパッド１３０に沿って電気的短絡を発生することになる。ここで、“ショルダー”とはコンタクトホール２００により露出された単一膜側壁スペーサ１８０′の最も薄い部分を言う。 However, as shown in FIGS. 1 to 5, the normal SAC process has many problems . For example, during the etch back process in which the single film side wall spacer 180 ′ is formed or in the etching process in which the contact hole 200 is formed, the single film side wall spacer 180 ′ is excessively etched (thinned by the etching chemical). ) If the shoulder becomes thinner than the design thickness due to excessive etching, an electrical short circuit will occur along the bit line 150 and the storage node contact pad 130. Here, the “shoulder” refers to the thinnest portion of the single film side wall spacer 180 ′ exposed by the contact hole 200.

また、コンタクトホール２００の製造過程で単一膜側壁スペーサ１８０′が過度にエッチングされると、単一膜側壁スペーサ１８０′の厚さが相当薄くなってしまう。これは、ビットラインローディングキャパシタンス（ｌｏａｄｉｎｇ ｃａｐａｃｉｔａｎｃｅ）を増加させるために、メモリ装置の高集積化が困難になるという問題がある。 In addition, if the single film side wall spacer 180 ′ is excessively etched during the manufacturing process of the contact hole 200, the thickness of the single film side wall spacer 180 ′ becomes considerably thin . This is in order to increase the bit line loading capacitance (loading Capacitance), high integration of the memory device has a problem that it is difficult.

また、高集積密度化する場合、コンタクトホールの高さは増加し、コンタクトホールの口径（ａｐｅｒｔｕｒｅ）は小さくなってアスペクト比（ａｓｐｅｃｔ ｒａｔｉｏ；幅に対する高さの比）が増加する。従って、深く狭いコンタクトホールを完全に充填することが困難になり、導電性ライン（例えば、ビットライン）間の層間誘電膜にボイドが生ずる。このようなボイドは洗浄（例えば、ウェット洗浄工程）中に膨張し、ビットライン１５０及び／または隣接するストレージノードコンタクトパッド１３０間に、短絡回路を誘発するブリッジ（ｂｒｉｄｇｅ）を形成する。 Further, when the integration density is increased, the height of the contact hole is increased, the diameter of the contact hole is decreased, and the aspect ratio (the ratio of the height to the width) is increased. Accordingly, it becomes difficult to completely fill the deep and narrow contact holes, and voids are generated in the interlayer dielectric film between the conductive lines (for example, bit lines). Such voids expand during cleaning (eg, a wet cleaning process ) and form a bridge between the bit line 150 and / or the adjacent storage node contact pad 130 that induces a short circuit.

従って、ショルダーを薄くさせないようにしてエッチングマージンやショルダー厚さを増加させ、ビットラインローディングキャパシタンスを減少させることができる改善された半導体製造工程を必要とする。 Accordingly, there is a need for an improved semiconductor manufacturing process that can increase the etching margin and shoulder thickness without reducing the shoulder thickness and reduce the bit line loading capacitance.

本発明の目的は、向上された信頼性を有する自己整合ストレージノードを備える半導体装置及びこれの製造方法を提供することにある。 An object of the present invention is to provide a semiconductor device including a self-aligned storage node having improved reliability and a method for manufacturing the same.

上述した目的を達成するための本発明によると、 半導体基板を備えかつセル領域と非セル領域を含む半導体装置において、
前記半導体基板上に第１層間絶縁膜が形成されており、
第１層間絶縁膜にはコンタクトパッドが形成されており、
前記第１層間絶縁膜およびコンタクトパッドの全体にわたって第２層間絶縁膜が形成されており、
前記セル領域は、
各々が異なる物質を含む上部と下部を備える単一膜スペーサが側壁上に形成され、各々が導電性ライン及びキャッピング膜を備えて互いに隣接する半導体基板上に形成された第１導電性パターンを含み、
前記非セル領域は、
導電性ライン及びキャッピング膜を備え、互いに隣接する半導体基板上の第２導電性パターンと、
前記キャッピング膜の上面と前記導電性ラインの低面間に形成され、前記隣接する第２導電性パターン間に蒸着され、非セル領域内で前記隣接する第２導電性パターン間でエッチングされない第１スペーサ形成膜と、
前記第２導電性パターン上に形成され、非セル領域内で前記隣接する第２導電性パターン間でエッチングされない第２スペーサ形成膜と、
第２スペーサ形成膜上に形成された第１層間絶縁膜とを含むことを特徴とする。 According to the present invention for achieving the above-described object, in a semiconductor device including a semiconductor substrate and including a cell region and a non-cell region,
A first interlayer insulating film is formed on the semiconductor substrate;
A contact pad is formed on the first interlayer insulating film,
A second interlayer insulating film is formed over the first interlayer insulating film and the contact pad;
The cell region is
A single film spacer is formed on the sidewall, each having an upper portion and a lower portion, each including a different material, and each includes a first conductive pattern formed on a semiconductor substrate adjacent to each other with a conductive line and a capping film. ,
The non-cell region is
A second conductive pattern on a semiconductor substrate adjacent to each other, comprising a conductive line and a capping film;
A first layer formed between the upper surface of the capping layer and the lower surface of the conductive line, deposited between the adjacent second conductive patterns, and not etched between the adjacent second conductive patterns in a non-cell region. A spacer forming film;
A second spacer forming film formed on the second conductive pattern and not etched between the adjacent second conductive patterns in a non-cell region;
And a first interlayer insulating film formed on the second spacer forming film .

本発明によると、信頼性あるＳＡＣ構造物を形成することができる。また、上記構成によると、ショルダーが薄くなるショルダー腐蝕（例えば、スペーサ損失またはキャッピング膜損失）を減少させることができ、これによりミスアラインメントまたは工程マージンを増大させることができる。 According to the present invention, a reliable SAC structure can be formed. In addition, according to the above configuration, shoulder corrosion (for example, spacer loss or capping film loss) in which the shoulder becomes thin can be reduced, and thereby misalignment or process margin can be increased.

また、ビットラインローディングキャパシタンスを減少させることができる。また、第３層間絶縁膜９０が形成される前に導電性パターン５５間で第２層間絶縁膜４０上に第１スペーサ形成膜７０が形成されるので、ギャップフィルマージン（ｇａｐ ｆｉｌｌ ｍａｒｇｉｎ）が改善され、アスペクト比も相当に減少する（例えば、４：１〜２．５：１）。従って、コンタクトパッド間の望ましくない短絡も避けることができる。 Also, the bit line loading capacitance can be reduced. In addition, since the first spacer forming film 70 is formed on the second interlayer insulating film 40 between the conductive patterns 55 before the third interlayer insulating film 90 is formed, the gap fill margin is improved. And the aspect ratio is also significantly reduced (eg, 4: 1 to 2.5: 1). Thus, unwanted shorts between contact pads can also be avoided.

さらに、半導体装備の信頼性が相当に向上される。これにより収率が改善され製造費用が減少される。 Furthermore, the reliability of the semiconductor equipment is considerably improved. This improves yield and reduces manufacturing costs.

以下、図面を参照して本発明の望ましい一実施例を詳細に説明する。 Hereinafter, a preferred embodiment of the present invention will be described in detail with reference to the drawings.

図６乃至図１１は、本発明の一実施形態による自己整合ストレージノードコンタクトの製造方法を説明するための断面図である。 6 to 11 are cross-sectional views illustrating a method of manufacturing a self-aligned storage node contact according to an embodiment of the present invention.

図６に示すように、通常の技術（例えば、低圧化学気相蒸着（ＬＰ−ＣＶＤ）方法または高密度プラズマ化学気相蒸着（ＨＤＰ−ＣＶＤ）方法）を利用して半導体基板１０上に望ましくは、約１０００から３０００Å程度の厚さを有する第１層間絶縁膜２０が形成される。その他に適している誘電物質、例えば、ＢＰＳＧ（ｂｏｒｏ−ｐｈｏｓｐｈｏｒ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＳＯＧ（ｓｉｌｉｃｏｎ ｏｎ ｇｌａｓｓ）、ＰＥ−ＴＥＯＳ（ｐｌａｓｍａ−ｅｎｈａｎｃｅｄ ｔｅｔｒａｅｔｈｙｌ ｏｒｔｈｏ−ｓｉｌｉｃａｔｅ）酸化物、またはＵＳＧ（ｕｎｄｏｐｅｄ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）などを使用して第１層間絶縁膜２０を形成することができる。 As shown in FIG. 6, it is preferable that the semiconductor substrate 10 is desirably formed using a conventional technique (for example, a low pressure chemical vapor deposition (LP-CVD) method or a high density plasma chemical vapor deposition (HDP-CVD) method). A first interlayer insulating film 20 having a thickness of about 1000 to 3000 mm is formed. Other suitable dielectric materials such as BPSG (boro-phosphosilicate glass), SOG (silicon on glass), PE-TEOS (plasma-enhanced tetraethyl ortho-silicate) oxide, or USG (undoped silica) The first interlayer insulating film 20 can be formed by using it.

ストレージノードコンタクトと活性領域を電気的に連結するために、フォトリソグラフィ工程、エッチバック工程または化学機械的研磨（ＣＭＰ）工程などのような通常の方法を実施してストレージノードコンタクトパッド３０を第１層間絶縁膜２０に形成する。 In order to electrically connect the storage node contact and the active region, a conventional method such as a photolithography process, an etch back process, a chemical mechanical polishing (CMP) process, or the like is performed to connect the storage node contact pad 30 to the first. An interlayer insulating film 20 is formed.

第２層間絶縁膜４０をストレージノードコンタクトパッド３０と第１層間絶縁膜２０上に形成する。第２層間絶縁膜４０は望ましくは、約１０００から３０００Å程度の厚さを有する。第２層間絶縁膜４０はフォトリソグラフィ工程マージンを改善させるために、平坦化技術、例えば、化学機械的研磨（ＣＭＰ）工程を利用して平坦化させることが望ましい。平坦化工程が実施された後、第２層間絶縁膜４０は望ましくは約２０００Å程度の厚さを有する。 Second interlayer insulating film 40 is formed on storage node contact pad 30 and first interlayer insulating film 20. The second interlayer insulating film 40 preferably has a thickness of about 1000 to 3000 mm. The second interlayer insulating film 40 is preferably planarized using a planarization technique, for example, a chemical mechanical polishing (CMP) process, in order to improve a photolithography process margin. After the planarization process is performed, the second interlayer insulating film 40 preferably has a thickness of about 2000 mm.

各々が側壁５２を備える導電性パターン５５が半導体基板１０の上部に形成される。各々が導電性パターン５５のような導電性ライン及びキャッピング膜６０（例えば、パターニングされたビットラインマスク膜）を備える。ビットライン５０は約４００から８００Å程度の厚さを有し、タングステンのような導電性物質で形成されることが望ましい。キャッピング膜６０は約１０００から３０００Å程度の厚さを有し、シリコン窒化物質で形成されることが望ましい。しかし、キャッピング膜６０はその他に適している絶縁物質で形成される。 Conductive patterns 55 each having a side wall 52 are formed on top of the semiconductor substrate 10. Each comprises a conductive line such as conductive pattern 55 and a capping film 60 (eg, a patterned bit line mask film). The bit line 50 has a thickness of about 400 to 800 mm and is preferably formed of a conductive material such as tungsten. The capping film 60 has a thickness of about 1000 to 3000 mm and is preferably formed of a silicon nitride material. However, the capping film 60 is formed of an insulating material suitable for others.

図７に示すように、望ましくは、第１スペーサ形成膜７０が導電性パターン５５間で第２層間絶縁膜４０上に形成される。第１スペーサ形成膜７０は相対的に誘電率が低く、低い誘電常数を有する物質、例えば、ＬＰ−ＣＶＤ、ＢＰＳＧ、ＨＤＰまたはＣＶＤ酸化物などにより構成される。その他に適している低誘電常数を有する物質も使用することができる。第１スペーサ形成膜７０の高さは例えば、ウェットエッチング工程により決定することができる。例えば、物質膜が導電性パターン５５と第２層間絶縁膜４０上に望ましく生成され、第１スペーサ形成膜７０が作られる。形成された構造物にエッチング（例えば、ウェットエッチング）を実施して第１スペーサ形成膜７０の高さを調節する。 As shown in FIG. 7, the first spacer formation film 70 is preferably formed on the second interlayer insulating film 40 between the conductive patterns 55. The first spacer formation film 70 is made of a material having a relatively low dielectric constant and a low dielectric constant , such as LP-CVD, BPSG, HDP, or CVD oxide. Other suitable materials having a low dielectric constant can also be used. The height of the first spacer formation film 70 can be determined by, for example, a wet etching process. For example, a material film is desirably formed on the conductive pattern 55 and the second interlayer insulating film 40 to form the first spacer forming film 70. Etching (for example, wet etching) is performed on the formed structure to adjust the height of the first spacer formation film 70.

これにより、第１スペーサ形成膜７０の上面がキャッピング膜６０の上面６１とビットライン５０の底面５１間に形成される。第１スペーサ形成膜７０の上面７１は実質的にキャッピング膜６０の上面６１の下に位置し、ビットライン５０の底面５１から約１００から２０００Å程度上部に位置することが望ましい。一方、第１スペーサ形成膜７０の上面７１のキャッピング膜６０は、上面６１とビットライン５０の底面５１間に挿入することができる。 As a result, the upper surface of the first spacer formation film 70 is formed between the upper surface 61 of the capping film 60 and the bottom surface 51 of the bit line 50. It is desirable that the upper surface 71 of the first spacer formation film 70 is located substantially below the upper surface 61 of the capping film 60 and about 100 to 2000 mm above the bottom surface 51 of the bit line 50. Meanwhile, the capping film 60 on the upper surface 71 of the first spacer formation film 70 can be inserted between the upper surface 61 and the bottom surface 51 of the bit line 50.

図８に示すように、低圧化学気相蒸着（ＬＰ−ＣＶＤ）工程のような通常の技術を利用して導電性パターン５５上に第２スペーサ形成膜８０を形成することができる。第２スペーサ形成膜８０は第１スペーサ形成膜７０を構成する物質（例えば、シリコン酸化物）に対してエッチング選択比（ｅｔｃｈｉｎｇ ｓｅｌｅｃｔｉｖｉｔｙ）を有する物質で形成することが望ましい。この場合、第１スペーサ形成膜７０は第２スペーサ形成膜８０より低い誘電常数（低い誘電率）を有することが望ましい。第２スペーサ形成膜８０は、例えば、シリコン窒化物により構成され、約２００から６００Å程度の厚さを有する。しかし、適切なエッチング速度と誘電常数を有するその他の適している物質を使用することができる。 As shown in FIG. 8, the second spacer formation film 80 can be formed on the conductive pattern 55 using an ordinary technique such as a low pressure chemical vapor deposition (LP-CVD) process. The second spacer formation film 80 is preferably formed of a material having an etching selectivity with respect to a material (for example, silicon oxide) constituting the first spacer formation film 70. In this case, it is desirable that the first spacer formation film 70 has a lower dielectric constant (lower dielectric constant) than the second spacer formation film 80. The second spacer formation film 80 is made of, for example, silicon nitride and has a thickness of about 200 to 600 mm. However, other suitable materials having appropriate etch rates and dielectric constants can be used.

図９に示すように、例えば、低圧化学気相蒸着（ＬＰ−ＣＶＤ）または高密度プラズマ化学気相蒸着（ＨＤＰ−ＣＶＤ）工程のような通常の技術を利用して第２スペーサ形成膜８０上に第３層間絶縁膜９０を形成することができる。第３層間絶縁膜９０は第２スペーサ形成膜８０に対してエッチング選択比を有することが望ましい。第３層間絶縁膜９０は第１スペーサ形成膜７０と類似する物質で形成することが望ましい。第３層間絶縁膜９０は通常の平坦化技術を利用して平坦化することができる。第２スペーサ形成膜８０をエッチングストッパーに使用して（図１４参照）、第２スペーサ形成膜８０の一部を露出させ、第３層間絶縁膜９０内に開口９２を形成する。開口９２は隣接する導電性パターン５５間に生成され、第２スペーサ形成膜８０と自己整合される。 As shown in FIG. 9, for example, on the second spacer formation film 80 using a conventional technique such as a low pressure chemical vapor deposition (LP-CVD) or a high density plasma chemical vapor deposition (HDP-CVD) process. A third interlayer insulating film 90 can be formed. The third interlayer insulating film 90 preferably has an etching selectivity with respect to the second spacer formation film 80. The third interlayer insulating film 90 is preferably formed of a material similar to the first spacer forming film 70. The third interlayer insulating film 90 can be planarized using a normal planarization technique. Using the second spacer formation film 80 as an etching stopper (see FIG. 14), a part of the second spacer formation film 80 is exposed, and an opening 92 is formed in the third interlayer insulating film 90. The opening 92 is generated between the adjacent conductive patterns 55 and is self-aligned with the second spacer formation film 80.

図１０に示すように、本実施形態により露出された第２スペーサ形成膜８０の一部をエッチングまたは除去して、第１スペーサ形成膜７０の一部を露出させる（前記開口９２は第１スペーサ形成膜７０の一部まで拡張される）。 As shown in FIG. 10, a part of the second spacer formation film 80 exposed according to the present embodiment is etched or removed to expose a part of the first spacer formation film 70 (the opening 92 is the first spacer). It is expanded to a part of the formation film 70).

図１１に示すように、ストレージノードコンタクトホール１００が第１スペーサ形成膜７０と第２層間絶縁膜４０に形成される。ストレージノードコンタクトホール１００は（エッチングされない平坦な上端部分を有する）第２スペーサ形成膜８０をエッチングマスクに使用して、第１スペーサ形成膜７０と第２層間絶縁膜４０をエッチングして形成することができる。ストレージノードコンタクトホール１００は第２層間絶縁膜４０を通じて拡張されストレージノードコンタクトパッド３０の一部を露出させる。 As shown in FIG. 11, the storage node contact hole 100 is formed in the first spacer formation film 70 and the second interlayer insulating film 40. The storage node contact hole 100 is formed by etching the first spacer forming film 70 and the second interlayer insulating film 40 using the second spacer forming film 80 (having a flat upper end portion that is not etched) as an etching mask. Can do. The storage node contact hole 100 is extended through the second interlayer insulating film 40 to expose a part of the storage node contact pad 30.

前述した工程中、第２スペーサ形成膜８０をエッチングマスクに使用して第１スペーサ形成膜７０の露出部分もエッチングされるので、単一膜スペーサ８５が形成される。“単一膜”とは、導電性パターン５５の側壁上に側壁スペーサを形成する膜が、そこに積層された付加の膜がない一つの膜であるということを意味する。ストレージノードコンタクトホール１００は隣接する導電性パターン５５間に配列され、単一膜スペーサ８５と自己整合されることが望ましい。従って、単一膜スペーサ８５がストレージノードコンタクトホール１００と同時に形成される。 During the process described above, the exposed portion of the first spacer formation film 70 is also etched using the second spacer formation film 80 as an etching mask, so that a single film spacer 85 is formed. “Single film” means that the film forming the side wall spacer on the side wall of the conductive pattern 55 is one film without an additional film stacked thereon. The storage node contact hole 100 is preferably arranged between adjacent conductive patterns 55 and self-aligned with the single film spacer 85. Therefore, the single film spacer 85 is formed simultaneously with the storage node contact hole 100.

図４及び図５に示すように、前述した従来技術において、ＳＡＣエッチング工程は、予めエッチバックされたスペーサ１８０′から開始される。即ち、ビットラインスペーサ１８０′に第３層間絶縁膜１９０が形成される前に、またＳＡＣコンタクトホール生成工程を実施する前に、シリコン窒化膜１８０がエッチバックされ、エッチングされない平坦な部分を有するビットラインスペーサ１８０′が形成される。従って、ＳＡＣエッチング工程では十分なショルダー幅やエッチングマージンを獲得することが困難であった。だから、従来技術のビットラインスペーサ１８０′はスペーサの損失が発生し易く、これは、例えば、ビットライン１５０とストレージノードコンタクトパッド１３０との間に偶発的な短絡を起こし得る。 As shown in FIGS. 4 and 5, in the above-described prior art, the SAC etching process starts with a spacer 180 'etched back in advance. That is, before the third interlayer insulating film 190 is formed on the bit line spacer 180 ′ and before the SAC contact hole generation process is performed, the silicon nitride film 180 is etched back and a bit having a flat portion that is not etched. A line spacer 180 'is formed. Therefore, it is difficult to obtain a sufficient shoulder width and etching margin in the SAC etching process. Thus, the prior art bit line spacer 180 ′ is prone to spacer loss , which can cause an accidental short between the bit line 150 and the storage node contact pad 130, for example.

一方、図８及び図９に示すように、上述した本実施形態によると、ＳＡＣエッチング工程は単一膜スペーサ８５を形成する前に開始される。即ち、エッチングされずに残留してその上端がさらに平坦であり、従来の場合よりエッジ部分がさらに厚い第２スペーサ形成膜８０の一部（例えば、上部）としてＳＡＣエッチング工程を開始する。第２スペーサ形成膜８０がストレージノードコンタクトホール１００の形成過程で始めて露出され、エッチングされない平坦な上端部分を有する構造物上にＳＡＣエッチングが実施される。このような理由で、スペーサの損失（例えば、ショルダー腐食）を相当に減少させることができる。これにより、エッチングマージンが増え、導電性パターン５５とストレージノードコンタクトパッド３０間の偶発的な短絡を防止することができる。 On the other hand, as shown in FIGS. 8 and 9, according to the above-described embodiment, the SAC etching process is started before the single film spacer 85 is formed. That is, the SAC etching process is started as a part (for example, the upper part) of the second spacer forming film 80 which remains without being etched and whose upper end is further flat and whose edge portion is thicker than in the conventional case. The second spacer formation film 80 is exposed only in the process of forming the storage node contact hole 100, and SAC etching is performed on the structure having a flat upper end portion that is not etched. For this reason, spacer loss (eg, shoulder corrosion ) can be significantly reduced. Thereby, an etching margin is increased, and an accidental short circuit between the conductive pattern 55 and the storage node contact pad 30 can be prevented .

本発明のまた他の実施形態によると（線形コンタクトの場合）、図９に当該する工程の間に、第２スペーサ形成膜８０の上端をさらにエッチングすることができるが、従来技術のエッジ部分より厚さが厚くなる。前述した実施形態のように、第２スペーサ形成膜８０にオーバーレイングする第３層間絶縁膜９０の形成後、スペーサの形成前にもＳＡＣエッチングは依然として始まる。この場合、単一膜スペーサ８５もストレージノードコンタクトホール１００の生成と共に形成される。 According to another embodiment of the present invention (in the case of a linear contact), the upper end of the second spacer formation film 80 can be further etched during the step corresponding to FIG. Thickness increases. As in the above-described embodiment, after the formation of the third interlayer insulating film 90 overlaid on the second spacer formation film 80, the SAC etching still starts before the formation of the spacer. In this case, the single film spacer 85 is also formed along with the generation of the storage node contact hole 100.

コンタクトプラグ（図示せず）がストレージノードコンタクトホール１００内に形成され、通常的な方法を利用してストレージノードコンタクトパッド３０に電気的に連結される。例えば、タングステンのような金属をストレージノードコンタクトホール１００に蒸着させることができる。金属の蒸着後、化学機械的研磨（ＣＭＰ）工程を含む平坦化段階を実施することができる。 A contact plug (not shown) is formed in the storage node contact hole 100 and is electrically connected to the storage node contact pad 30 using a conventional method. For example, a metal such as tungsten can be deposited on the storage node contact hole 100. After metal deposition, a planarization step including a chemical mechanical polishing (CMP) process can be performed.

図１２はストレージノードコンタクトホール１００の平面図を示す。図１３は図１２のＡ−Ａ′線に沿って切断したストレージノードコンタクトホール１００の断面図である。図１４は図１２のＢ−Ｂ′線に沿って切断した断面図である。 FIG. 12 shows a plan view of the storage node contact hole 100. FIG. 13 is a cross-sectional view of storage node contact hole 100 taken along line AA ′ of FIG. 14 is a cross-sectional view taken along the line BB ′ of FIG.

図１３に示すように、前述した方法により形成された単一膜スペーサ８５は上部８７及び下部８９を含むことができる。上部８７は下部８９と異なる物質により構成されることが望ましい。前記下部８９は例えば、シリコン酸化物を含む第１スペーサ形成膜７０から形成することが望ましく、上部８７は例えば、シリコン窒化物を含む第２スペーサ形成膜８０から形成することが望ましいからである。 As shown in FIG. 13, the single film spacer 85 formed by the above-described method may include an upper portion 87 and a lower portion 89. The upper portion 87 is preferably made of a material different from that of the lower portion 89. This is because the lower portion 89 is preferably formed from the first spacer forming film 70 including, for example, silicon oxide, and the upper portion 87 is preferably formed from the second spacer forming film 80 including, for example, silicon nitride.

従って、誘電率が高いシリコン窒化物単独のスペーサ形成とは異なり、誘電率が相対的に低い誘電物質（例えば、シリコン酸化物）と誘電率が相対的に高い物質（例えば、シリコン窒化物）の膜を結合して、導電性ライン（ローディング）寄生キャパシタンス（例えば、ビットライン寄生キャパシタンス）を実質的に減少させることができる（例えば、２５％超過）。従って、各ビットラインに従来よりもさらに多くのセルを形成することができるので、セルアレイ効率が増大され、これにより収率を高くすることができ、製造費用を減少させることができる。 Therefore, unlike the formation of a silicon nitride alone spacer having a high dielectric constant, a dielectric material having a relatively low dielectric constant (eg, silicon oxide) and a material having a relatively high dielectric constant (eg, silicon nitride) are used. Films can be combined to substantially reduce conductive line (loading) parasitic capacitance (eg, bit line parasitic capacitance) (eg, greater than 25%). Accordingly, since more cells can be formed on each bit line than before, the cell array efficiency is increased, which can increase the yield and reduce the manufacturing cost.

図１３に示すように、前述した工程の結果、ストレージノードコンタクトホール１００が形成される領域に単一膜スペーサ８５が形成される。しかし、これと反対に、図１４に示すように、Ｂ−Ｂ′線が拡張される領域にはエッチングされない膜のみが存在する（即ち、単一膜スペーサが形成されない）。これはストレージノードコンタクトホール１００が形成される時及び場所で単一膜スペーサ８５を形成するためである。 As shown in FIG. 13, a single film spacer 85 is formed in the region where the storage node contact hole 100 is formed as a result of the above-described steps. However, on the contrary, as shown in FIG. 14, only the film that is not etched exists in the region where the BB ′ line is expanded (that is, the single film spacer is not formed). This is because the single film spacer 85 is formed when and where the storage node contact hole 100 is formed.

従って、このような工程が半導体装置で実施されると、非セル（ｎｏｎ−ｃｅｌｌ）領域（別途に図示せず）は、図１４に示した構造のように単一膜スペーサを含まずに、一方、セル領域は前述したように単一膜スペーサ８５を含む（図１３参照）。“非セル領域”とは、メモリセルではない半導体装置領域、例えば、周辺回路領域、コア回路領域またはこれら全てを称する。 Therefore, when such a process is performed on a semiconductor device, a non-cell region (not shown separately) does not include a single film spacer as in the structure shown in FIG. On the other hand, the cell region includes the single film spacer 85 as described above (see FIG. 13). The “non-cell region” refers to a semiconductor device region that is not a memory cell, for example, a peripheral circuit region, a core circuit region, or all of them.

上述したように、ビットラインの側壁上にスペーサを形成することに対して説明したが、本発明はゲート電極用のような他の側壁スペーサ構造物にも適用することができる。本発明は、ＤＲＡＭ、ＳＲＡＭ及び埋め込まれた（ｅｍｂｅｄｄｅｄ）メモリのようなメモリ装置を含む多様な種類の半導体装置にも適用することができる。また、本発明は、線形コンタクトのような多様な種類のコンタクトにも適用可能である。このような線形コンタクトは、例えば、層間誘電膜上で右側角度にビットラインを交差させた線形溝を有するマスクパターンを形成して作ることもできる。線形コンタクトホールは前記技術方法を利用して層間誘電膜で形成される。線形コンタクトホールはビットラインに垂直である方向に拡張される。続いて、導電性物質が線形コンタクトホールに形成される。生成される構造物が平坦化され、個別的なストレージノードコンタクトパッドが形成される。 As described above, the formation of the spacer on the side wall of the bit line has been described. However, the present invention can be applied to other side wall spacer structures such as for a gate electrode. The present invention can also be applied to various types of semiconductor devices including memory devices such as DRAM, SRAM, and embedded memory. The present invention is also applicable to various types of contacts such as linear contacts. Such a linear contact can be made, for example, by forming a mask pattern having a linear groove having a bit line intersecting at a right angle on the interlayer dielectric film. The linear contact hole is formed of an interlayer dielectric film using the above-described technical method. The linear contact hole is extended in a direction that is perpendicular to the bit line. Subsequently, a conductive material is formed in the linear contact hole. The resulting structure is planarized to form individual storage node contact pads.

以上、本発明の実施例を詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を逸脱することなく、本発明の実施例を修正または変更できるであろう。 As mentioned above, although the Example of this invention was described in detail, this invention is not limited to this, As long as it has normal knowledge in the technical field to which this invention belongs, without deviating from the thought and spirit of this invention. The embodiments of the present invention could be modified or changed.

従来技術による自己整合ストレージノードコンタクトの製造方法の段階を説明するための断面図である。FIG. 6 is a cross-sectional view for explaining a stage of a manufacturing method of a self-aligned storage node contact according to a conventional technique. 従来技術による自己整合ストレージノードコンタクトの製造方法の段階を説明するための断面図である。FIG. 6 is a cross-sectional view for explaining a stage of a manufacturing method of a self-aligned storage node contact according to a conventional technique. 従来技術による自己整合ストレージノードコンタクトの製造方法の段階を説明するための断面図である。FIG. 6 is a cross-sectional view for explaining a stage of a manufacturing method of a self-aligned storage node contact according to a conventional technique. 従来技術による自己整合ストレージノードコンタクトの製造方法の段階を説明するための断面図である。FIG. 6 is a cross-sectional view for explaining a stage of a manufacturing method of a self-aligned storage node contact according to a conventional technique. 従来技術による自己整合ストレージノードコンタクトの製造方法の段階を説明するための断面図である。FIG. 6 is a cross-sectional view for explaining a stage of a manufacturing method of a self-aligned storage node contact according to a conventional technique. 本発明の一実施形態による図１２のＡ−Ａ′、Ｂ−Ｂ′の方向の自己整合ストレージノードコンタクトの製造方法を説明するための断面図である。FIG. 13 is a cross-sectional view illustrating a method of manufacturing a self-aligned storage node contact in the direction of AA ′ and BB ′ of FIG. 12 according to an embodiment of the present invention. 本発明の一実施形態による図１２のＡ−Ａ′、Ｂ−Ｂ′方向の自己整合ストレージノードコンタクトの製造方法を説明するための断面図である。FIG. 13 is a cross-sectional view illustrating a method of manufacturing a self-aligned storage node contact in the AA ′ and BB ′ directions of FIG. 12 according to an embodiment of the present invention. 本発明の一実施形態による図１２のＡ−Ａ′、Ｂ−Ｂ′方向の自己整合ストレージノードコンタクトの製造方法を説明するための断面図である。FIG. 13 is a cross-sectional view illustrating a method of manufacturing a self-aligned storage node contact in the AA ′ and BB ′ directions of FIG. 12 according to an embodiment of the present invention. 本発明の一実施形態による図１２のＡ−Ａ′、Ｂ−Ｂ′方向の自己整合ストレージノードコンタクトの製造方法を説明するための断面図である。FIG. 13 is a cross-sectional view illustrating a method of manufacturing a self-aligned storage node contact in the AA ′ and BB ′ directions of FIG. 12 according to an embodiment of the present invention. 本発明の一実施形態による図１２のＡ−Ａ′、Ｂ−Ｂ′方向の自己整合ストレージノードコンタクトの製造方法を説明するための断面図である。FIG. 13 is a cross-sectional view illustrating a method of manufacturing a self-aligned storage node contact in the AA ′ and BB ′ directions of FIG. 12 according to an embodiment of the present invention. 本発明の一実施形態による図１２のＡ−Ａ′、Ｂ−Ｂ′方向の自己整合ストレージノードコンタクトの製造方法を説明するための断面図である。FIG. 13 is a cross-sectional view illustrating a method of manufacturing a self-aligned storage node contact in the AA ′ and BB ′ directions of FIG. 12 according to an embodiment of the present invention. 自己整合ストレージノードコンタクトの平面図である。FIG. 6 is a plan view of a self-aligned storage node contact. 本発明の一実施形態による図１２のＡ−Ａ′、Ｂ−Ｂ′方向の自己整合ストレージノードコンタクトの断面図である。FIG. 13 is a cross-sectional view of the self-aligned storage node contact in the AA ′ and BB ′ directions of FIG. 12 according to an embodiment of the present invention. 本発明の一実施形態による図１２のＡ−Ａ′、Ｂ−Ｂ′方向の自己整合ストレージノードコンタクトの断面図である。FIG. 13 is a cross-sectional view of the self-aligned storage node contact in the AA ′ and BB ′ directions of FIG. 12 according to an embodiment of the present invention.

４０ 第２層間絶縁膜
５０ ビットライン
５１ 底面
６１ 上面
７０ 第１スペーサ形成膜
８０ 第２スペーサ形成膜
９０ 第３層間絶縁膜
９２ 開口
１２０ 第１層間絶縁膜
１３０ ストレージノードコンタクトパッド
１４０ 第２層間絶縁膜
１５０ ビットライン
１５５ ビットラインスタック
１６０ キャッピング膜
１８０ シリコン窒化膜
１９０ 第３層間絶縁膜 40 second interlayer insulating film 50 bit line 51 bottom surface 61 upper surface 70 first spacer forming film 80 second spacer forming film 90 third interlayer insulating film 92 opening 120 first interlayer insulating film 130 storage node contact pad 140 second interlayer insulating film 150 Bit line 155 Bit line stack 160 Capping film 180 Silicon nitride film 190 Third interlayer insulating film

Claims (4)

半導体基板を備えかつセル領域と非セル領域を含む半導体装置において、
前記半導体基板上に第１層間絶縁膜が形成されており、
第１層間絶縁膜にはコンタクトパッドが形成されており、
前記第１層間絶縁膜およびコンタクトパッドの全体にわたって第２層間絶縁膜が形成されており、
前記セル領域は、
各々が異なる物質を含む上部と下部を備える単一膜スペーサが側壁上に形成され、各々が導電性ライン及びキャッピング膜を備えて互いに隣接する半導体基板上に形成された第１導電性パターンを含み、
前記非セル領域は、
導電性ライン及びキャッピング膜を備え、互いに隣接する半導体基板上の第２導電性パターンと、
前記キャッピング膜の上面と前記導電性ラインの低面間に形成され、前記隣接する第２導電性パターン間に蒸着され、非セル領域内で前記隣接する第２導電性パターン間でエッチングされない第１スペーサ形成膜と、
前記第２導電性パターン上に形成され、非セル領域内で前記隣接する第２導電性パターン間でエッチングされない第２スペーサ形成膜と、
第２スペーサ形成膜上に形成された第１層間絶縁膜とを含むことを特徴とする半導体装置。 In a semiconductor device comprising a semiconductor substrate and including a cell region and a non-cell region,
A first interlayer insulating film is formed on the semiconductor substrate;
A contact pad is formed on the first interlayer insulating film,
A second interlayer insulating film is formed over the first interlayer insulating film and the contact pad;
The cell region is
A single film spacer is formed on the sidewall, each having an upper portion and a lower portion, each including a different material, and each includes a first conductive pattern formed on a semiconductor substrate adjacent to each other with a conductive line and a capping film. ,
The non-cell region is
A second conductive pattern on a semiconductor substrate adjacent to each other, comprising a conductive line and a capping film;
A first layer formed between the upper surface of the capping layer and the lower surface of the conductive line, deposited between the adjacent second conductive patterns, and not etched between the adjacent second conductive patterns in a non-cell region. A spacer forming film;
A second spacer forming film formed on the second conductive pattern and not etched between the adjacent second conductive patterns in a non-cell region;
And a first interlayer insulating film formed on the second spacer forming film. 前記下部が前記上部より実質的に低い誘電常数を有することを特徴とする請求項１に記載の半導体装置。 The semiconductor device according to claim 1 , wherein the lower portion has a dielectric constant substantially lower than that of the upper portion. 前記下部が上部に対してエッチング選択比を有することを特徴とする請求項１に記載の半導体装置。 The semiconductor device according to claim 1 , wherein the lower portion has an etching selectivity with respect to the upper portion. 前記上部が全体的に前記下部上に垂直に積層されることを特徴とする請求項１に記載の半導体装置。 The semiconductor device according to claim 1 , wherein the upper portion is stacked vertically on the lower portion as a whole.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100956597B1 (en) 2003-07-22 2010-05-11 주식회사 하이닉스반도체 method for fabricating semiconductor device
KR100596845B1 (en) * 2003-10-22 2006-07-04 주식회사 하이닉스반도체 Method for Forming Contact of Semiconductor Device
JP4543392B2 (en) 2005-11-01 2010-09-15 エルピーダメモリ株式会社 Manufacturing method of semiconductor device
KR100805009B1 (en) * 2006-03-02 2008-02-20 주식회사 하이닉스반도체 Method for manufacturing a semiconductor device
KR102321373B1 (en) 2015-08-19 2021-11-02 삼성전자주식회사 Method for fabricating semiconductor device
KR102572514B1 (en) * 2018-04-17 2023-08-31 삼성전자주식회사 Semiconductor device and method for manufacturing the same
TWI685085B (en) * 2019-02-26 2020-02-11 華邦電子股份有限公司 Memory device and method of manufacturing the same
KR20220014387A (en) 2020-07-24 2022-02-07 삼성전자주식회사 Semiconductor memory device and method for manufacturing the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4086926B2 (en) * 1997-01-29 2008-05-14 富士通株式会社 Semiconductor device and manufacturing method thereof
KR100334393B1 (en) * 1999-06-30 2002-05-03 박종섭 Fabricating method for semiconductor device
US6194302B1 (en) * 1999-09-30 2001-02-27 Taiwan Semiconductor Manufacturing Company Integrated process flow to improve the electrical isolation within self aligned contact structure
KR100314134B1 (en) * 1999-12-06 2001-11-15 윤종용 Semiconductor device having a self-aligned contact and fabricating method therefor
US6372525B1 (en) * 1999-12-20 2002-04-16 Taiwan Semiconductor Manufacturing Company Wafer-level antenna effect detection pattern for VLSI
KR100352909B1 (en) * 2000-03-17 2002-09-16 삼성전자 주식회사 Method of forming self-aligned contact structure in semiconductor device and self-aligned contact structure fabricated thereby
JP3410063B2 (en) * 2000-05-15 2003-05-26 沖電気工業株式会社 Semiconductor device and manufacturing method thereof
US6380042B1 (en) * 2001-02-15 2002-04-30 Winbond Electronics Corp. Self-aligned contact process using stacked spacers

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