KR100194600B1 - Manufacturing method of multilayer metal wiring - Google Patents
Manufacturing method of multilayer metal wiring Download PDFInfo
- Publication number
- KR100194600B1 KR100194600B1 KR1019950042598A KR19950042598A KR100194600B1 KR 100194600 B1 KR100194600 B1 KR 100194600B1 KR 1019950042598 A KR1019950042598 A KR 1019950042598A KR 19950042598 A KR19950042598 A KR 19950042598A KR 100194600 B1 KR100194600 B1 KR 100194600B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- insulating film
- metal
- interlayer insulating
- pillar
- Prior art date
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 다층 금속배선 제조방법에 관한 것으로서, 종래기술의 초고집적(ULSI) 소자 제작에 있어서 완벽한 금속 스텝커버리지에 따른 일렉트로마이그레이션등의 문제점을 해결하기 위해 다수의 금속배선 형성에 있어서, 역상의 비아 홀이 형성된 기둥(Pillar)을 먼저 형성하고, 전도층을 나중에 형성한 후 평탄화를 수행하도록 하는 것을 특징으로 하는 다층 금속배선 제조방법을 제공함으로써 일렉트로마이그레이션등의 문제점을 해결하고 금속간 절연막의 두께 조절이 가능하여 기생 캐패시턴스를 줄일 수 있으며, 비아 저항을 감소시킬 수 있다는 특징이 있다.The present invention relates to a method for manufacturing a multi-layer metal wiring, in order to solve the problems such as electromigration due to the complete metal step coverage in the manufacturing of ultra-high-density (ULSI) device of the prior art, in the formation of a plurality of metal wiring, via inverted via Solving problems such as electromigration and controlling the thickness of the intermetallic insulating layer by providing a method of manufacturing a multilayer metal wiring, characterized in that the first pillar is formed, the conductive layer is formed later, and the planarization is performed. This feature reduces parasitic capacitance and reduces via resistance.
Description
제1도의 (a) 내지 (c)는 종래기술의 반도체 장치의 다층 금속배선 제조를 위한 제조공정도.(A)-(c) of FIG. 1 is a manufacturing process chart for manufacturing the multilayer metal wiring of the semiconductor device of the prior art.
제2도의 (a) 내지 (f)는 본 발명의 다층 금속배선 제조 공정도.(A) to (f) of FIG. 2 is a manufacturing process diagram of the multi-layered metal wiring of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 실리콘 기판 2 : 격리절연막1 silicon substrate 2 insulating film
3 : 게이트 전극 4 : 확산영역3: gate electrode 4: diffusion region
6 : 층간절연막 11, 21 : 제1, 2 장벽금속층6: interlayer insulating film 11, 21: first and second barrier metal layers
12, 22 : 제1, 2 금속층12, 22: first and second metal layers
13 : 제1식각 종료점 감지층 및 제1금속층 반사감소막13: first etch endpoint detection layer and the first metal layer reflective reduction film
23 : 제2금속층 반사감소막 14 : 기둥용 금속층23: second metal layer reflection reducing film 14: metal layer for pillar
14' : 기둥(pillar) 15 : 기둥용 금속층 반사감소막14 ': Pillar 15: Metal layer reflective film for pillar
16 : 기둥 영역 정의 포토레지스트층 17 : 제1전도층 정의 포토레지스트층16: column region defining photoresist layer 17: first conductive layer defining photoresist layer
18 : 제1층간절연막18: first interlayer insulating film
19 : 평탄화를 위한 소모성 포토레지스트 혹은 스핀-온-글래스층19: Consumable photoresist or spin-on-glass layer for planarization
20 : 제1전도층 30 : 제2전도층20: first conductive layer 30: second conductive layer
본 발명은 다층 금속배선 제조방법에 관한 것으로, 특히 초고집적(ULSI)소자의 다층 금속배선을 제조하는데 있어서 역 비아 홀(Via hole)에 의한 기둥(Pillar)을 먼저 형성하고, 전도층을 나중에 형성한 후 평탄화를 수행하도록 하는 것을 특징으로 하는 다층 금속배선 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a method for manufacturing a multi-layered metal wiring, particularly in the manufacture of a multi-layered metal wiring of an ultra high integration (ULSI) device, first forming a pillar by a reverse via hole, and then forming a conductive layer later. It relates to a multi-layer metal wiring manufacturing method characterized in that to perform a planarization after.
일반적으로, 서브 마이크론(sub-micron) 소자를 이용한 IC칩 크기의 결정은 제조공정이 가능한 설계규칙에 의해 결정된다.In general, the determination of IC chip size using sub-micron devices is determined by design rules that allow for manufacturing processes.
이중에서 소자간 배선을 위한 금속의 피치(pitch)에 의해 결정되는 것이 대부분이다.Most of them are determined by the pitch of the metal for inter-element wiring.
이를 해결하기 위한 방법이 바로 금속 다층 배선 방법으로서, 설계의 유연성(flexibility)을 찾고 칩의 면적을 줄이는 집적도 증대를 꾀함으로써 다기능, 고성능을 구현할 수 있는 것이다.The solution to this problem is the metal multi-layer wiring method, which can realize multifunction and high performance by seeking design flexibility and increasing integration density by reducing chip area.
그러나, 이와같은 다층 배선방법은 여러가지 문제점들을 갖고 있다.However, this multilayer wiring method has various problems.
첫번째로, 금속(예:Al)의 용융점이 낮은 관계로 주로 500℃ 이하로 저온 공정이 필요하게 되었고, 이에따라 금속간 절연막(IMD:Inter-Metal Dielectric)으로 플라즈마 화학 기상증착법(PECVD)이 주로 사용되고 있다.First, due to the low melting point of metals (eg Al), low temperature process is required to be below 500 ° C. Therefore, plasma chemical vapor deposition (PECVD) is mainly used as inter-metal dielectric (IMD). have.
두번째로는 금속의 증착방법인데, 특히 비아 홀을 통한 금속간 연결방법이 문제가 되고 있다.Secondly, a deposition method of metals, in particular, a method of connecting metals through via holes has become a problem.
즉, 실리콘 기판, 게이트, 하층 금속선등과 자연 발생적으로 생기는 기생 캐패시턴스를 줄이기 위해서는 두꺼운 금속간 절연막이 필요하며, 이에따라 비아 홀 크기와 금속간 절연막 두께의 비인 종횡비(Aspect ratio)가 커지게 된다.In other words, in order to reduce the parasitic capacitance naturally occurring in the silicon substrate, the gate, the lower metal line, and the like, a thick intermetallic insulating film is required, thereby increasing the aspect ratio, which is a ratio between the via hole size and the intermetallic insulating film thickness.
그러나 종횡비가 커지게 되면 종래의 물리적 금속증착방법인 스퍼터 방식을 사용하게 될 경우 비아 홀 벽면에 증착되는 금속의 두께가 얇아 일렉트로마이그레이션(Electromigration) 등의 심각한 전기적 문제가 발생되며, 또한 화학기상증착을 사용한 플러그(Plug) 형성등의 방법이 이용되고 있으나 이 또한 불필요한 영역의 결함에 의한 수율 감소등의 문제점이 있다.However, when the aspect ratio is increased, when the sputter method, which is a conventional physical metal deposition method, is used, the thickness of the metal deposited on the wall of the via hole is thin, causing serious electrical problems such as electromigration, and chemical vapor deposition. Although a method of forming a used plug or the like is used, this also has problems such as a decrease in yield due to unnecessary area defects.
세번째로는 반사도가 심한 금속막의 패턴(pattern) 형성기술 및 건식식각에 의한 금속 프로파일 조절기술 등이 문제가 되고 있으며, 그 이외에도 비아(Via) 저항 개선문제, 자온공정에 따른 입자문제제 의한 저 수율등 종래의 다층 배선기술에서 해결하여야 할 문제점이 있다.Third, there is a problem of pattern formation technology of metal film with high reflectivity and metal profile control technology by dry etching, besides, improvement of via resistance and low yield due to particle problem due to the heating process. There is a problem to be solved in the conventional multilayer wiring technology.
이에따른 종래기술에 의한 다층 금속배선 제조방법의 실시예(2차 금소배선 까지만 형성)를 제1도를 참조하여 설명한다.An embodiment of the method for manufacturing a multi-layer metal wiring according to the related art (forms up to secondary gold wiring) according to the related art will be described with reference to FIG.
먼저, (a) 공정은 다음과 같다.First, (a) process is as follows.
실리콘 기판(1) 위에 인(P)이나 비스(As)가 도핑된 n+영역 또는 붕소(B)가 도핑된 p+영역(4)을 형성하고, 또한 상기 실리콘 기판(1) 상부 소정 위치에 격리 절연막(2)을 형성한다.An n + region doped with phosphorus (P) or bis (As) or a p + region doped with boron (B) is formed on the silicon substrate 1, and at a predetermined position on the silicon substrate 1. An isolation insulating film 2 is formed.
그 후, 상기 실리콘 기판(1) 위에 게이트전극(3)을 형성하고, 이 게이트전극(3) 상면과 상기 n+영역 또는 p+영역(4) 상면에 접촉창(5)을 형성한다.Thereafter, a gate electrode 3 is formed on the silicon substrate 1, and a contact window 5 is formed on an upper surface of the gate electrode 3 and an upper surface of the n + region or the p + region 4.
이때 상기 게이트전극(3)의 양끝단은 측벽을 갖는다.In this case, both ends of the gate electrode 3 have sidewalls.
이러한 구조 상부 전 표면에 층간 절연막(ILD:LTO 또는 BPSG)(6)을 형성하고, 통상적인 리소그라피에 의해 상기 층간 절연막(6) 중 1차 금속이 형성될 부분을 식각한 후 Ti/TiN, TiW, MoSix등의 금속막을 사용한 장벽 금속층(7a), Al 등을 사용한 금속층(7b) 그리고 반사감소막(7c)으로 이루어진 1차 금속배선(7)을 형성한다.An interlayer insulating film (ILD: LTO or BPSG) 6 is formed on the entire surface of the upper portion of the structure, and the portion of the interlayer insulating film 6 to be formed of the primary metal is etched by conventional lithography, followed by Ti / TiN, TiW. A primary metal wiring 7 comprising a barrier metal layer 7a using a metal film such as MoSix, a metal layer 7b using Al, and a reflection reducing film 7c.
그리고 리소그라피 공정을 거쳐 상기 1차 금속배선(7)의 소정 영역을 형성한다.Then, a predetermined region of the primary metal wiring 7 is formed through a lithography process.
(b) 공정은 2차 금속배선(10)과의 연결을 위한 비아 홀(Via hole)을 형성하기 위해 금속배선간 절연막(주로 PEVCD 산화막 사용)(8)을 증착하고, 비아홀 영역(9a)을 리소그라피 공정에 의해 정의한 뒤 상기 금속배선간 절연막(8)과 감광제(미도시됨)을 제거하여 비아 홀을 형성하는 공정이다.(b) The process deposits an intermetal interconnection film (mainly using a PEVCD oxide film) 8 to form a via hole for connection with the secondary metal wiring 10, and deposits the via hole region 9a. Defined by a lithography process, a via hole is formed by removing the intermetallic insulating film 8 and a photosensitive agent (not shown).
이때, 참조번호 9는 상기 1차 금속배선(7)과 후술할 2차 금속배선(10)이 접촉되는 부위를 나타낸다.In this case, reference numeral 9 denotes a portion where the primary metal wiring 7 and the secondary metal wiring 10 to be described later contact.
(c) 공정은 상기 비아 홀이 완성된 후에는 상기 제1차 금속배선(7)의 형성 방법과 동일하게 장벽금속층(10a), 금속층(10b) 그리고 반사감소막(10c)으로 이루어진 2차 금속배선(10)을 증착하고 리소그라피 공정을 거쳐 2차 금속배선(10) 영역을 정의한 뒤 식각 공정과 감광제(미도시됨)를 제거하는 공정이다.(c) The second metal is formed of the barrier metal layer 10a, the metal layer 10b, and the reflection reducing film 10c in the same manner as the method of forming the primary metal wiring 7 after the via hole is completed. After depositing the wiring 10 and defining a region of the secondary metal wiring 10 through a lithography process, an etching process and a photoresist (not shown) are removed.
이와같이 종래기술의 공정은 1차 금속, 비아 홀, 2차 금속 순서로 공정을 수행하여 다층 금속배선을 한 것이다.As described above, the prior art processes are performed in the order of the primary metal, the via hole, and the secondary metal in order to perform multilayer metal wiring.
이러한 종래기술은 초고집적(ULSI) 소자 제작에 있어서 2차 금속이 증착되는 부위(참조부호 A)가 얇게 되어 일렉트로마이그레이션 현상이 발생하게 되고, 1차 금속과 2차 금속의 접촉 부위(참조부호 9)가 불안하여 비아 저항이 커지게 되며, 또한 상기 금속배선간 절연막(8)의 평탄도가 나빠져서 다층 금속배선이 곤란하였던(그 이유는 금속의 크랙(Crack) 현상 및 금속 잔유물에 의한 전기적 합선 현상등 때문이다) 문제점들이 있었다.In the prior art, in the manufacture of ultra-high integrated (ULSI) devices, a portion where a secondary metal is deposited (reference A) becomes thin and an electromigration phenomenon occurs, and a contact portion between a primary metal and a secondary metal (reference 9) ), The via resistance becomes large, and the flatness of the insulating film 8 between the metal wires is deteriorated, so that the multilayer metal wiring is difficult (due to the cracking of the metal and the electric short circuit due to the metal residue). Etc.) There were problems.
따라서, 본 발명은 상기 문제점을 해결하기 위해 비아 홀의 역상을 갖는 기둥(Pillar)을 먼저 형성하고 금속 배선을 나중에 형성한 후 평탄화를 수행하도록 함으로써 다층 금속을 배선하기 위한 다층 금속배선 제조방법을 제공하는데 그 목적이 있다.Accordingly, the present invention provides a method of manufacturing a multilayer metal wiring for wiring multilayer metal by first forming a pillar having a reverse phase of a via hole and forming a metal wiring later, and then performing planarization to solve the above problem. The purpose is.
상기 목적을 달성하기 위한 본 발명의 기술적인 특징은, 제1도전형의 반도체 기판과, 상기 반도체 기판 표면의 소정 부분에 소자영역을 한정하는 격리절연막과, 상기 격리절연막 사이의 반도체 기판 상에 게이트산화막을 개재시켜 형성된 게이트전극과, 상기 게이트전극 양측의 반도체 기판에 형성된 제2도전형의 확산영역과, 상기 확산영역을 노출시키도록 형성된 층간절연막을 포함하는 반도체소자의 다층 금속배선의 제조방법에 있어서, 상기 층간절연막의 상부에 상기 확산영역 및 게이트와 접촉되도록 제1전도층을 형성하는 공정과, 상기 제1전도층의 상부의 소정 부분에 상기 제1전도층과 전기적으로 연결되게 전도성 기둥을 형성하는 공정과, 상기 제1전도층의 상부에 상기 기둥이 덮혀지도록 제1층간절연막을 증착하고 포토레지스트층 혹은 스핀-온-글래스(SOG)층을 도포하는 평탄화 공정과, 상기 기둥의 상부가 노출되게 포토레지스트층 혹은 스핀-온-글래스층과 제1층간절연막을 상기 제1층간절연막의 표면이 평탄하도록 제거하는 공정과, 상기 제1층간절연막의 상부에 상기 기둥과 접촉되는 제2전도층을 형성하는 공정으로 이루어져 다층 금속배선의 제조를 할 수 있는 것이다.A technical feature of the present invention for achieving the above object is a semiconductor substrate of a first conductive type, an isolation insulating film defining an element region in a predetermined portion of the surface of the semiconductor substrate, and a gate on the semiconductor substrate between the insulating insulating film. A gate electrode formed through an oxide film, a second conductive diffusion region formed on a semiconductor substrate on both sides of the gate electrode, and an interlayer insulating film formed to expose the diffusion region. The method may further include forming a first conductive layer on the interlayer insulating layer to contact the diffusion region and the gate, and a conductive pillar electrically connected to the first conductive layer on a predetermined portion of the first conductive layer. And forming a first interlayer insulating film so that the pillar is covered on the first conductive layer, and forming a photoresist layer or A planarization process for applying a SOG layer, and removing the photoresist layer or the spin-on-glass layer and the first interlayer insulating film so that the surface of the first interlayer insulating film is flat so that the top of the pillar is exposed. And forming a second conductive layer in contact with the pillar on top of the first interlayer insulating film.
이하, 본 발명을 첨부된 도면에 의거하여 제2전도층까지의 형성 공정을 상세히 설명하면 다음과 같다.Hereinafter, the formation process up to the second conductive layer based on the present invention will be described in detail.
본 발명에 따른 다층 금속배선 제조방법은 제2도의 (a) 내지 (f)에 도시된 바와 같다.Method for manufacturing a multi-layered metal wiring according to the present invention is as shown in (a) to (f) of FIG.
먼저 (a) 공정은, 제1도전형의 실리콘 기판(1)과, 상기 실리콘 기판(1) 표면의 소정 부분에 소자영역을 한정하는 격리절연막(2)과, 상기 격리 절연막(2) 사이의 실리콘 기판(1) 상에 게이트산화막(3')을 개재시켜 형성된 게이트전극(3)과, 상기 게이트전극(3) 양측의 실리콘 기판(1)에 형성된 제2도전형의 확산영역(예; n+영역 또는 p+영역)(4)과, 상기 확산영역(4)을 노출시키도록 형성된 층간절연막(ILD)(6)과, 상기 층간절연막(6)의 상부에 상기 확산영역(4)과 접촉되도록 Ti/TiN, TiW, MoSix등의 금속이 사용된 제1장벽금속층(11), Al, Cu 등이 사용된 제1금속층(12), 제1금속의 반사제거 및 기둥 형성시 식각 종료점(end-point)을 감지하는 제1식각 종료점 감지층(13)으로 이루어진 제1전도층(20)을 형성하고, 그 위에 기둥용 금속층(14), 기둥용 금속층 반사감소막(15)을 순차로 증착하는 공정이다.First, the step (a) is performed between the silicon substrate 1 of the first conductivity type, the isolation insulating film 2 defining the element region at a predetermined portion of the silicon substrate 1 surface, and the isolation insulating film 2. A gate electrode 3 formed on the silicon substrate 1 with a gate oxide film 3 'interposed therebetween, and a diffusion region of a second conductivity type formed on the silicon substrate 1 on both sides of the gate electrode 3 (for example, n). + Region or p + region) 4, an interlayer insulating film (ILD) 6 formed to expose the diffusion region 4, and contacting the diffusion region 4 on the interlayer insulating film 6 The first barrier metal layer 11 using metals such as Ti / TiN, TiW, MoSix, etc., the first metal layer 12 using Al, Cu, etc., and the end point of etching during reflection removal and pillar formation forming a first conductive layer 20 comprising a first etch endpoint detection layer 13 for sensing a -point, and sequentially depositing the pillar metal layer 14 and the pillar metal layer reflection reducing film 15 thereon. It is a step.
여기서, 상기 제1식각 종료점 감지층(13)은 금속막의 반사도를 줄여 다음 공정인 리소그라피 공정에서 원하는 크기의 금속배선을 정의하기 위해 사용되는 층으로, TiN, TiW, MoSix 등의 금속막이 사용된다(상기 제1장벽금속층(11)과 유사한 물질을 사용).Here, the first etching endpoint detection layer 13 is a layer used to reduce the reflectivity of the metal film to define a metal wiring of a desired size in a lithography process, which is the next process, and a metal film such as TiN, TiW, MoSix, etc. is used ( Using a material similar to the first barrier metal layer (11).
다음의 (b) 공정은, 상기 제1전도층(20)의 상부의 소정 부분에 기둥 영역 정의 포토레지스트층(16)을 이용한 비아 홀의 역 형상(reverse image)이나 반대 형상 마스크를 이용하여 기둥영역을 정의한 후, 이 기둥 영역 정의 포토레지스트층(16)의 형상에 상응하게 상기 기둥용 금속층 반사감소막(15)과 기둥용 금속층(14)의 소정 부분만을 식각하여 전도성 기둥(14')을 형성하는 공정이다.In the next step (b), the pillar region is formed by using a reverse image or a reverse mask of a via hole using the pillar region defining photoresist layer 16 on a predetermined portion of the first conductive layer 20. After defining, the conductive pillar 14 ′ is formed by etching only a predetermined portion of the pillar metal layer reflection reducing film 15 and the pillar metal layer 14 corresponding to the shape of the pillar region defining photoresist layer 16. It is a process to do it.
이때 상기 기둥(14')의 높이에 따라 이후 형성될 제1층간절연막(18)의 두께를 조절한다.At this time, the thickness of the first interlayer insulating film 18 to be formed later is adjusted according to the height of the pillar 14 '.
(c) 공정은, 상기 제1전도층(20)의 소정 부분과 상기 기둥(14')을 제1전도층 정의 포토레지스트층(17)으로 도포한 후, 도포되지 않은 상기 제1전도층(20)을 식각하여 1차 배선을 완성하는 공정이다.The step (c) is performed by applying a predetermined portion of the first conductive layer 20 and the pillars 14 'to the first conductive layer defining photoresist layer 17, and then applying the uncoated first conductive layer ( 20) is the process of completing the primary wiring by etching.
(d) 공정은 (c) 공정에서 형성된 1차 배선 상부에 절연막을 형성하기 위한 공정으로, 낮은 온도(약 400℃ 내외나 그 이하)에서 증착 가능한 절연막인 플라즈마를 이용한 PECVD 산화막에 의해 제1층간절연막(18)을 형성하되, 상기 제1전도층(20) 상부에 상기 기둥(14')을 덮도록 하고, 그 상부에 평탄화를 위한 소모성 포토레지스트층 혹은 스핀-온-글래스층(SOG)(19)을 형성한다.Step (d) is a step for forming an insulating film on the primary wiring formed in step (c), and the first interlayer layer is formed by a PECVD oxide film using plasma, which is an insulating film that can be deposited at a low temperature (about 400 ° C or less). An insulating film 18 is formed to cover the pillar 14 'on the first conductive layer 20, and a consumable photoresist layer or spin-on-glass layer (SOG) for planarization thereon. 19).
그리고 (e) 공정은 상기 기둥(14')의 상부가 노출되도록 하는 공정으로서, 화학-기계적 연마(CMP:Chemical-Mechanical polishing) 또는 스핀-온-글래스(SOG), 에치 백(Etch back), 혹은 포토레지스트 에치 백등을 이용하여 상기 제1층간절연막(18)과 포토레지스트층 혹은 스핀-온-글래스층(19)을 제거하는 공정이다. 이 때, 상기 제1층간절연막(18)의 표면이 평탄하도록 한다.And (e) process is to expose the top of the pillar (14 '), such as chemical-mechanical polishing (CMP: chemical polishing) or spin-on-glass (SOG), etch back (Etch back), Alternatively, the first interlayer insulating film 18 and the photoresist layer or the spin-on-glass layer 19 are removed using a photoresist etch back lamp. At this time, the surface of the first interlayer insulating film 18 is made flat.
다층 금속배선을 형성하기 위해서는 상기에서 기술한 금속층 증착단계부터 제1층간절연막(18)의 표면 평탄화 단계까지를 반복수행하며, 이 때 반복횟수만큼 금속배선의 층이 형성된다. 다층 금속배선이 이루어진다.In order to form a multi-layered metal wiring, the above-described metal layer deposition step to the surface planarization step of the first interlayer insulating film 18 are repeatedly performed, and the metal wiring layer is formed as many times as the number of repetitions. Multi-layer metal wiring is achieved.
마지막으로, (f) 공정은 상기 (e) 공정에서 평탄화된 상기 제1층간절연막(18)의 상부에 상기 기둥(14')과 접촉되도록 제2전도층(30)(여기서는 최종 배선층)을 형성하는 공정이다.Finally, the step (f) forms the second conductive layer 30 (herein, the final wiring layer) on the top of the first interlayer insulating film 18 planarized in the step (e) so as to contact the pillar 14 '. It is a process to do it.
상기한 제2전도층(30)은 제2장벽금속층(21), 제2금속층(22) 그리고 제2금속층 반사감소막(23)을 순차로 형성한 것이다.The second conductive layer 30 is formed by sequentially forming the second barrier metal layer 21, the second metal layer 22, and the second metal layer reflection reducing film 23.
이에따라, 상기 제1전도층(20)은 비아 홀의 역상인 기둥(14')을 통해 제2전도층(30)과 연결되고, 이와같은 제조공정과 동일하게 형성되는 기둥에 의해 다수의 다른 전도층들을 연결할 수가 있으므로, 다층 금속배선을 할 수가 있는 것이다.Accordingly, the first conductive layer 20 is connected to the second conductive layer 30 through the pillar 14 ′, which is the reverse phase of the via hole, and a plurality of other conductive layers are formed by the pillar formed in the same manner as in the manufacturing process. Since they can be connected to each other, multilayer metal wiring can be performed.
이상과 같은 본 발명은 초고집적(ULSI) 소자 제작에 있어서 완벽한 금속 스텝커버리지에 따른 일렉트로마이그레이션등의 문제점을 해결하고, 금속간 절연막의 두께 조절이 가능하여 기생 캐패시턴스를 훨씬 줄일 수 있고, 비아 홀 저항의 감소등의 효과를 갖는다.As described above, the present invention solves problems such as electromigration due to perfect metal step coverage in manufacturing an ultra-high integration (ULSI) device, and enables to control the thickness of the intermetallic insulating layer, thereby greatly reducing parasitic capacitance, and via hole resistance. It has the effect of decrease.
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950042598A KR100194600B1 (en) | 1995-11-21 | 1995-11-21 | Manufacturing method of multilayer metal wiring |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950042598A KR100194600B1 (en) | 1995-11-21 | 1995-11-21 | Manufacturing method of multilayer metal wiring |
Publications (1)
Publication Number | Publication Date |
---|---|
KR100194600B1 true KR100194600B1 (en) | 1999-06-15 |
Family
ID=71783708
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019950042598A KR100194600B1 (en) | 1995-11-21 | 1995-11-21 | Manufacturing method of multilayer metal wiring |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100194600B1 (en) |
-
1995
- 1995-11-21 KR KR1019950042598A patent/KR100194600B1/en not_active IP Right Cessation
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6730573B1 (en) | MIM and metal resistor formation at CU beol using only one extra mask | |
US6884710B2 (en) | Semiconductor device having multi-layer copper line and method of forming same | |
US5801095A (en) | Production worthy interconnect process for deep sub-half micrometer back-end-of-line technology | |
KR100393967B1 (en) | method for forming metal line of semiconductor device | |
KR100194600B1 (en) | Manufacturing method of multilayer metal wiring | |
US6096633A (en) | Dual damascene process for forming local interconnect | |
KR20040061817A (en) | A method for forming a metal line of a semiconductor device | |
CN108962818B (en) | Capacitor structure and manufacturing method thereof | |
KR100249779B1 (en) | Method for forming a multi-metal interconnection in semiconductor device | |
US7112537B2 (en) | Method of fabricating interconnection structure of semiconductor device | |
KR20020034752A (en) | A metal wiring line in a semiconductor device and method for manufacturing the same | |
KR100223914B1 (en) | Forming method of multi layer wiring | |
KR100211956B1 (en) | Multi- metal wiring structure & method for manufacturing the same | |
JPH11186274A (en) | Dual damascene technique | |
KR0165379B1 (en) | Layer wiring method of semiconductor device | |
KR100645225B1 (en) | Method for forming metal wiring for semiconductor device and semiconductor device therefore | |
KR100398584B1 (en) | Method for manufacturing semiconductor device | |
KR100358570B1 (en) | A method for forming a metal line of a semiconductor device | |
KR100289672B1 (en) | Metallization of Self-arranged Unlanded Vias | |
KR100355863B1 (en) | a manufacturing method for lines of semiconductor devices | |
KR100955838B1 (en) | Semiconductor device and method for forming metal line in the same | |
KR100265971B1 (en) | Method for forming mutilayer of semiconductor device | |
KR20030080311A (en) | Method for protecting scratch defect of semiconductor device | |
KR0167282B1 (en) | Method for forming multilayer interconnection | |
KR100249827B1 (en) | Method for making a multi-metal interconnection with pillar formation |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20080131 Year of fee payment: 10 |
|
LAPS | Lapse due to unpaid annual fee |