KR100714890B1 - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

Info

Publication number
KR100714890B1
KR100714890B1 KR1020000076513A KR20000076513A KR100714890B1 KR 100714890 B1 KR100714890 B1 KR 100714890B1 KR 1020000076513 A KR1020000076513 A KR 1020000076513A KR 20000076513 A KR20000076513 A KR 20000076513A KR 100714890 B1 KR100714890 B1 KR 100714890B1
Authority
KR
South Korea
Prior art keywords
signal
signals
precharge
enable signal
response
Prior art date
Application number
KR1020000076513A
Other languages
English (en)
Other versions
KR20020047876A (ko
Inventor
이찬호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020000076513A priority Critical patent/KR100714890B1/ko
Publication of KR20020047876A publication Critical patent/KR20020047876A/ko
Application granted granted Critical
Publication of KR100714890B1 publication Critical patent/KR100714890B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits

Landscapes

  • Static Random-Access Memory (AREA)

Abstract

본 발명은 반도체 메모리 장치를 공개한다. 그 장치는 복수개의 워드 라인들과 복수개의 비트 라인쌍들 각각의 사이에 연결된 복수개의 메모리 셀들을 구비한 메모리 셀 어레이, 복수개의 제1신호들 각각에 응답하여 복수개의 비트 라인쌍들을 프리차지하고, 복수개의 제2신호들 각각에 응답하여 소정 개수의 데이터 라인쌍으로부터 복수개의 비트 라인쌍들로 데이터를 전송하기 위한 복수개의 프리차지 및 컬럼 선택 게이트 수단들, 및 프리차지 인에이블 신호에 응답하여 복수개의 제1신호들 각각을 발생하고, 프리차지 인에이블 신호에 응답하여 라이트 인에이블 신호 및 복수개의 비트 라인쌍들 각각을 선택하기 위한 복수개의 컬럼 선택신호들 각각을 입력하여 복수개의 제1신호들 각각의 디스에이블 기간내에서 인에이블되는 복수개의 제2신호들 각각을 발생하는 복수개의 제어수단들로 구성되어 있다. 따라서, 프리차지 및 라이트 인에이블 신호 라인의 부하 캐패시턴스가 변화하더라도 프리차지 및 라이트 동작이 정확하게 이루어질 수 있다.

Description

반도체 메모리 장치{Semiconductor memory device}
도1은 종래의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도2는 도1에 나타낸 메모리 셀의 실시예의 회로도이다.
도3은 종래의 프리차지 & 컬럼 선택 게이트와 제어회로의 실시예의 회로도이다.
도4는 도3에 나타낸 제어회로의 동작을 설명하기 위한 동작 타이밍도이다.
도5는 본 발명의 프리차지 & 컬럼 선택 게이트와 제어회로의 실시예의 회로도이다.
도6은 도5에 나타낸 제어회로의 동작을 설명하기 위한 동작 타이밍도이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 컴파일러(compiler)에 의해서 주문자의 요구에 따라 다양한 크기로 설계되는 가능한 반도체 메모리 장치에 관한 것이다.
컴파일드 마크로 정적 반도체 메모리 장치(Compiled macro static semiconductor memory device)는 컴파일러의 프로그램에 의해서 주문자의 요구에 따라 다양한 크기의 장치로 설계된다.
그런데, 종래의 컴파일드 마크로 정적 반도체 메모리 장치는 장치의 크기가 변화하는 경우에 프리차지 인에이블 신호 및 라이트 인에이블 신호 라인의 라인 부하 캐패시턴스도 변화하게 된다. 그러나, 컴파일러는 이들 라인 부하 캐패시턴스에 의한 영향을 고려하지 않고 반도체 메모리 장치를 설계하게 된다.
따라서, 종래의 컴파일드 마크로 정적 반도체 메모리 장치는 이들 제어신호들의 타이밍이 정확하게 발생되어야 하는데, 이들 신호 라인들의 부하 캐패시턴스가 장치의 크기에 따라 달라지기 때문에 이들 제어신호들의 발생 타이밍이 정확하지 않다는 문제점이 있었다.
본 발명의 목적은 장치의 크기가 변화하더라도 프리차지 인에이블 신호 및 라이트 인에이블 신호가 정확하게 발생될 수 있는 반도체 메모리 장치를 제공하는데 있다.
이와같은 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 복수개의 워드 라인들과 복수개의 비트 라인쌍들 각각의 사이에 연결된 복수개의 메모리 셀들을 구비한 메모리 셀 어레이, 복수개의 제1신호들 각각에 응답하여 상기 복수개의 비트 라인쌍들을 프리차지하고, 복수개의 제2신호들 각각에 응답하여 소정 개수의 데이터 라인쌍으로부터 상기 복수개의 비트 라인쌍들로 데이터를 전송하기 위한 복수개의 프리차지 및 컬럼 선택 게이트 수단들, 및 프리차지 인에이블 신호에 응답하여 상기 복수개의 제1신호들 각각을 발생하고, 상기 프리차지 인에이블 신호에 응답하여 라이트 인에이블 신호 및 상기 복수개의 비트 라인쌍들 각각을 선택하기 위한 복수개의 컬럼 선택신호들 각각을 입력하여 상기 복수개의 제1신호들 각각의 디스에이블 기간내에서 인에이블되는 상기 복수개의 제2신호들 각각을 발생하는 복수개의 제어수단들을 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치를 설명하기 전에 종래의 반도체 메모리 장치를 설명하면 다음과 같다.
도1은 종래의 반도체 메모리 장치의 구성을 나타내는 블록도로서, 메모리 셀 어레이(10), 로우 어드레스 디코더(12), 컬럼 어드레스 디코더(14), 라이트 드라이버(16), 제어신호 발생회로(18), 제어회로들(20-1, 20-2, ..., 20-m), 및 프리차지 & 컬럼 선택 게이트들(22-1, 22-2, ..., 22-m)로 구성되어 있다.
메모리 셀 어레이(10)는 워드 라인들(WL1, WL2, ..., WLn)과 비트 라인쌍들((BL1, BL1B), (BL2, BL2B), ..., (BLm, BLmB)) 각각의 사이에 연결된 복수개의 메모리 셀들(MC)로 구성되어 있다.
도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
메모리 셀 어레이(10)는 워드 라인들(WL1, WL2, ..., WLn) 각각으로부터 인가되는 신호에 응답하여 비트 라인쌍들((BL1, BL1B), (BL2, BL2B), ..., (BLm, BLmB))과의 사이에 데이터를 전송한다. 로우 어드레스 디코더(12)는 로우 어드레스(Xi)를 디코딩하여 워드 라인들(WL1, WL2, ..., WLn)을 선택하기 위한 신호들을 발생한다. 컬럼 어드레스 디코더(14)는 컬럼 어드레스(Yj)를 디코딩하여 컬럼 선택 신호들(y1, y2, ..., ym)을 발생한다. 라이트 드라이버(16)는 데이터(Din) 를 구동하여 데이터 라인쌍(DL, DLB)으로 전송한다. 제어신호 발생회로(18)는 클럭신호(CLK)와 라이트 인에이블 신호(WE)를 입력하여 프리차지 인에이블 신호(S1)와 라이트 인에이블 신호(S3)를 발생한다. 제어회로들(20-1, 20-2, ..., 20-m) 각각은 프리차지 인에이블 신호(S1)에 응답하여 신호들(S21, S22, ..., S2m)을 발생하고, 라이트 인에이블 신호(WE)와 컬럼 선택 신호들(y1, y2, ..., ym) 각각을 조합한 신호들 각각에 응답하여 신호들(S41, S42, ..., S4m)을 발생한다. 프리차지 & 컬럼 선택 게이트들(22-1, 22-2, ..., 22-m) 각각은 신호들(S21, S22, ..., S2m) 각각에 응답하여 비트 라인쌍들((BL1, BL1B), (BL2, BL2B), ..., (BLm, BLmB))을 프리차지하고, 신호들(S41, S42, ..., S4m) 각각에 응답하여 데이터 라인쌍(DL, DLB)의 데이터를 비트 라인쌍들((BL1, BL1B), (BL2, BL2B), ..., (BLm, BLmB))로 전송한다. 도1에 나타낸 블록도는 데이터 라이트 통로만을 나타낸 것으로, 데이터 리드 통로는 별도로 존재한다.
도2는 도1에 나타낸 메모리 셀의 실시예의 구성을 나타내는 회로도로서, NMOS트랜지스터들(N1, N2), 및 인버터들(I1, I2)로 구성된 래치(LA)로 구성되어 있다.
도2에 나타낸 메모리 셀(MC)은 워드 라인(WL1)과 비트 라인쌍(BL1, BL1B)사이에 연결된 셀을 나타내는 것이다.
도2에 나타낸 회로의 동작을 설명하면 다음과 같다.
워드 라인(WL1)이 선택되면 NMOS트랜지스터들(N1, N2)이 온되어 비트 라인쌍(BL1, BL1B)과 래치(LA)사이에 데이터가 전송된다. 래치(LA)는 NMOS트랜지스 터들(N1, N2)을 통하여 전송되는 데이터를 반전하고 래치한다.
도3은 도1에 나타낸 프리차지 & 컬럼 선택 게이트 및 제어회로의 실시예의 회로도로서, PMOS트랜지스터들(P1, P2, P3), NMOS트랜지스터들(N3, N4), 인버터들(I3, I4, I5), 및 NAND게이트(NA)로 구성되어 있다.
도3에 나타낸 회로의 동작을 설명하면 다음과 같다.
PMOS트랜지스터들(P1, P2, P3)은 프리차지 및 등화 회로로서, "로우"레벨의 신호(S21)에 응답하여 비트 라인쌍(BL1, BL1B)을 프리차지 및 등화한다. NMOS트랜지스터들(N3, N4)은 "하이"레벨의 신호(S41)에 응답하여 데이터 라인쌍(DL, DLB)의 데이터를 비트 라인쌍(BL1, BL1B)으로 전송한다.
인버터들(I3, I4)은 프리차지 인에이블 신호(S1)를 지연하여 신호(S21)을 발생한다. NAND게이트(NA1)와 인버터(I5)는 라이트 인에이블 신호(S3)와 컬럼 선택신호(y1)를 논리곱하여 신호(S41)을 발생한다.
그런데, 이때 발생되는 신호(S21)의 "하이"레벨 구간내에서, 즉, 신호(S21)이 디스에이블 구간내에서, 신호(S41)가 "하이"레벨을 유지해야만 라이트 동작이 정확하게 수행될 수 있다.
도4는 도3에 나타낸 제어회로의 동작을 설명하기 위한 동작 타이밍도로서, 도4를 이용하여 도3에 나타낸 회로의 동작을 설명하면 다음과 같다.
제어신호 발생회로(18)는 클럭신호(CLK) 및 미도시된 라이트 인에이블 신호(WE)에 응답하여 프리차지 인에이블 신호(S1)와 라이트 인에이블 신호(S3)를 발생한다. 그리고, 프리차지 인에이블 신호(S1)에 응답하여 신호(S21)가 발생되고, 라이트 인에이블 신호(S3)에 응답하여 신호(S41)가 발생된다.
즉, 신호들(S21, S41) 각각은 프리차지 인에이블 신호(S1)와 라이트 인에이블 신호(S3)를 각각 소정 시간 지연하여 발생된다.
종래의 컴파일드 마크로 반도체 메모리 장치의 경우에는 장치의 크기가 변화됨에 따라 프라차지 인에이블 신호(S21)와 라이트 인에이블 신호(S41)를 전송하기 위한 신호 라인들(30, 32)의 라인 부하 캐패시턴스가 달라질 수가 있게 된다. 따라서, 신호들(S21, S41)의 타이밍이 어긋나게 됨으로써 정확한 라이트 동작이 이루어질 수 없다는 문제점이 있었다.
도4의 타이밍도에서, 제어신호 발생회로(18)에 의해서 신호들(S1, S3)을 기간(d1)에서 기간(d6)사이에서 제어하는 것이 가능하다. 그러나, 신호 라인들(30, 32)의 라인 부하 캐패시턴스가 변화하게 되면 도4의 타이밍도에 점선으로 나타낸 바와 같이 신호들(S1, S3)의 발생 타이밍이 기간(d1)에서 기간(d6)사이를 벗어날 수가 있게 된다.
예를 들어, 신호 라인(32)의 라인 부하 캐패시턴스가 신호 라인(30)의 라인 부하 캐패시턴스보다 커지게 되면 신호(S3)가 지연되어 전송되게 되고, 이에 따라 신호(S41)이 지연되어 발생된다. 그러면, 신호(S41)가 신호(S21)의 "하이"레벨 기간내에 발생되지 않게 된다. 즉, 신호(S21)의 "하이"레벨 구간내에 신호(S41)가 발생되지 못하게 됨으로써 정확한 라이트 동작이 수행될 수 없다는 문제점이 있다.
도5는 본 발명의 프리차지 & 컬럼 선택 게이트 및 제어회로의 실시예의 회로도로서, 프리차지 & 컬럼 선택 게이트(22-1)의 구성은 도3에 나타낸 프리차지 및 컬럼 선택 게이트의 구성과 동일하고, 제어회로(20'-1)는 인버터들(I3, I4), NAND게이트(NA2), 및 NOR게이트(NOR)로 구성되어 있다.
도5에 나타낸 회로의 기능을 설명하면 다음과 같다.
인버터들(I3, I4)은 신호(S1)를 지연하여 신호(S21)를 발생하고, NAND게이트(NA2)는 신호(S3)와 컬럼 선택신호(y1)를 비논리곱한다. NOR게이트(NOR)는 인버터(I3)의 출력신호와 NAND게이트(NA2)의 출력신호를 비논리합하여 신호(S41)를 발생한다.
즉, 신호(S21)는 프라차지 인에이블 신호(S1)에 응답하여 발생되고, 신호(S41)는 신호(S1)에 응답하여 라이트 인에이블 신호(S3)와 컬럼 선택신호(y1)를 비논리곱한 신호를 신호(S41)로 발생한다. 신호(S41)는 프리차지 인에이블 신호(S1) 및 라이트 인에이블 신호(S3)에 응답하여 컬럼 선택신호(y1)를 입력하여 신호(S41)를 발생한다.
도6은 도5에 나타낸 제어회로의 동작을 설명하기 위한 동작 타이밍도로서, 도6을 이용하여 도5에 나타낸 회로의 동작을 설명하면 다음과 같다.
제어신호 발생회로(18)는 클럭신호(CLK) 및 미도시된 라이트 인에이블 신호(WE)에 응답하여 프리차지 인에이블 신호(S1)와 라이트 인에이블 신호(S3)를 발생한다. 그런데, 이때, 발생되는 라이트 인에이블 신호(S3)는 클럭신호(CLK)의 상승 엣지에 응답하여 인에이블된다.
그리고, 프리차지 인에이블 신호(S1)에 응답하여 신호(S21)가 발생되고, 신호(S41)는 프리차지 인에이블 신호(S1)의 "하이"레벨에서 신호(S3)가 "하이"레벨이고, 컬럼 선택신호(y1)가 "하이"레벨이면 신호(S41)가 "하이"레벨로 천이되고, 신호(S1)가 "로우"레벨로 천이되면 신호(S41)가 "로우"레벨로 천이된다.
즉, 신호들(S21, S41)이 프리차지 인에이블 신호(S1)에 응답하여 발생된다. 이때, 인버터(I3)를 구성하는 PMOS트랜지스터(미도시)의 크기를 크게하고, NOR게이트(NOR)를 구성하는 PMOS트랜지스터(미도시)의 크기를 작게하면 기간(d2, d3)의 타이밍을 가지게 되고, 반면에 인버터(I3)를 구성하는 NMOS트랜지스터(미도시)의 크기를 작게하고, NOR게이트(NOR)를 구성하는 NMOS트랜지스터(미도시)의 크기를 크게하면 기간(d5, d6)의 타이밍을 가지게 된다.
제어회로(20'-1)를 구성하는 게이트들의 트랜지스터들의 크기를 조절함에 의해서 타이밍을 조절할 수 있다.
본 발명의 제어회로들은 신호들((S21, S22, ..., S2m), (S41, S42, ..., S4m))을 발생할 때 제어신호 발생회로로부터 출력되는 제어신호들(S1, S3) 각각에 응답하여 독립적으로 발생되는 것이 아니라, 이들 신호들이 제어신호(S1)와 관련되어 발생되기 때문에 신호 라인들(30, 32)의 라인 부하 캐패시턴스의 변화가 있더라도 정확하게 발생될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 반도체 메모리 장치는 프리차지 및 라이트 인에이블 신호 라인의 부하 캐패시턴스가 변화하더라도 프리차지 및 라이트 동작이 정확하게 이루어질 수 있다.

Claims (3)

  1. 복수개의 워드 라인들과 복수개의 비트 라인쌍들 각각의 사이에 연결된 복수개의 메모리 셀들을 구비한 메모리 셀 어레이;
    복수개의 제1신호들 각각에 응답하여 상기 복수개의 비트 라인쌍들을 프리차지하고, 복수개의 제2신호들 각각에 응답하여 소정 개수의 데이터 라인쌍으로부터 상기 복수개의 비트 라인쌍들로 데이터를 전송하기 위한 복수개의 프리차지 및 컬럼 선택 게이트 수단들; 및
    프리차지 인에이블 신호에 응답하여 상기 복수개의 제1신호들 각각을 발생하고, 상기 프리차지 인에이블 신호에 응답하여 라이트 인에이블 신호 및 상기 복수개의 비트 라인쌍들 각각을 선택하기 위한 복수개의 컬럼 선택신호들 각각을 입력하여 상기 복수개의 제1신호들 각각의 디스에이블 기간내에서 인에이블되는 상기 복수개의 제2신호들 각각을 발생하는 복수개의 제어수단들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 복수개의 제어수단들 각각은
    상기 프리차지 인에이블 신호를 지연하여 해당 제1신호를 발생하기 위한 지연회로;
    상기 라이트 인에이블 신호와 상기 컬럼 선택신호를 비논리곱하기 위한 비논리곱 게이트; 및
    상기 프리차지 인에이블 신호를 반전한 신호와 상기 비논리곱 게이트의 출력신호를 비논리합하여 상기 해당 제2신호를 발생하기 위한 비논리합 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 삭제
KR1020000076513A 2000-12-14 2000-12-14 반도체 메모리 장치 KR100714890B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000076513A KR100714890B1 (ko) 2000-12-14 2000-12-14 반도체 메모리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000076513A KR100714890B1 (ko) 2000-12-14 2000-12-14 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
KR20020047876A KR20020047876A (ko) 2002-06-22
KR100714890B1 true KR100714890B1 (ko) 2007-05-04

Family

ID=27681848

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000076513A KR100714890B1 (ko) 2000-12-14 2000-12-14 반도체 메모리 장치

Country Status (1)

Country Link
KR (1) KR100714890B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100564569B1 (ko) * 2003-06-09 2006-03-28 삼성전자주식회사 셀 누설 전류에 강한 프리차지 제어 회로를 갖는 메모리장치 및 비트라인 프리차아지 방법
KR100706833B1 (ko) * 2005-11-30 2007-04-13 주식회사 하이닉스반도체 반도체 메모리의 데이터 라이팅 장치 및 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990071260A (ko) * 1998-02-28 1999-09-15 윤종용 프리차지 제어회로를 구비하는 반도체장치 및 프리차지 방법
KR20000027918A (ko) * 1998-10-29 2000-05-15 윤종용 분할 워드 라인 구조를 가지는 반도체 메모리 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990071260A (ko) * 1998-02-28 1999-09-15 윤종용 프리차지 제어회로를 구비하는 반도체장치 및 프리차지 방법
KR100295041B1 (ko) * 1998-02-28 2001-07-12 윤종용 프리차지제어회로를구비하는반도체장치및프리차지방법
KR20000027918A (ko) * 1998-10-29 2000-05-15 윤종용 분할 워드 라인 구조를 가지는 반도체 메모리 장치

Also Published As

Publication number Publication date
KR20020047876A (ko) 2002-06-22

Similar Documents

Publication Publication Date Title
KR100665484B1 (ko) 프로그래밍 가능한 지연 회로를 포함하는 메모리
US5029135A (en) Semiconductor memory apparatus with internal synchronization
KR100295041B1 (ko) 프리차지제어회로를구비하는반도체장치및프리차지방법
KR20000045404A (ko) 고속동작용 디램
US6185151B1 (en) Synchronous memory device with programmable write cycle and data write method using the same
US6212117B1 (en) Duplicate bitline self-time technique for reliable memory operation
US5751170A (en) Circuit for low voltage sense amplifier
US6160742A (en) Semiconductor memory device and data read method of device
KR100512934B1 (ko) 반도체 메모리 장치
US5883846A (en) Latch type sense amplifier having a negative feedback device
KR19980075585A (ko) 동기식 반도체 메모리장치의 칼럼 선택라인 제어회로 및 제어방법
KR20000020558A (ko) 반도체 메모리의 입출력선 프리차아지 회로 및 이를 사용하는반도체 메모리
KR100276652B1 (ko) 반도체 메모리 장치 및 그 장치의 데이터 처리 방법
US7660176B2 (en) Semiconductor memory device and method for driving the same
US6728125B2 (en) Bit line selection circuit having hierarchical structure
US6028797A (en) Multi-bank integrated circuit memory devices having cross-coupled isolation and precharge circuits therein
US5978286A (en) Timing control of amplifiers in a memory
KR100714890B1 (ko) 반도체 메모리 장치
US11195576B2 (en) Robust adaptive method and circuit for controlling a timing window for enabling operation of sense amplifier
US7054210B2 (en) Write/precharge flag signal generation circuit and circuit for driving bit line isolation circuit in sense amplifier using the same
KR100333642B1 (ko) 반도체메모리장치의 고속동작을 위한 로컬데이터버스 프리차지방법
KR100642629B1 (ko) 반도체 메모리 장치
KR20010104901A (ko) 데이터 출력 시간을 단축할 수 있는 동기형 집적 회로메모리 장치
JP3766710B2 (ja) 半導体記憶装置
KR20000003982A (ko) 반도체 장치의 데이터 출력 회로 및 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100413

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee