KR100190027B1 - Lain layer patten fabrication method of semiconductor device for dram - Google Patents
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Abstract
반도체장치의 디램(DRAM) 제조방법에 관해 개시한다. 본 발명은 제1도전형의 반도체 기판내에 형성된 제2도전형의 소오스/드레인 영역으로 구성되는 셀어레이부와 제1도전형의 소오스/드레인 영역 및 제2도전형의 소오스/드레인 영역으로 구성되는 주변회로부로 이루어진 디램셀의 배선층패턴 제조방법에 있어서, 셀어레이부의 배선층패턴을 정의함과 동시에 주변회로부의 제2도전형 소오스/드레인 영역과 제1도전형 소오스/드레인 영역의 경계 영역을 노출시키는 포토레지스트패턴을 사용하여 배선층패턴 형성함으로써 배선층패턴을 이온주입 저지막으로 사용하면서도 주변회로부에 배선층패턴이 남는 문제를 추가 포토리소그래피공정없이 제거할 수 있어서 공정의 단순화를 이룩할 수 있으며 신뢰도 높은 리램을 제조할 수 있게 된다.A method of manufacturing a DRAM of a semiconductor device is disclosed. The present invention comprises a cell array portion composed of a second conductive type source / drain region formed in a semiconductor substrate of the first conductive type, a source / drain region of a first conductive type, and a source / drain region of a second conductive type. A method of manufacturing a wiring layer pattern of a DRAM cell including a peripheral circuit portion, wherein the wiring layer pattern of the cell array portion is defined and the boundary region of the second conductive source / drain region and the first conductive source / drain region of the peripheral circuit portion is exposed. By forming the wiring layer pattern using the photoresist pattern, the problem that the wiring layer pattern remains in the peripheral circuit part while using the wiring layer pattern as an ion implantation blocking film can be eliminated without an additional photolithography process, which simplifies the process and produces a highly reliable reram. You can do it.
Description
제1도는 내지 제8도는 종래기술에 의한 디램의 배선층 패턴 제조방법을 순차적으로 나타내는 단면도들이다.1 through 8 are cross-sectional views sequentially illustrating a method of manufacturing a wiring layer pattern of a DRAM according to the prior art.
제9 내지 제16도는 본 발명의 일실시예에 의한 디램의 배선층 패턴 제조방법을 순차적으로 나타내는 단면도들이다.9 through 16 are cross-sectional views sequentially illustrating a method of manufacturing a wiring layer pattern of a DRAM according to an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
100 : P형 기판 102 : 소자분리영역100: P-type substrate 102: device isolation region
104 : 게이트 106a, 106c, 106d : 스페이서104: gates 106a, 106c, 106d: spacer
108a : 셀어레이부배선층패턴 108b : 주변회로부배선층패턴108a: cell array wiring layer pattern 108b: peripheral circuit wiring layer pattern
109, 117 : n+영역과 p+영역의 경계 영역109, 117: boundary region between n + region and p + region
110 : 제1포토레지스트패턴 111 : 패널스톱이온110: first photoresist pattern 111: panel stop ion
112 : 제2포토레지스트패턴 114 : n형 불순물 이온112 second photoresist pattern 114 n-type impurity ions
116 : n+소오스/드렌인 118 : 제3포토레지스트패턴116: n + source / drain 118: third photoresist pattern
120 : p형 불순물 이온 124 : p+소오스/드레인 영역120: p-type impurity ion 124: p + source / drain region
본 발명은 반도체장치 디램(DRAM)의 배선층 패턴의 제조방법에 관한 것으로, 특히 배선층패턴을 이온주입 저지막으로 사용하면서도 주변회로부에 베선층패턴이 남는 문제를 추가 포ㅌ리소그래프공정없이 제거할 수 있도록하여 공정의 단순화를 도모하고 신회도 높은 디램을 제조할 수 있는 디램의 제조바업에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a wiring layer pattern of a semiconductor device (DRAM). In particular, the problem that the wiring layer pattern remains in the peripheral circuit portion without using the photolithography process while using the wiring layer pattern as an ion implantation blocking film can be eliminated. The present invention relates to a DRAM manufacturing process that can simplify the process and produce a high-quality DRAM.
반도체 제조기술의 발달과 메몰소자의 응용분야가 확장되어 감에 따라 대용량의 메모리소자 개발이 진척되고 있는데, 특히 1개의 메모리 셀(memory cell)을 1개의 캐패시터(capacitor)와 1개의 트랜지스터(transitor)로 구성함으로서 고집적화에 유리한 DRAM(Dynamic Random Access Memory)으 괄목할만한 발전이 이루어져 왔다.With the development of semiconductor manufacturing technology and the expansion of application fields of memory devices, the development of large-capacity memory devices is progressing. In particular, one memory cell has one capacitor and one transistor. As a result, a remarkable development has been made for Dynamic Random Access Memory (DRAM), which is advantageous for high integration.
또한 반도체 장치의 경쟁력을 향상시키기 위해 제조단가를 낮추기 위한 노력이 진행되어 제품의 소형화에 주력하는 한편 제조공정의 수를 줄이기 위한 노력이 병행되어 왔다.In addition, efforts have been made to reduce manufacturing costs in order to improve the competitiveness of semiconductor devices, and efforts have been made to reduce the number of manufacturing processes while focusing on miniaturization of products.
이러한 노력의 일환으로 최근 반도체 제조 공정에 있어서 소자의 분리 및 리프레쉬(REFRESH) 특성을 개선하기 위해서 배선층패턴을 이온주입 저지막으로 사용하고자 하는 실험이 시도되고 있다. 즉 배선층패턴을 형성한 후, 배선층패턴 또는 배선층패턴 및 그 배선층패턴을 형성하기 위해 사용한 포토레지스트패턴에 의해 국부적으로 드러난 소자분리영역을 통하여 이온주입을 함으로써 소자분리 특성을 유지할 수 있는 불순물의 양을 주입해도 n+접합과 만나는 불순물의 양이 낮으므로 낮은 전기장을 유지하여 접합누설 전류를 감소시켜 디램에서의 리프레쉬 특성을 개선할 수 있게 된다.In order to improve the separation and refresh (REFRESH) characteristics of devices in the semiconductor manufacturing process, experiments have been attempted to use a wiring layer pattern as an ion implantation blocking film in recent years. In other words, after the wiring layer pattern is formed, the amount of impurities capable of maintaining device isolation characteristics by implanting ions through the device isolation region locally exposed by the wiring layer pattern or the wiring layer pattern and the photoresist pattern used to form the wiring layer pattern is determined. Even if implanted, the amount of impurities encountering the n + junction is low, thereby maintaining a low electric field to reduce the junction leakage current, thereby improving the refresh characteristics of the DRAM.
그러나 주변화로부 영역에 있는 배선층패턴은 이온주입 공정이 완료된 후에는 반드시 제거되어야만 하는데 이 제거과정에서 배선층을 잔여패턴이 남게 되는 문제점이 있다. 반면 잔여패턴이 남지 않도록 주변회로부의 n+영역과 p+영역의 경계 부분을 중복되게 식각하면 하부층이 과도하게 식각되는 문제점이 발생한다.However, the wiring layer pattern in the periphery furnace area must be removed after the ion implantation process is completed, but there is a problem that the remaining pattern remains in the wiring layer during this removal process. On the other hand, if the boundary portions of the n + region and the p + region of the peripheral circuit part are etched overlappingly, the lower layer is excessively etched.
이하 첨부한 도면 제1도 내지 제8도를 참고하여 종래기술에 의한 디램의 제조방법을 설명한다.Hereinafter, a method of manufacturing a DRAM according to the prior art will be described with reference to FIGS. 1 to 8.
먼저 제1도에 도시되어 있는 바와 같이 통상의 LOCOS공정에의해 반도체 기판상에 소자분리영역(12)을 형성하여 소자영역을 한정한 후, 다결정실리콘을 증착한 다음 패터닝하여 게이트(14)를 형성한다. 이어서 스페이서형성을 위한 절연층(16)을 결과물 전면에 형성한 다음 셀어레이영역만 노출시키는 포토레지스트패턴(미도시)을 형성한 다음, 상기 절연층(16)을 이방성 식각하여 셀어레이영역 게이트(14)의 측벽에 스페이서(16a)를 형성한다. 다음에 배선층으로 사용될 도천층(18)을 상기 결과물이 형성된 반도체 기판 전면에 형성한다.First, as shown in FIG. 1, a device isolation region 12 is formed on a semiconductor substrate by a conventional LOCOS process to define a device region, and then polycrystalline silicon is deposited and then patterned to form a gate 14. do. Subsequently, an insulating layer 16 for forming a spacer is formed on the entire surface of the resultant, a photoresist pattern (not shown) exposing only the cell array region is formed, and then the insulating layer 16 is anisotropically etched to form a cell array region gate ( The spacer 16a is formed in the side wall of 14). Next, a doping layer 18 to be used as a wiring layer is formed on the entire surface of the semiconductor substrate on which the resultant is formed.
이어서 제2도에 도시되어 있는 바와 같이 상기 도전층(18)을 배선층패턴으로 패터닝하기 위한 제1포토레지스트패턴(20)을 도전층(18)위에 형성한다. 다음에 제3도와 같이 상기 제1포토레지스트패턴(20)을 식각마스크로하여 도전층(18)을 형성한다. 이어서 셀어레이부 배선층패턴(18a), 주변회로부의 배선층패턴(18b) 및 제1포토레지스트패턴(20)을 이온주입마스크로하여 채널스톱이온(21)주입을 한다. 이때 배선패턴층 셀어레이부의 배선패턴(18a)제1포토레지스트패턴(20)에 의해 국부적으로 노출된 소자분리영역(12) 아래 부분에만 채널스톱이온이 존재하게 된다.Subsequently, as illustrated in FIG. 2, a first photoresist pattern 20 for patterning the conductive layer 18 into a wiring layer pattern is formed on the conductive layer 18. Next, as shown in FIG. 3, the conductive layer 18 is formed using the first photoresist pattern 20 as an etching mask. Subsequently, the channel stop ion 21 is implanted using the cell array wiring layer pattern 18a, the peripheral circuit portion wiring layer pattern 18b, and the first photoresist pattern 20 as ion implantation masks. In this case, channel stop ions are present only in a portion under the isolation region 12 that is locally exposed by the wiring pattern 18a of the wiring pattern layer cell array part and the first photoresist pattern 20.
이어서 제4도와 같이 제1포토레지스트패턴(20)을 제거한 다음 주변화로 영역에 n+소오스/드레인 영역(26)을 형성하기 위한 제2포토레지스트패턴(22)을 배선층패턴(18a, 18b)이 형성되어 있는 상기 반도체 기판상에 형성한다.Subsequently, as shown in FIG. 4, the first photoresist pattern 20 is removed, and then the second photoresist pattern 22 for forming n + source / drain regions 26 in the peripheral furnace region is formed by the wiring layer patterns 18a and 18b. It forms on the said semiconductor substrate formed.
다음에 제5도와 같이 제2포토레지스트패턴(22)을 식각마스크로하여 상기 주변회로부 배선패턴(18b)의 일부분을 식각하여 제거한 후, 계속하여 상기 절연층(16)을 식각하여 nMOS 트랜지스터 게이트(14)의 측벽에 스페이서(16b)로 형성한다. 이어서 제2포토레지스트패턴(22)과 게이트(14) 및 스페이서(16b)를 이온주입마스크로 사용하여 n형 불순물 이온(26)을 주입하여 n+소오스/드레인 영역(26)을 형성한다.Next, as shown in FIG. 5, the second photoresist pattern 22 is used as an etch mask to etch and remove a portion of the peripheral circuit part wiring pattern 18b, and then the insulating layer 16 is etched to form an nMOS transistor gate ( The spacers 16b are formed on the sidewalls of the substrate 14. Subsequently, n-type impurity ions 26 are implanted using the second photoresist pattern 22, the gate 14, and the spacer 16b as an ion implantation mask to form an n + source / drain region 26.
다음에 제6도와 같이 상기 제2포토레지스트패턴(22)을 제거한 다음 주변회로부의 p+소오스/드레인 영역을 형성하기 위한 제3포토레지스트패턴(28)을 형성한다. 이어서 제7도에 도시되어 있는 바와 같이 상기 제3포토레지스트패턴(28)을 식각마스크로하여 n+소오스/드레인 영역(26)형성시 제거되지 않고 남아 있는 주변회로부 배선층패턴(18c)을 식각한 후 계속하여 절연층을 식각하여 pMOS 트랜지스터 게이트(14)의 측벽에 스페이서(16c)를 형성한다. 다음에 제3포토레지스트패턴(28), 게이트(14) 및 스페이서(16c)를 이온주입마스크로 사용하여 p형 불순물(30)을 이온주입하여 p+소오스/드레인 영역(32)을 형성한다.Next, as shown in FIG. 6, the second photoresist pattern 22 is removed, and a third photoresist pattern 28 for forming p + source / drain regions of the peripheral circuit portion is formed. Subsequently, as shown in FIG. 7, the peripheral circuit part wiring layer pattern 18c which is not removed when the n + source / drain region 26 is formed is etched using the third photoresist pattern 28 as an etching mask. Subsequently, the insulating layer is etched to form spacers 16c on the sidewalls of the pMOS transistor gate 14. Next, the p-type impurity 30 is ion implanted using the third photoresist pattern 28, the gate 14, and the spacer 16c as an ion implantation mask to form a p + source / drain region 32.
제8도는 제3포토레지스트패턴(28)을제거한 결과물을 나타내는 단면도이다. 도면에서 알 수 있듯이 n+영역과 p+영역의 경계부분에 배선층패턴의 잔류물(18d)이 남아 있음을 알 수 있다. 이는 제2포토레지스트패턴(22)과 제3포토레지스트패턴(28)이 n+영역과 p+영역의 경계부분을 중복되게 가리기 때문에 일부 배선층패턴(18c)이 제거되지 않고 그 잔류물(18d)이 남게 되는 것으로 이는 후속공정에서 리프팅 발생의 원인이 된다. 따라서 잔류물(18d)을 제거하기 위해서는 추가 포토리소그래피 공정이 필요해지는 문제점이 있다. 반면 이러한 문제점을 해결하고자 주변회로부의 n+영역과 p+영역의 경계부분을 거듭해서 노출시키게 되면 과도 식각에 의해 하부층이 손상을 입게 되어 손상 받은 부위의 소자 분리 특성이 나빠지게 된다.8 is a cross-sectional view showing a result of removing the third photoresist pattern 28. As can be seen from the figure, it can be seen that the residue 18d of the wiring layer pattern remains at the boundary between the n + and p + regions. This is because the second photoresist pattern 22 and the third photoresist pattern 28 overlap the boundary portions of the n + and p + regions so that some wiring layer patterns 18c are not removed and the residue 18d is removed. This remains, which causes lifting in the subsequent process. Therefore, there is a problem in that an additional photolithography process is required to remove the residue 18d. On the other hand, if the boundary portions of the n + region and the p + region of the peripheral circuit part are repeatedly exposed to solve this problem, the lower layer is damaged by the excessive etching, and the device isolation characteristic of the damaged region is deteriorated.
따라서 본 발명의 목적은 상기 문제점을 해결하기 위한 것으로, 주변회로부의 배선층패턴을 제거할 때 n+영역과 p+영역의 경계부분이 중복해서 가려지지 않도록하는 포토레지스트패턴을 사용하여 배선층의 잔류물이 남지않도록 하고 하부층의 손상을 방지할 수 있는 디램의 제조방법을 제공하는 것이다.Therefore, an object of the present invention is to solve the above problems, the residue of the wiring layer using a photoresist pattern to avoid overlapping the boundary portions of the n + region and p + region when removing the wiring layer pattern of the peripheral circuit portion It is to provide a method for manufacturing a DRAM that can be left and prevent damage to the lower layer.
상기 목적을 달성하기 위하여 본 발명은, 제1도전형의 반도체 기판내에 형성된 제2도전형의 소오스/드레인 영역으로 구성되는 셀어레이부와 제1도전형의 소오스/드레인 영역 및 제2도전형의 소오스/드레인 영역으로 구성되는 주변호로부로 이루어진 디램셀의 배선층페턴 제조방법에 있어서, 상기 반도체 기판상에 게이트, 절연층, 배선층을 차례로 형성하는 단계, 상기 배선층위에 상기 셀어레이부의 배선층패턴을 정의하고 주변회로부 제2도전형의 소오스/드레인 영역이 될 부분과 제1도전형의 소오스/드레인 영역이 될 부분의 경계영역을 노출시키는 제1포토레지스트패턴을 형성하는 단계, 상기 제1포토레지스트패턴을 식각마스크로하여 상기 배선층을 식각하여 배선층패턴을 형성하는 단계, 상기 제1포토레지스트패턴을 제거하고 주변회로부의 제2도전형의 소오스/드레인 영역이 될 부분만을 노출시키는 제2포토레지스트패턴을 형성하는 단계, 상기 제2포토레지스트패턴을 식각마스크로하여 상기 절연층을 이방성식각하여 게이트 측벽 스페이서를 형성하는 단계, 상기 제2포토레지스트패턴, 게이트 및 측벽 스페이서를 이온주입마스크로하여 제2도전형의 불순물을 이온주입하여 제2도전형의 소오스/드레인 영역을 형성하는 단계, 상기 제3포토레지스트패턴을 제거하고 주변회로부으 제1도전형의 소오스/드레인 영역이 될 부분을 노출시키는 제3포토레지스트패턴을 형성하는 단계, 상기 제3포토레지스트패턴을 식각마스크로하여 상기 배선층패턴 및 제1도전형으 소오스/드레인 영역이 될 부분위에 형성되어 있는 절연층패턴을 차례로 식각하여 게이트 측벽 스페이서를 형성하는 단계, 및 상기 제3포토레지스트패턴, 게이트 및 측벽 스페이서를 이온주입마스크로하여 제1도전형의 불순물을 이온주입하여 제1도전형의 소오스/드레인 영역을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 장치 디램의 배선패턴 제조방법을 제공한다.In order to achieve the above object, the present invention provides a cell array portion comprising a source / drain region of a second conductivity type formed in a semiconductor substrate of a first conductivity type, a source / drain region of a first conductivity type, and a second conductivity type. In the method for manufacturing a wiring layer pattern of a DRAM cell consisting of a peripheral arc portion comprising a source / drain region, forming a gate, an insulating layer, and a wiring layer sequentially on the semiconductor substrate, and defining a wiring layer pattern on the cell layer on the wiring layer. Forming a first photoresist pattern exposing a boundary area between a portion to be a source / drain region of the second conductive type and a portion to be a source / drain region of the first conductive type, and forming the first photoresist pattern. Etching the wiring layer using an etch mask to form a wiring layer pattern, removing the first photoresist pattern, and forming a second second peripheral circuit portion Forming a second photoresist pattern exposing only a portion to be a typical source / drain region, anisotropically etching the insulating layer using the second photoresist pattern as an etch mask, and forming a gate sidewall spacer; Forming a source / drain region of the second conductive type by ion implanting impurities of the second conductive type using the photoresist pattern, the gate and the sidewall spacer as the ion implantation mask, and removing the third photoresist pattern and removing the peripheral circuit Forming a third photoresist pattern exposing a portion to be a source / drain region of a first conductive type, wherein the wiring layer pattern and the first conductive type source / drain region are formed by using the third photoresist pattern as an etching mask Sequentially etching the insulating layer pattern formed on the portion to be formed to form a gate sidewall spacer, and the third cloth Forming a source / drain region of the first conductive type by implanting impurities of the first conductive type using the resist pattern, the gate and the sidewall spacers as the ion implantation masks. To provide.
본 발명의 바람직한 실시예에 의하면, 상기 제2포토레지스트패턴은 제2도전형의 소오스/드레인 영역과 제1도전형으 소오스/드레인 영역이 될 부분의 경계영역을 가리도록 형성하는 것이 바람직하다.According to a preferred embodiment of the present invention, it is preferable that the second photoresist pattern is formed so as to cover the boundary region between the source / drain region of the second conductive type and the portion of the source / drain region of the first conductive type.
또한 상기 제3포토레지스트패턴은 상기 주변회로부의 제2도전형의 소오스/드레인 영역과 제1도전형의 소오스/드레인 영역이 될 부분의 경계영역을 노출시키는 것이 바람직하며, 더욱 바람직하기로는상기 제3포토레지스트패턴에 의해 노출되는 제2도전형의 소오스/드레인 영역과 제1도전형의 소오스/드레인 영역이 될 부분의 경계영역이 상기 제1포토레지스트패턴에 의해 노출되는 경계영역보다 작은 것이 바람직하다.The third photoresist pattern may expose a boundary region of a source / drain region of the second conductive type and a portion of the source / drain region of the first conductive type, and more preferably, the third photoresist pattern. It is preferable that the boundary region of the source / drain region of the second conductive type exposed by the photoresist pattern and the portion to be the source / drain region of the first conductive type smaller than the boundary region exposed by the first photoresist pattern. .
본 발명은 또한 상기 제1포토레지스트패턴을 제거하는 단계전에 상기 제1포토레지스트패턴, 셀어레이부의 배선층패턴, 주변회로부의 배선층패턴 및 절연층패턴을 이온주입마스크로하여 채널스톱이온을 주입하는 단계를 더 구비할 수도 있다.The present invention also includes the steps of implanting a channel stop ion using the first photoresist pattern, the wiring layer pattern of the cell array portion, the wiring layer pattern of the peripheral circuit portion, and the insulating layer pattern as an ion implantation mask before removing the first photoresist pattern. It may be further provided.
따라서 본 발명에 의하여 셀어레이부에 채널스톱이온주입시 주변회로부에서 이온주입저지막으로 기능하는 배선층패턴을 제거하기 위한 공정시 주변회로부에 배선층패턴의 잔류물이 남지 않아 신뢰도 높은 디램을 제조할 수 있으며, 잔류물을 제거하기 위한 추가 포토리소그래피공정이 필요하지 않으므로 공정의 단순화를 도모할 수 있다.Therefore, according to the present invention, when a channel stop ion is implanted into the cell array unit, a residue of the wiring layer pattern does not remain in the peripheral circuit portion during the process for removing the wiring layer pattern functioning as an ion implantation blocking film in the peripheral circuit portion, thereby producing a highly reliable DRAM. In addition, since an additional photolithography process for removing residues is not necessary, the process can be simplified.
이하 첨부한 도면 제9도 내지 제16도를 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to FIGS. 9 to 16.
제9도는 소자분리영역(102), 게이트(104), 절연층스페이서(106a), 절연층패턴(106b), 배선층(108)을 형성하는 단계를 나타내는 단면도이다.9 is a cross-sectional view illustrating the steps of forming the device isolation region 102, the gate 104, the insulating layer spacer 106a, the insulating layer pattern 106b, and the wiring layer 108.
P형 기판에 통상의 LOCOS 방법에 의하여 소자분리영역(102)을 형성하여 소자영역을 한정한 후, N-well을 형성하기 위한 포토레지스트패턴(미도시)을 형성한 다음 N형 불순물을 선확산으로 이온주입한 후 필요한 깊이를 얻기 위하여 후확산하여 일정 깊이의 N-well(103)을 형성한다. 이어서 게이트산화막 기판 전면에 성장시킨 다음 다결정실리콘층을 증착한 후 패터닝하여 게이트(104)를 형성한다. 그 후 스페이서형성을 위한 절연층을 결과물로 전면에 형성한 다음, 셀어레이영역만 노출시키는 포토레지스트패턴(미도시)을 형성한 후, 상기 절연층을 이방성 식각하여 셀어레이영역 게이트(104)의 측벽에 스페이서(16a)를 형성한다. 다음에 배선층으로 사용될 도전층(108), 예를 들어 불순물이 도우프된 다결정 실리콘을 상기 결과물이 형성된 반도체 기판 전면에 형성된다.After the device isolation region 102 is formed on the P-type substrate by the conventional LOCOS method to define the device region, a photoresist pattern (not shown) for forming an N-well is formed, and then N-type impurities are pre-diffused. After ion implantation, the N-well 103 having a predetermined depth is formed by post-diffusion to obtain the required depth. Subsequently, the gate oxide layer is grown on the entire surface of the gate oxide layer, and then the polycrystalline silicon layer is deposited and patterned to form the gate 104. Thereafter, an insulating layer for forming a spacer is formed on the entire surface, and then a photoresist pattern (not shown) exposing only the cell array region is formed. Then, the insulating layer is anisotropically etched to form the gate of the cell array region gate 104. The spacer 16a is formed in the side wall. Next, a conductive layer 108 to be used as a wiring layer, for example, polycrystalline silicon doped with impurities, is formed on the entire surface of the semiconductor substrate on which the resultant is formed.
제10도는 제1포토레지스트패턴(110)을 형성하는 단계를 나타내는 단면도이다.10 is a cross-sectional view illustrating a step of forming the first photoresist pattern 110.
상기 배선층(108)위에 포토레지스트를 도포한 후, 노광 현상하여 셀어레이부의 배선층패턴을 정의하고 주변회로부의 n+소오스/드레인영역이 될 부분 및 길이가 L1인 n+영역과 p+여역의 경계부분(109)을 노출시키는 제1포토레지스트패턴(110)을 형성한다.After the photoresist is applied on the wiring layer 108, the photoresist is exposed and developed to define the wiring layer pattern of the cell array portion, and the portion of the peripheral circuit portion to be n + source / drain region and the boundary between n + region and p + region of length L1. A first photoresist pattern 110 is formed to expose portion 109.
제11도는 주변회로부의 배선층패턴(108a, 108b)을 형성하고 채널스톱이온(111)을 주입하는 단계를 나타내는 단면도이다.FIG. 11 is a cross-sectional view illustrating the steps of forming the wiring layer patterns 108a and 108b of the peripheral circuit unit and injecting the channel stop ions 111.
상기 제1포토레지스트패턴(110)을 식각마스크로하여 상기 배선층(108)을 식각한다. 이어서 셀어레이부의 배선층패턴(108a), 주변회로부의 배선층패턴(106b)을 이온주입마스크로하여 채널스톱이온(111)을 주입한다.The wiring layer 108 is etched using the first photoresist pattern 110 as an etch mask. Subsequently, the channel stop ion 111 is implanted using the wiring layer pattern 108a of the cell array portion and the wiring layer pattern 106b of the peripheral circuit portion as an ion implantation mask.
제12도는 n+소오스/드레인 영역을 형성하기 위한 제2포토레지스트패턴(112)을 형성하는 단계를 나타내는 단면도이다.12 is a cross-sectional view illustrating a step of forming a second photoresist pattern 112 for forming an n + source / drain region.
제1포토레지스트패턴(110)을 제거한 후, 상기 결과물 전면에 포토레지스트를 도포한 후, 노광 현상하여 n+소오스/드레인 영역을 형성하기 위한 제2포토레지스트패턴(112)을 형성한다. 제2포토레지스트패턴(112)은 n+영역과 p+영역의 경계부분(109)은 가려주고 n+소오스/드레인 영역이 될 부분만을 노출시키도록 형성한다.After removing the first photoresist pattern 110, a photoresist is applied to the entire surface of the resultant, and then exposed to light to form a second photoresist pattern 112 for forming an n + source / drain region. A second photoresist pattern 112 is the boundary portion 109 of the n + region and a p + region is covered forms give so as to expose only the portion to be the n + source / drain regions.
제13도는 스페이서(106c) 및 n+소오스/드레인 영역(116)을 형성하는 단계를 나타내는 단면도이다.13 is a cross-sectional view illustrating the formation of the spacer 106c and the n + source / drain region 116.
상기 제2포토레지스트패턴(112)을 식각마스크로하여 상기 절연층 패턴(106b)을 이방성 식각하여 게이트(104)의 측벽에 스페이서(106c)를 형성한다. 다음에 상기 제2포토레지스트패턴(112), 게이트(104) 및 스페이서(106c)를 이온주입마스크로하여 n형 불순물(114)을 이온주입하여 n+소오스/드레인 영역(116)을 형성한다.The insulating layer pattern 106b is anisotropically etched using the second photoresist pattern 112 as an etch mask to form spacers 106c on sidewalls of the gate 104. Next, the n-type impurity 114 is ion implanted using the second photoresist pattern 112, the gate 104, and the spacer 106c as an ion implantation mask to form an n + source / drain region 116.
제14도는 p+소오스/드레인 영역을 형성하기 위한 제3포토레지스트패턴(118)을형성하는 단계를 나타내는 단면도이다.14 is a cross-sectional view illustrating a step of forming a third photoresist pattern 118 for forming a p + source / drain region.
상기 제2포토레지스트패턴(112)을 제거한 후, 상기 결과물 전면에 포토레지스트를 도포한 후, 노광 현상하여 p+소오스/드레인 영역이 형성될 부분을 노출시키는 제3포토레지스트패턴(118)을 형성한다. 상기 제3포토레지스트패턴(118)은 p+소오스/드레인 영역 및 n+영역과 p+영역의 경계부분(117)을 동시에 노출시키도록 형성한다. 이 때 주의할 것은 제3포토레지스트패턴(118)에 의해 노출되는 n+영역과 p+영역 경계부분(117)의 길이는 L2로 제1포토레지스트패턴에 의해 노출되는 n+영역과 p+영역의 경계부분(109)의 길이인 L1보다 작게 형성한다. 이는 하부층이 과도식각되는 문제점을 사전에 방지하기 위한 것이다.After removing the second photoresist pattern 112, a photoresist is applied to the entire surface of the resultant, and then exposed to light to form a third photoresist pattern 118 exposing a portion where a p + source / drain region is to be formed. do. The third photoresist pattern 118 is formed to simultaneously expose the p + source / drain region and the boundary portion 117 of the n + region and the p + region. In this case, it should be noted that the lengths of the n + and p + region boundary portions 117 exposed by the third photoresist pattern 118 are L2, and the n + and p + regions exposed by the first photoresist pattern are L2. It is formed smaller than the length of the boundary portion 109 of 109. This is to prevent the problem that the lower layer is overetched in advance.
제15도는 게이트 측벽 스페이서(106d) 및 p+소오스/드레인 영역(124)을 형성하는 단계를 나타내는 단면도이다.FIG. 15 is a cross-sectional view illustrating the step of forming the gate sidewall spacer 106d and the p + source / drain regions 124.
상기 제3포토레지스트패턴(118)을 식각마스크로하여 상기 배선층패턴(108b) 및 상기 n+소오스/드레인 영역(116) 형성시 제거되지 않고 남은 절연층패턴(106b)을 차례대로 식각하여 게이트 측벽 스페이서(106d)로 형성한 다음 상기 제3포토레지스트패턴(118), 게이트(104) 및 측벽 스페이서(106d)를 이온주입마스크로하여 p형 불순물(120)을 이온주입하여 p+소오스/드레인 영역(124)을 형성한다.Gate sidewalls are sequentially etched using the third photoresist pattern 118 as an etching mask by sequentially etching the wiring layer pattern 108b and the insulating layer pattern 106b that is not removed when the n + source / drain regions 116 are formed. P-type impurities 120 are ion-implanted using the third photoresist pattern 118, the gate 104, and the sidewall spacers 106d as ion implantation masks to form p + source / drain regions. 124 is formed.
제16도는 제3포토레지스트패턴(118)이 제거된 결과물을 나타내는 단면도이다.FIG. 16 is a cross-sectional view illustrating a result of removing the third photoresist pattern 118.
도면에서 알 수 있듯이 주변회로부에 배선층패턴의 잔류물이 남아 있지 않음을 알 수 있다.As can be seen from the figure, it can be seen that no residue of the wiring layer pattern remains in the peripheral circuit portion.
즉 본 발명에 의하면 주변회로부에 배선층패턴이 완전히 제거되어 그 잔류물이 남지 않게 된다. 따라서 배선층패턴의 잔류물을 제거하기 위해서 후속 포토레지스트공정이 더 필요한 종래기술에 의해 공정이 단순화되며 잔류물 패턴에 의하여 발생하는 리프팅과 같은 문제점이 없으므로 신뢰도 높은 디램을 제조할 수 있게 된다.That is, according to the present invention, the wiring layer pattern is completely removed from the peripheral circuit portion, and the residues do not remain. Therefore, the process is simplified by the prior art, which requires a subsequent photoresist process to remove the residue of the wiring layer pattern, and there is no problem such as lifting caused by the residue pattern, thereby making it possible to manufacture a highly reliable DRAM.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical idea of the present invention.
Claims (5)
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| KR1019960006646A KR100190027B1 (en) | 1996-03-13 | 1996-03-13 | Lain layer patten fabrication method of semiconductor device for dram |
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| KR1019960006646A KR100190027B1 (en) | 1996-03-13 | 1996-03-13 | Lain layer patten fabrication method of semiconductor device for dram |
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1996
- 1996-03-13 KR KR1019960006646A patent/KR100190027B1/en not_active IP Right Cessation
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| KR970067845A (en) | 1997-10-13 |
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