KR100188115B1 - Output enable signal generating circuit in a liquid crystal display device - Google Patents

Output enable signal generating circuit in a liquid crystal display device Download PDF

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Abstract

이 발명은 액정표시장치(LCD : Liquid Crystal Display)의 출력인에이블(Output Enable)신호 발생회로에 관한 것으로서, 카운터부(1); 상기 카운터부(1)의 출력/반전출력 라인을 외부 선택신호(S1, S2, S3)에 의해 비트별로 선택할 수 있도록 연결된 멀티플렉싱부(2); 상기 멀티플렉싱부(2)의 출력을 논리곱하는 논리곱소자(31)와 상기 카운터부(1)의 출력 중 비트별로 미리 지정된 소정의 신호를 반전논리곱하는 반전논리곱소자(32)로 구성된 디코딩부(3) 및; 상기 논리곱소자(31)의 출력을 세트단에 입력하고 상기 반전논리곱소자(32)의 출력을 리세트단에 입력하여 상기 세트단 신호와 리세트단 신호에 의해 펄스폭이 결정되는 출력인에이블 신호를 생성하는 플립플롭(4)을 포함하여, 선택신호를 조절함으로써 상기 플립플롭(4)의 세트 타이밍을 제어할 수 있도록 하여 상기 카운터부(1) 클럭신호의 주파수가 변화하더라도 플립플롭(4)에서 생성되는 출력인에이블 신호의 펄스폭을 의도하는 대로 유지시킬 수 있는 액정표시장치의 출력인에이블 신호 발생회로를 제공할 수 있다.The present invention relates to an output enable signal generating circuit of a liquid crystal display (LCD), comprising: a counter unit 1; A multiplexing unit (2) connected to select the output / inverting output line of the counter unit (1) bit by bit by external selection signals (S1, S2, S3); A decoding unit comprising an AND logic element 31 for ANDing the output of the multiplexing unit 2 and an inverting AND logic element 32 for inverting and logically multiplying a predetermined signal for each bit among the outputs of the counter unit 1 ( 3) and; The output of the logical multiplication device 31 is input to the set end and the output of the inversion logical multiplication device 32 to the reset end, the output of the pulse width is determined by the set end signal and the reset end signal And a flip-flop 4 for generating an enable signal, so that the set timing of the flip-flop 4 can be controlled by adjusting a selection signal so that the flip-flop (even if the frequency of the clock signal of the counter unit 1 changes) is included. An output enable signal generation circuit of the liquid crystal display device capable of maintaining the pulse width of the output enable signal generated in 4) as intended can be provided.

Description

액정표시장치의 출력인에이블 신호 발생회로Output Enable Signal Generation Circuit of LCD

제1도는 이 발명의 제1실시예에 따른 액정표시장치의 출력인에이블 신호 발생회로.1 is an output enable signal generation circuit of a liquid crystal display device according to a first embodiment of the present invention.

제2도는 상기 제1도의 카운터부를 상세히 도시한 회로도.FIG. 2 is a circuit diagram showing in detail the counter of FIG.

제3도는 상기 제1도의 멀티플렉싱부를 상세히 도시한 회로도.3 is a circuit diagram showing in detail the multiplexing unit of FIG.

제4도 및 제5도는 임의의 선택신호에 따른 제1도 회로도의 각부파형도.4 and 5 are angular waveform diagrams of the circuit diagram of FIG. 1 according to an arbitrary selection signal.

제6도는 이 발명의 제2실시예에 따른 액정표시장치의 출력인에이블 신호 발생회로.6 is an output enable signal generation circuit of the liquid crystal display according to the second embodiment of the present invention.

제7도는 이 발명의 제3실시예에 따른 액정표시장치의 출력인에이블 신호 발생회로.7 is an output enable signal generation circuit of the liquid crystal display according to the third embodiment of the present invention.

제8도는 종래의 기술에 따른 출력인에이블 신호 발생원리를 예시하는 파형도이다.8 is a waveform diagram illustrating the principle of output enable signal generation according to the prior art.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 카운터부 2, 21, 22 : 멀티플렉싱부1: Counter part 2, 21, 22: Multiplexing part

3 : 디코딩부 4 : 플립플롭3: decoding unit 4: flip-flop

이 발명은 액정표시장치(LCD : Liquid Crystal Display)의 출력인에이블(Output Enable) 신호 발생회로에 관한 것으로서, 더욱 상세하게 말하자면 별도의 부가회로없이 출력인에이블 신호의 펄스폭을 조절할 수 있는 기능을 구비한 출력인에이블 신호 발생회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output enable signal generation circuit of a liquid crystal display (LCD). More specifically, the present invention relates to a function of controlling a pulse width of an output enable signal without an additional circuit. An output enable signal generating circuit is provided.

제조비용의 감소, 저소비전력 및 소형화로의 용이성 때문에, 액정표시장치(LCD)가 기존의 음극선관(CRT : Cathod Ray Tube) 표시장치를 점차적으로 대체해 나가고 있다.Due to the reduction in manufacturing cost, low power consumption, and ease of miniaturization, LCDs are gradually replacing conventional cathode ray tube (CRT) displays.

통상적인 액정표시장치는, 복수의 로우라인(Row line), 컬럼라인(Column line) 및 두 라인의 교차에 의해 생기는 복수의 화소(Pixel)를 구비한 액정패널과 각 로우라인과 컬럼라인에 인가할 소정의 전압을 생성하는 구동회로로 구성된다.A typical liquid crystal display device is applied to a liquid crystal panel having a plurality of row lines, column lines, and a plurality of pixels generated by the intersection of two lines, and to each row line and column line. And a drive circuit for generating a predetermined voltage.

박막트랜지스터 액정표시장치(Thin-Film-Transistor LCD) 인 경우에는, 로우라인 대신에 게이트라인(Gate line), 컬러란인 대신에 소스라인(Source line)이라고 불리워진다.In the case of a thin film transistor liquid crystal display (LCD), a gate line instead of a low line and a color line are referred to as a source line.

이러한 애정표시장치의 구동회로에는 액정패널의 로우라인 또는 컬럼라인에 소정의 전압을 인가하기 위한 출력회로가 포함되어 있으며, 출력인에이블 신호는 상기 출력회로의 작동여부를 제어하기 위한 것이다.The driving circuit of the love display device includes an output circuit for applying a predetermined voltage to the row line or the column line of the liquid crystal panel, and the output enable signal is for controlling the operation of the output circuit.

한편, 카운터(Counter)를 이용하여 상기한 출력인에이블 신호를 생성하는 기술이 공지되어 있다.On the other hand, a technique for generating the above output enable signal using a counter is known.

이하, 제8도를 참조하여 액정표시장치의 출력인에이블 신호를 생성하기 위한 종래의 기술을 설명한다.Hereinafter, with reference to FIG. 8, a conventional technique for generating an output enable signal of a liquid crystal display device will be described.

제8도는 종래의 기술에 따른 출력인에이블 신호 발생원리를 예시하는 파형도이다.8 is a waveform diagram illustrating the principle of output enable signal generation according to the prior art.

제8도의 발생원리는 카운터를 이용하는 출력인에이블 신호 발생회로에 적용되며, 제8도의 (a)는 카운터의 시작신호이고, 제8도의 (b) 및 (c)는 카운터 출력을 임의로 조작하여 생성되는 펄스 파형이고, 제8도의 (d)는 출력인에이블 신호의 파형이다.The principle of generation of FIG. 8 is applied to an output enable signal generation circuit using a counter, (a) of FIG. 8 is a start signal of the counter, and (b) and (c) of FIG. 8 are generated by arbitrarily manipulating the counter output. Fig. 8 (d) is a waveform of the output enable signal.

종래의 기술에 따르면, 카운터 출력으로부터 그의 임의의 상태에서 제8도의 (b) 및 (c)와 같은 두 개의 펄스 파형이 생성되고, 상기 두 펄스 파형을 조합하여 의도하는 펄스폭(pulse width)을 갖는 출력인에이블 신호가 생성된다.According to the prior art, two pulse waveforms such as (b) and (c) of FIG. 8 are generated from the counter output in any state thereof, and the two pulse waveforms are combined to obtain the intended pulse width. Has an output enable signal.

그러나, 이러한 종래의 기술에서는 카운터의 클럭 주파수가 변화활 때 카운터의 출력을 이용하여 생성되는 두 펄스 파형의 주기가 변화하고, 그 결과로 생성되는 출력인에이블 신호의 펄스폭도 변화한다.However, in this conventional technique, the period of two pulse waveforms generated by using the output of the counter changes when the clock frequency of the counter changes, and the pulse width of the resulting output enable signal also changes.

특히, 출력인에이블 신호가 박막트랜지스터 액정표시장치의 게이트 구동회로에 적용되는 경우, 생성되는 출력인에이블 신호의 펄스폭이 의도하는 것보다 짧아지면, n 번째 게이트 라인에 인가되는 신호와 n+1번째 게이트 라인에 인가되는 신호간에 중첩(overlap)하는 구간이 발생할 수 있다. 이로 인해, 동시에 턴온(Turn on)되는 화소가 존재하게 되어 크로스토크(Crosstalk)현상이 발생한다.In particular, when the output enable signal is applied to the gate driving circuit of the thin film transistor liquid crystal display device, if the pulse width of the generated output enable signal is shorter than intended, the signal applied to the nth gate line and n + 1 An interval overlapping between signals applied to the first gate line may occur. As a result, there is a pixel that is turned on at the same time and crosstalk occurs.

이와 반대로, 생성되는 출력인에이블 신호의 펄스폭이 의도하는 것보다 길어지면, 출력인에이블 신호에 의해 동기되는 게이트 라인 인가신호의 펄스폭이 짧아져 화소를 충분히 충전(charge)시키지 못할 수가 있다.On the contrary, if the pulse width of the generated output enable signal is longer than intended, the pulse width of the gate line applying signal synchronized with the output enable signal may be shortened to sufficiently charge the pixel.

따라서, 액정표시장치의 구동회로에 사용되는 메인 클럭의 주파수가 특정의 이유로 변화하더라도, 출력인에이블 신호의 펄스폭이 의도하는 폭만큼 유지되어야 할 필요가 있다.Therefore, even if the frequency of the main clock used in the drive circuit of the liquid crystal display device changes for a certain reason, it is necessary to keep the pulse width of the output enable signal as intended.

종래에는 출력인에이블 신호를 생성할 때 클럭 주파수의 변화에 따른 영향을 보상하기 위하여, 두 펄스 중 하나의 타이밍(timing)을 매번 조정해 주었다.Conventionally, the timing of one of the two pulses is adjusted each time to compensate for the effect of the clock frequency when generating the output enable signal.

그런데, 이를 위해서는 클럭 주파수의 변경시마다 펄스 타이밍을 조정하기 위해 회로를 변경해야 하는 불편함이 있고, 비용 및 노력면에서도 손해이다.However, for this purpose, there is an inconvenience in that the circuit must be changed in order to adjust the pulse timing every time the clock frequency is changed, which is also a cost and effort.

그러므로, 이 발명의 목적은 상기한 바와 같은 종래의 기술적 문제점을 해결하기 위한 것으로서, 별도의 부가회로없이 사용자의 입력에 따라 외부에서 제공되는 선택신호에 의해 출력인에이블 신호의 펄스폭을 조절할 수 있는 액정표시장치의 출력인에이블 신호 발생회로를 제공하는데 있다.Therefore, an object of the present invention is to solve the conventional technical problems as described above, and can adjust the pulse width of the output enable signal by a selection signal provided externally according to a user's input without a separate additional circuit. The present invention provides an output enable signal generation circuit of a liquid crystal display device.

상기한 목적을 달성하기 위한 수단으로서, 이 발명에 따른 액정표시장치의 출력인에이블 신호 발생회로의 구성은, 클럭신호와 리세트신호에 따라 소정 값까지의 카운트 동작을 반복하며, 소정 수의 출력 비트별로 구비된 출력/반전출력 라인을 통해 카운트된 데이터 및 그의 반전 데이터를 출력하는 카운터부와; 선택신호에 따라 상기 카운터부의 각 출력 비트별로 상기 출력/반전출력 라인 중의 하나를 선택하며, 각 선택된 라인의 데이터를 출력하는 멀티플렉싱부와; 상기 멀티플렉싱부의 출력 비트라인의 데이터를 입력하고, 이 입력데이터를 논리곱하여 출력인에이블 신호의 세트점을 결정하기 위한 제1펄스파형을 생성하고, 상기 카운터부의 비트별로 미리 지정된 출력라인의 데이터를 입력하고, 이 입력데이터를 반전논리곱하여 출력인에이블 신호의 리세트점을 결정하기 위한 제2펄스파형을 생성하는 디코딩부와; 상기 디코딩부의 제1펄스파형이 세트단에 입력되고, 제2펄스 파형이 리세트단에 입력되도록 연결되며, 상기 세트단의 신호와 리세트단의 신호에 의해 세트 상태와 리세트 상태를 반복하는 출력인에이블 신호를 생성하는 플립플롭을 포함하여 이루어진다.As a means for achieving the above object, the configuration of the output enable signal generation circuit of the liquid crystal display device according to the present invention repeats the count operation up to a predetermined value in accordance with a clock signal and a reset signal, and outputs a predetermined number of outputs. A counter unit for outputting the counted data and the inverted data thereof through the output / reverse output line provided for each bit; A multiplexer for selecting one of the output / inverted output lines for each output bit of the counter unit according to a selection signal, and outputting data of each selected line; Input data of an output bit line of the multiplexing unit, and multiply the input data to generate a first pulse waveform for determining a set point of an output enable signal, and input data of a predetermined output line for each bit of the counter unit A decoding unit for inverting and logically multiplying the input data to generate a second pulse waveform for determining a reset point of the output enable signal; The first pulse waveform of the decoding unit is input to the set stage, and the second pulse waveform is connected to the reset stage, and the set state and the reset state are repeated by the signal of the set stage and the signal of the reset stage. It includes a flip-flop for generating an output enable signal.

상기한 이 발명에 따르면, 상기 멀티플렉싱부에서는 선택신호에 의해 상기 카운터부의 각 출력비트별로 출력라인 또는 반전출력라인 중의 하나가 선택된다.According to the present invention described above, the multiplexing unit selects one of an output line or an inverted output line for each output bit of the counter unit by a selection signal.

또한, 이렇게 선택된 게이타는 디코딩부에 제공되며, 이 신호에 의해 제1펄스파형의 세트 타이밍이 결정된다. 즉, 디코딩부의 제1펄스파형은 논리곱연산에 의해 얻어지므로, 디코딩부의 입력데이터가 모두 하이레벨일 경우에만 하이레벨이 된다. 따라서, 디코딩부에 입력되는 카운터부의 출력라인이 변경되면, 제1펄스파형의 세트 타이밍이 그에 대응하여 변경된다. 이때, 제2펄스파형은 미리 지정된 카운터 출력을 반전논리곱하여 얻어지므로, 그 리세트 타이밍은 항상 고정되어 있다.Further, the thus selected gater is provided to the decoding unit, and the set timing of the first pulse waveform is determined by this signal. That is, since the first pulse waveform of the decoding section is obtained by the AND operation, the first pulse waveform of the decoding section becomes a high level only when all of the input data of the decoding section is at the high level. Therefore, when the output line of the counter section input to the decoding section is changed, the set timing of the first pulse waveform is changed correspondingly. At this time, since the second pulse waveform is obtained by inverting and multiplying a predetermined counter output, the reset timing is always fixed.

이 발명에서는 선택신호가 사용자에 의해 외부에서 제어가능하다.In the present invention, the selection signal is externally controllable by the user.

결과적으로, 사용자가 외부에서 선택신호를 제어함으로써 디코딩부에서 생성되는 제1펄스파형의 세트 타이밍을 제어할 수 있고, 제2펄스파형의 리세트 타이밍은 고정되어 있으므로, 제1펄스파형과 제2펄스파형에 의해 만들어지는 출력인에이블 신호의 펄스폭은 제어될 수 있다.As a result, the user can control the set timing of the first pulse waveform generated by the decoding unit by controlling the selection signal from the outside, and the reset timing of the second pulse waveform is fixed, so that the first pulse waveform and the second pulse wave are fixed. The pulse width of the output enable signal produced by the pulse waveform can be controlled.

이 발명의 원리를 확장한 개념으로서, 리세트 타이밍을 결정하는 제2펄스파형을 선택신호로서 제어하는 기술이 고려될 수 있다.As an extension of the principle of the present invention, a technique of controlling the second pulse waveform for determining the reset timing as the selection signal can be considered.

또한, 세트 타이밍을 결정하는 제1펄스파형과 리세트 타이밍을 결정하는 제2펄스파형을 그 각각에 할당된 선택신호로서 제어하는 기술도 고려될 수 있다. 이에 관한 것은 이 발명의 실시예를 통해 그 구조 및 원리에 관하여 보다 상세하게 설명된다.Also, a technique of controlling the first pulse waveform that determines the set timing and the second pulse waveform that determines the reset timing as a selection signal assigned to each of them may also be considered. This is explained in more detail with respect to the structure and principle through the embodiment of the present invention.

이하, 첨부된 도면을 참조하여 이 발명의 바람직한 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제1도는 이 발명의 제1실시예에 따른 액정표시장치의 출력인에이블 신호 발생회로이고, 제2도는 상기 제1도의 카운터부를 상세히 도시한 회로도이고, 제3도는 상기 제1도의 멀티플렉싱부를 상세히 도시한 회로도이고, 제4도 및 제5도는 임의의 선택신호에 따른 제1도 회로도의 각부파형도이고, 제6도는 이 발명의 제2실시예에 따른 액정표시장치의 출력인에이블 신호 발생회로도이고, 제7도는 이 발명의 제3실시예에 따른 액정표시장치의 출력인에이블 신호 발생회로이다.FIG. 1 is an output enable signal generation circuit of a liquid crystal display according to a first embodiment of the present invention. FIG. 2 is a circuit diagram showing the counter portion of FIG. 1 in detail, and FIG. 3 shows the multiplexing portion of FIG. 4 and 5 are angular waveform diagrams of the circuit diagram of FIG. 1 according to an arbitrary selection signal, and FIG. 6 is an output enable signal generation circuit diagram of the liquid crystal display device according to the second embodiment of the present invention. 7 is an output enable signal generation circuit of the liquid crystal display according to the third embodiment of the present invention.

먼저, 제1도 내지 제5도를 참조하여 이 발명의 제1실시예를 설명한다. 제1도에 도시된 바와 같이, 이 발명의 제1실시예에 따른 액정표시장치의 출력인에이블 신호 발생회로는, 카운터부(1), 멀티플렉싱부(2), 디코딩부(3) 및 플립플롭(4)으로 구성된다.First, a first embodiment of the present invention will be described with reference to FIGS. As shown in FIG. 1, the output enable signal generation circuit of the liquid crystal display according to the first embodiment of the present invention includes a counter unit 1, a multiplexing unit 2, a decoding unit 3, and a flip-flop. It consists of (4).

카운터부(1)는 클럭신호(CLOCK)와 리세트신호(RESET)가 입력되도록 구성되며, 3비트의 출력라인(Q1-Q3)과 그의 반전출력라인(QB1-QB3)을 가진다. 상기 카운터부((1)는 3비트 출력을 생성하도록 구성하였으나, 이 발명의 기술적 범위는 여기에 한정되지 않고 카운터부(1) 출력비트를 확장하는 설계도 포함한다.The counter unit 1 is configured to receive a clock signal CLOCK and a reset signal RESET, and has a 3-bit output line Q1-Q3 and its inverted output line QB1-QB3. Although the counter unit 1 is configured to generate a 3-bit output, the technical scope of the present invention is not limited thereto, and includes a design for extending the output unit of the counter unit 1.

멀티플렉싱부(2)는 3비트의 선택신호(S1-S3)와 카운터부(1) 출력신호(Q1-Q3, QB1-QB3)가 입력되도록 구성되고, 3비트의 출력라인(OUT1-OUT3)을 가진다.The multiplexing section 2 is configured to input a three-bit selection signal S1-S3 and a counter section 1 output signals Q1-Q3 and QB1-QB3, and outputs three-bit output lines OUT1-OUT3. Have

디코딩부(3)는 논리곱소자(31)와 반전 논리곱소자(32)로 구성되며, 논리곱소자(31)의 입력단에는 멀티플렉싱부(2)의 출력라인(OUT1-OUT3)이 연결되고, 반전 논리곱소자(32)의 입력단에는 카운터부(1)의 출력라인 중 비트별로 미리 임의로 지정된 것(Q1, Q2, Q3)이 연결된다.The decoding unit 3 is composed of the logical AND device 31 and the inverse AND device 32, the output line (OUT1-OUT3) of the multiplexing unit 2 is connected to the input terminal of the logical AND device 31, An input terminal Q1, Q2, Q3, which is arbitrarily designated for each bit of the output line of the counter unit 1, is connected to the input terminal of the inverse logical multiplication device 32.

플립플롭(4)은 전원전압(VDD)이 소정 단자에 인가되고, 논리곱소자(31)의 출력(A)이 세트단(S)에 입력되고, 반전논리곱소자(32)의 출력(B)이 리세트단(R)에 입력되도록 연결된다.In the flip-flop 4, a power supply voltage VDD is applied to a predetermined terminal, an output A of the AND device 31 is input to the set terminal S, and an output B of the inverted logical element 32. ) Is connected to the reset end (R).

다음으로, 상기한 구성에 의거한 이 발명의 제 1실시예에 따른 액정표시장치의 출력인에이블 신호 발생회로의 동작을 설명한다.Next, the operation of the output enable signal generation circuit of the liquid crystal display device according to the first embodiment of the present invention based on the above configuration will be described.

전원이 인가되어 회로의 동작이 시작되면, 클럭신호(CLOCK)와 리세트신호(RESET)가 카운터부(1)에 입력된다. 리세트신호(RESET)는 외부에서 카운트 상태를 리세트시키기 위한 것이다.When the power is applied and the operation of the circuit starts, the clock signal CLOCK and the reset signal RESET are input to the counter unit 1. The reset signal RESET is for externally resetting the count state.

카운터부(1)에서는 매 클럭마다 소정 수 까지의 카운트 동작이 수행되며, 매 클럭마다 3비트의 출력 및 그의 3비트 반전출력이 3개의 비트쌍으로 생성된다. 또한, 상기 생성된 3개의 비트쌍인 카운트 출력 및 그의 반전출력은 출력라인(Q1, Q2, Q3)과 반전출력라인(QB, QB2, QB3)을 통해 제공된다.In the counter section 1, up to a predetermined number of count operations are performed every clock, and a 3-bit output and its 3-bit inverted output are generated as three bit pairs every clock. In addition, the generated three bit pairs, the count output and its inverted output, are provided through output lines Q1, Q2, Q3 and inverted output lines QB, QB2, QB3.

멀티플렉싱부(2)에서는 선택신호(S1, S2, S3)의 상태에 따라 카운터부(1)의 각 비트쌍 중의 하나의 비트가 대응하는 출력신호(OUT1, OUT2, OUT3)의 하나로서 선택된다.In the multiplexing section 2, one bit of each bit pair of the counter section 1 is selected as one of the corresponding output signals OUT1, OUT2, OUT3 according to the state of the selection signals S1, S2, S3.

예를 들면, 선택신호(S1)가 로우레벨인 경우, 카운터부(1)의 제1비트쌍(Q1, QB1) 중 비트(Q1)가 출력신호(OUT1)로서 선택된다. 만약, 선택신호(S1)가 하이레벨인 경우에는 카운터부(1)의 제1비트쌍(Q1, QB1) 중 비트(QB1)가 출력신호(OUT1)로서 선택된다. 나머지 선택신호(S2, S3)에 대해서도 이와 유사한 방법으로 선택이 이루어진다.For example, when the selection signal S1 is at the low level, the bit Q1 is selected as the output signal OUT1 among the first bit pairs Q1 and QB1 of the counter unit 1. If the selection signal S1 is at the high level, the bit QB1 is selected as the output signal OUT1 among the first bit pairs Q1 and QB1 of the counter unit 1. The selection is performed in a similar manner with respect to the remaining selection signals S2 and S3.

상기 멀티플렉싱부(2)의 출력신호(OUT1-OUT3)는 논리곱소자(31)의 입력으로서 제공된다. 한편, 카운터부(1)의 출력신호 중 미리 지정된 비트(Q1, Q2, Q3)는 반전논리곱소자(32)에 입력으로서 제공된다.The output signals OUT1-OUT3 of the multiplexing section 2 are provided as inputs of the AND product 31. On the other hand, the predetermined bits Q1, Q2, and Q3 of the output signals of the counter unit 1 are provided as inputs to the inversion logical element 32.

논리곱소자(31)는 3비트의 입력을 논리곱하여,반전논리곱소자(32)는 3비트의 입력을 반전논리곱한다. 상기 논리곱연산에 의해 반전논리곱소자(32)에서는 입력신호가 모두 하이레벨일 경우에만 로우레벨의 신호가 생성된다. 이와 유사하게, 상기 반전논리곱연산에 의해 반전논리곱소자(32)에서는 입력신호가 모두 하이레벨일 경우에만 로우레벨의 신호가 생성된다.The AND device 31 logically multiplies an input of 3 bits, and the inversion logical element 32 inverts and logically inputs an input of 3 bits. By the AND operation, the inverse logical element 32 generates a low level signal only when all of the input signals are high level. Similarly, by the inverse logical operation, the inverse logical element 32 generates a low level signal only when the input signals are all high level.

논리곱소자(31)의 출력(A)은 플립플롭(4)의 세트단(S)에 입력되고, 반전논리곱소자(32)의 출력(B)은 플립플롭(4)의 리세트단(R)에 입력된다.The output A of the AND product 31 is input to the set end S of the flip-flop 4, and the output B of the inverted logical element 32 is the reset end of the flip-flop 4 ( R) is entered.

상기 플립플롭(4)은 리세트-세트 플립플롭(RS Flip-flop)으로서, 세트단(S)의 신호가 하이레벨일 경우에는 하이레벨의 신호를 출력단(Q)을 통해 제공하고, 리세트단(R)의 신호가 로우레벨일 경우에는 로우레벨의 신호를 출력단(Q)을 통해 제공한다.The flip-flop 4 is a reset-set flip-flop. When the signal of the set terminal S is high level, the flip-flop 4 provides a high level signal through the output terminal Q. When the signal of the stage R is low level, the low level signal is provided through the output terminal Q.

상기 플립플롭(4)의 출력단(Q) 신호는 출력인에이블 신호로서 액정표시장치의 구동회로에 제공된다.The output terminal Q signal of the flip-flop 4 is provided to the driving circuit of the liquid crystal display device as an output enable signal.

다음으로, 제4도 및 제5도를 참조하여 선택신호(S1, S2, S3)의 조절함으로써 출력인에이블 신호의 펄스폭을 가변시키는 것에 대하여 설명한다.Next, the pulse width of the output enable signal is varied by adjusting the selection signals S1, S2, and S3 with reference to FIGS. 4 and 5. FIG.

제4도의 (a)는 카운터부(1)에 입력되는 클럭신호(CLOCK)이고, 제4도의 (b)는 카운터부(1)에 입력되는 리세트신호(RESET)이고, 제4도의 (c), (d) 및 (e)는 멀티플렉싱부(2)에 입력되는 선택신호(S1, S2, S3)이고, 제4도의 (f)-(k)는 카운터부(1)에서 출력되는 3개의 비트쌍 신호(Q1, QB1, .... Q3, QB3)이고, 제4도의 (l)는 반전논리곱소자(32)의 출력신호(B)이고, 제4도의 (m)는 논리곱소자(31)의 출력신호(A)이고, 제4도의 (n)는 플립플롭(4)의 출력신호(F)이다.4A is a clock signal CLOCK input to the counter unit 1, and FIG. 4B is a reset signal RESET input to the counter unit 1, and FIG. ), (d) and (e) are the selection signals S1, S2, S3 input to the multiplexing section 2, and (f)-(k) in FIG. 4 are three outputs from the counter section 1; Bit pair signals Q1, QB1, ..., Q3, QB3, (l) of FIG. 4 is an output signal B of the inversion logical element 32, and (m) of FIG. An output signal A of (31) is shown, and (n) in FIG. 4 is an output signal (F) of the flip-flop (4).

제4도의 (a),(b) 및 (f)-(k)에 도시된 바와 같이, 8개의 클럭구간 동안 한번의 업카운트 동작이 수행되며, 리세트신호(RESET)가 하이레벨로 될 때까지 이 동작을 반복한다.As shown in (a), (b) and (f)-(k) of FIG. 4, one up count operation is performed during eight clock periods, and the reset signal RESET becomes high level. Repeat this operation until.

제4도의 (c)-(e)는 선택신호(S1, S2, S3)가 (로우, 하이, 히이)인 경우를 도시한 것이며, 이 선택신호(S1, S2, S3)에 의해 멀티플렉싱부(2)에서 선택되는 카운터 출력신호(Q1, QB2, QB3)는, 제4도의 (e),(i),(k)와 같이, 빗금으로 도시되어 있다.(C)-(e) of FIG. 4 show the case where the selection signals S1, S2, S3 are (low, high, hi), and the multiplexing unit (1) is selected by the selection signals S1, S2, S3. The counter output signals Q1, QB2, and QB3 selected in 2) are shown by hatching, as shown in (e), (i) and (k) of FIG.

상기한 바와 같이, 멀티플렉싱부(2)에서 선택되는 카운터 출력신호(Q1, QB2, QB3)는 논리곱소자(3)에 입력되며, 논리곱소자(3)의 논리곱연산에 의해 얻어지는 신호(A)의 파형은 제(4)도의 (m)와 같다. 제4도의 (m)를 참조하면, 선택된 카운터 출력신호(Q1, QB2, QB3)가 모두 하이레벨일 경우에만 신호(A)가 하이레벨임을 알 수 있다.As described above, the counter output signals Q1, QB2, QB3 selected by the multiplexing section 2 are input to the logical AND element 3, and the signal A obtained by the logical AND operation of the logical AND element 3 ) Waveform is the same as (m) in FIG. Referring to (m) of FIG. 4, it can be seen that the signal A is at the high level only when the selected counter output signals Q1, QB2, and QB3 are all at the high level.

한편, 반전논리곱소자(32)에는 카운터부(1)의 출력신호 중 미리 지정된 소정의 신호(Q1, Q2, Q3)가 입력되며, 제4도의 (l)에 도시된 바와 같이, 카운터부(1)의 출력신호 중 세 신호(Q1, Q2, Q3)가 모두 하이레벨일 경우에만 반전노리곱소자(32)의 출력신호(B)가 로우레벨이 됨을 알 수 있다. 위와 같이 얻어진 논리곱소자(31)의 출력신호(A)와 반전논리곱소자(32)의 출력신호(B)에 의해 플립플롭(4)에서 출력인에이블 신호가 얻어진다.Meanwhile, predetermined signals Q1, Q2 and Q3 among the output signals of the counter unit 1 are input to the inverse logical element 32. As shown in (l) of FIG. 4, the counter unit ( It can be seen that the output signal B of the inverted logical unit 32 is at a low level only when all three signals Q1, Q2, and Q3 of the output signals of 1) are high level. The output enable signal is obtained from the flip-flop 4 by the output signal A of the AND product 31 obtained as described above and the output signal B of the inversion logical element 32.

이 발명의 제1실시예에서는 반전논리곱소자(32)의 입력라인이 하드웨어적으로 고정되어 있다. 따라서, 선택신호(S1, S3, S3)의 조절에 의해 플립플롭(4)의 리세트 타이밍은 변화하지 않는 반면, 세트 타이밍은 변화한다.In the first embodiment of the present invention, the input line of the inversion logical element 32 is fixed in hardware. Therefore, while the reset timing of the flip-flop 4 does not change by adjusting the selection signals S1, S3, S3, the set timing changes.

제5도의 (a)-(n)에 도시된 각부 파형도는 선택신호(S12, S2, S3)가 (하이, 하이, 로우)일 경우의 것이다.The waveform diagrams of the respective parts shown in (a)-(n) of FIG. 5 are when the selection signals S12, S2, S3 are (high, high, low).

제5도의 (g),(i),(j)에 도시된 바와 같이, 선택신호(S1, S2, S3)가 (하이, 하이, 로우)이기 때문에 멀티플렉싱부(2)에서는 카운터부(1) 출력신호 중 세 신호(QB1, QB2, QB3)가 선택된다. 또한, 제5도의 (l)에 도시된 바와 같이, 세 신호(QB1, QB2, QB3)가 모두 하이레벨일 경우에만 논리곱소자(31)의 출력신호(A)가 하이레벨로 된다. 반전논리곱소자(32)의 출력신호(B)는 제4도에서와 마찬가지로 카운터부(1)의 세 출력신호(Q1, Q2, Q3)가 하이레벨일 경우에만 로우레벨로 된다. 위와 같이 얻어진 논리곱소자(31)의 출력신호(A)와 반전논리곱소자(32)의 출력신호(B)에 의해 만들어지는 출력인에이블 신호는 제5도의 (n)에 도시된 바와 같다.As shown in (g), (i), and (j) of FIG. 5, since the selection signals S1, S2, S3 are (high, high, low), the multiplexer 2 has a counter unit 1; Among the output signals, three signals QB1, QB2, and QB3 are selected. In addition, as shown in FIG. 5 (l), the output signal A of the logical AND element 31 becomes high level only when all three signals QB1, QB2, and QB3 are high level. As shown in FIG. 4, the output signal B of the inversion logical element 32 becomes low level only when the three output signals Q1, Q2, Q3 of the counter section 1 are high level. The output enable signal generated by the output signal A of the AND product 31 obtained as described above and the output signal B of the inversion logical element 32 is as shown in FIG. 5 (n).

제4도의 (n)와 제5도의(n)에 도시된 출력인에이블 신호를 비교하면, 선택신호(S1, S2, S3)의 조절에 의해 플립플롭(4)의 세트 타이밍이 변화함을 알 수 있다. 이에 따라, 제4도의 (n)에 도시된 출력인에이블 신호에 비해 제5도의 (n)에 도시된 출력인에이블 신호의 펄스폭이 더 짧아진 것을 알 수 있다.Comparing the output enable signal shown in (n) of FIG. 4 and (n) of FIG. 4, it is understood that the set timing of the flip-flop 4 is changed by adjusting the selection signals S1, S2, S3. Can be. Accordingly, it can be seen that the pulse width of the output enable signal shown in (n) of FIG. 5 is shorter than the output enable signal shown in (n) of FIG.

이상 설명된 바와 같이, 이 발명의 제1실시예에 따른 출력인에이블 신호 발생회로로에서는 외부에서 선택신호(S1, S2, S3)를 조정함으로써 출력인에이블 신호의 펄스폭이 변화될수 있다.As described above, in the output enable signal generation circuit according to the first embodiment of the present invention, the pulse width of the output enable signal can be changed by adjusting the selection signals S1, S2, and S3 externally.

제2도는 상기 제1도에 도시된 카운터부(1)의 내부를 상세히 도시한 회로이다.FIG. 2 is a circuit showing the inside of the counter unit 1 shown in FIG. 1 in detail.

제2도에 도시된 카운터부(1)의 회로는 3비트의 2진 카운트 출력을 얻기 위한 전형적인 것으로서, 직렬 연결된 3개의 JK-플립플롭(11,12,13)과 , 논리곱소자(14)로 구성된다.The circuit of the counter part 1 shown in FIG. 2 is typical for obtaining a 3-bit binary count output, which is composed of three JK-flip flops 11, 12, 13 connected in series, and an AND logic element 14. It consists of.

상기 논리곱소자(31)에는 첫 번째와 두 번째 JK-플립플롭(11,12)의 출력이 입력되며, 상기 논리곱소자(14)의 출력은 세 번째 JK-플립플롭(13)의 J,K입력단에 공통으로 입력된다.The outputs of the first and second JK-flip flops 11 and 12 are input to the logical multiplication device 31, and the outputs of the logical multiplication devices 14 are J of the third JK-flip flop 13. It is commonly input to the K input terminal.

클럭신호(CLOCK)와 리세트신호(RESET)는 3개의 JK-플립플롭(11, 12, 13)의 각 클럭단자(CK)와 리세트단자(RN)에 입력된다.The clock signal CLOCK and the reset signal RESET are input to each clock terminal CK and reset terminal RN of the three JK flip-flops 11, 12, and 13.

각 JK-플립플롭(11, 12, 13)의 출력단(Q)과 반전출력단(QN) 신호는 카운터 부(1) 출력신호(Q1, QB1, ...., Q3, QB3)로서 제공된다. 또한, 첫 번째 JK-플립플롭(11)의 출력단(Q) 신호는 두 번째 JK-플립플롭(12)의 J, K입력단에 공통으로 입력되며, 두 번째 JK-플립플롭(12)의 출력단(Q)신호는 세 번째 JK-플립플롭(13)의 J, K 입력단에 공통으로 입력된다.The output terminal Q and the inverted output terminal QN signal of each JK flip-flop 11, 12, 13 are provided as the counter section 1 output signals Q1, QB1, ..., Q3, QB3. In addition, the output terminal Q signal of the first JK flip-flop 11 is commonly input to the J and K input terminals of the second JK flip-flop 12, and the output terminal (2) of the second JK flip-flop 12 The Q) signal is commonly input to the J and K input terminals of the third JK flip-flop 13.

상기와 같은 카운터부(1)의 구성에 의해, 첫 번째 JK플립플롭(11)의 출력(Q)은 클릭신호(CLOCK)의 매클럭마다 반전하는 파형이 되며, 두 번째 JK-플립플롭(12)`의 출력(Q)은 클럭신호(CLOCK)의 두 클럭마다 반전하는 파형이 되며, 세 번째 JK-플립플롭(13)의 출력(Q)은 클럭신호(CLOCK)의 네 클럭마다 반전하는 파형이 된다.By the configuration of the counter unit 1 as described above, the output Q of the first JK flip-flop 11 becomes a waveform inverted for every clock signal of the click signal CLOCK, and the second JK flip-flop 12 Output Q is a waveform inverting every two clocks of clock signal CLOCK, and output Q of the third JK flip-flop 13 is a waveform inverting every four clocks of clock signal CLOCK. Becomes

이에 따라, 각 JK-플립플롭(11, 12, 13)의 출력과 그의 반전출력으로 구성되는 카운터부(1) 출력신호(Q1, QB1, ..., Q3, QB3)는 3비트의 2진카운트 신호가 된다.Accordingly, the counter section 1 output signals Q1, QB1, ..., Q3, QB3, which are composed of the outputs of the respective JK flip-flops 11, 12, 13, and their inverted outputs, are three-bit binary. It is a count signal.

제3도는 상기 제1도의 멀티플렉싱부(2)의 내부를 상세히 도시한 회로이다.FIG. 3 is a circuit showing the inside of the multiplexing unit 2 of FIG. 1 in detail.

제3도에 도시된 바와 같이, 멀티플렉싱부(2)는 3개의 멀티플렉서(21, 22, 23)으로 구성된다.As shown in FIG. 3, the multiplexing section 2 is composed of three multiplexers 21, 22, and 23. As shown in FIG.

멀티플렉서(21)의 입력단(D0, D1)에는 카운터부(1) 출력신호 중 비트신호(Q1)와 그의 반전신호(QB1)가 입력되며, 선택단(S)에는 선택신호(S1)가 입력되며, 출력단(YN)에서는 상기 선택단(S) 신호에 의해 선택된선택된 신호가 출력신호(OUT2)로서 외부에 제공된다.The bit signal Q1 and its inverted signal QB1 among the counter 1 output signals are input to the input terminals D0 and D1 of the multiplexer 21, and the selection signal S1 is input to the selection terminal S. In the output terminal YN, the selected signal selected by the selection terminal S signal is provided externally as the output signal OUT2.

멀티플렉서(23)의 입력단(D0, D1)에는 카운터부(1)의 출력신호 중비트신호(Q3)와 그의 반전신호(QB3)가 입력되며, 선택단(S)에는 선택신호(S3)가 입력되며, 출력단(YN)에서는 상기 선택단(S) 신호에 의해 선택된 신호가 출력신호(OUT3)로서 외부에 제공된다.The bit signal Q3 of the output signal of the counter unit 1 and its inverted signal QB3 are input to the input terminals D0 and D1 of the multiplexer 23, and the selection signal S3 is input to the selection terminal S. In the output terminal YN, the signal selected by the selection terminal S signal is provided to the outside as the output signal OUT3.

멀티플렉서(23)의 입력단(D0, D1)에는 카운터부(1)의 출력신호 중 비트신호(Q3)와 그의 반전신호(QB3)가 입력되며, 선택단(S)에는 선택신호(S3)가 입력되며, 출력단(YN)에서는 상기 선택단(S) 신호에 의해 선택된 신호가 출력되며(OUT3)로서 외부에 제공된다.The bit signal Q3 and its inverted signal QB3 among the output signals of the counter unit 1 are input to the input terminals D0 and D1 of the multiplexer 23, and the selection signal S3 is input to the selection terminal S. At the output terminal YN, the signal selected by the selection terminal S signal is output (OUT3) and provided externally.

상기 각 멀티플렉서(21, 22, 23)에서는 선택신호(S1, S2, S3) 중 대응하는 하나의 상태에 따라 두 입력 중 하나가 선택되며, 이 선택된 신호는 외부에 출력신호로서 제공된다.In each of the multiplexers 21, 22, and 23, one of the two inputs is selected according to a corresponding one of the selection signals S1, S2, and S3, and the selected signal is provided as an output signal externally.

다음으로, 제6도를 참조하여 이 발명의 제2실시예에 따른 액정표시장치의 출력인에이블 신호 발생회로를 설명한다.Next, an output enable signal generation circuit of the liquid crystal display according to the second embodiment of the present invention will be described with reference to FIG.

제6도에 도시된 바와 같이, 이 발명의 제2실시예에 따른 액정표시장치의 출력인에이블 신호 발생회로는, 카운터부(1), 멀티플렉싱부(2), 디코딩부(3) 및 플립플롭(4)으로 구성된다. 상기 디코딩부(3)는 논리곱소자(31)와 반전논리곱소자(32)로 구성된다.As shown in FIG. 6, the output enable signal generation circuit of the liquid crystal display according to the second embodiment of the present invention includes a counter unit 1, a multiplexing unit 2, a decoding unit 3, and a flip-flop. It consists of (4). The decoding unit 3 is composed of a logical multiplication device 31 and an inversion logical multiplication device 32.

이 발명의 제2실시예에 따른 출력인에이블 신호 발생회로는 상기 플립플롭(4)의 세트 타이밍이 하드웨어적으로 고정되고 리세트 타이밍이 선택신호(S1, S2, S3)에 의해 가변할 수 있도록 한 점에서 이 발명의 제 1 실시예와 다르다.The output enable signal generation circuit according to the second embodiment of the present invention allows the set timing of the flip-flop 4 to be fixed in hardware and the reset timing to be varied by the selection signals S1, S2, S3. It differs from the 1st Embodiment of this invention in one point.

상기 논리곱소자(31)에는 카운터부(1)의 출력신호 중 미리 지정된 임의의 신호(Q, Q2, Q3)가 입력되며, 상기 반전논리곱소자(32)에는 상기 멀티플렉싱부(2)의 출력신호(OUT1, OUT2, OUT3)가 입력된다.The predetermined signals Q, Q2 and Q3 among the output signals of the counter unit 1 are input to the logical multiplication device 31, and the output of the multiplexing unit 2 is input to the inverse logical multiplication device 32. The signals OUT1, OUT2, OUT3 are input.

따라서, 선택신호(S1, S2, S3)에 의해 멀티플렉싱부(2)에서 선택되는 신호는 반전논리곱소자(32)에 입력되며, 상기 반전논리곱소자(32)의 출력(B)에 의해 플립플롭(4)의 리세트 타이밍이 결정된다.Therefore, the signal selected by the multiplexing section 2 by the selection signals S1, S2, S3 is input to the inversion logical element 32, and is flipped by the output B of the inversion logical element 32. The reset timing of the flop 4 is determined.

결과적으로, 선택신호(S1, S2, S3)에 따라 플립플롭(4)의 리세트 타이밍이 제어됨으로써 플립플롭(4)에서 생성되는 출력인에이블 신호의 펄스폭이 가변될 수 있다.As a result, the reset timing of the flip-flop 4 is controlled according to the selection signals S1, S2, and S3, so that the pulse width of the output enable signal generated by the flip-flop 4 can be varied.

제6도에 도시된 회로에서 도면부호가 제1도에 도시된 것과 동일한 것은 그의 내부 구성 및 동작도 동일하므로 그에 대한 상세한 설명은 하지 않는다.In the circuit shown in FIG. 6, the same reference numerals as those shown in FIG. 1 have the same internal configuration and operation, and thus, detailed description thereof will not be provided.

다음으로, 제7도를 참조하여 이 발명의 제3실시예에 따른 액정표시장치의 출력인에이블 신호 발생회로를 설명한다.Next, an output enable signal generation circuit of the liquid crystal display device according to the third embodiment of the present invention will be described with reference to FIG.

제7도에 도시된 바와 같이, 이 발명의 제3실시예에 따른 액정표시장치의 출력인에이블 신호 발생회로는, 카운터부(1), 멀티플렉싱부(21, 22), 디코딩부(3) 및 플립플롭(4)으로 구성된다. 상기 디코딩부(3)는 논리곱소자(31)와 반전논리곱소자(32)로 구성된다.As shown in FIG. 7, the output enable signal generation circuit of the liquid crystal display according to the third embodiment of the present invention includes a counter unit 1, a multiplexing unit 21 and 22, a decoding unit 3, It consists of a flip-flop 4. The decoding unit 3 is composed of a logical multiplication device 31 and an inversion logical multiplication device 32.

이 발명의 제3실시예에 따른 액정표시장치의 출력인에이블 신호 발생회로는, 두 개의 멀티플렉싱부(21, 22)에 의해 플립플롭(4)의 세트 타이밍과 리세트 타이밍을 조절한다는 점에서 이 발명의 제1 및 제2실시예와 다르다.The output enable signal generation circuit of the liquid crystal display device according to the third embodiment of the present invention is adapted to adjust the set timing and reset timing of the flip-flop 4 by the two multiplexing units 21 and 22. Different from the first and second embodiments of the invention.

제7도를 참조하면, 카운터부(1)의 출력신호(Q1, QB1, ... ,.Q3, QB3)는 제1멀티플렉싱부(21)와 제2멀티플렉싱부(22)에 공통으로 입력되며, 소정의 선택신호(S1, S2, S3)는 제1멀티플렉싱부(21)에 입력되고, 소정의 선택신호(S4, S5, S6)는 제2멀티플렉싱부(22)에 입력된다.Referring to FIG. 7, output signals Q1, QB1,... Q3, QB3 of the counter unit 1 are commonly input to the first multiplexing unit 21 and the second multiplexing unit 22. The predetermined selection signals S1, S2, and S3 are input to the first multiplexing unit 21, and the predetermined selection signals S4, S5, and S6 are input to the second multiplexing unit 22.

제1멀티플레싱부(21)의 출력신호(OUT1-OUT3)는 논리곱소자(31)에 입력되며, 제2멀티플렉싱부(22)의 출력신호(OUT4 - OUT6)는 반전논리곱소자(32)에 입력된다.The output signals OUT1-OUT3 of the first multiplexing unit 21 are input to the logical multiplication device 31, and the output signals OUT4-OUT6 of the second multiplexing unit 22 are inverted logical devices 32. Is entered.

상기 논리곱소자(31)의 출력신호(A)는 플립플롭(4)의 세트단자(S)에 입력되고, 반전논리곱소자(32)의 출력신호(B)는 플립플롭(4)의 리세트단자(R)에 입력된다.The output signal A of the AND product 31 is input to the set terminal S of the flip-flop 4, and the output signal B of the inverted logical element 32 is returned to the flip-flop 4. It is input to the set terminal R.

상기한 구성에 따르면, 선택신호(S1, S2, S3)에 의해 제1멀티플렉싱부(21)의 선택동작이 수행되고, 이 선택된 신호는 논리곱소자(31)에서 논리곱된다. 또한, 논리곱소자(31)의 출력신호(A)는 플립플롭(4)의 세트단자(S)에 입력되어 플립플롭(4)의 세트 타이밍을 결정한다According to the above configuration, the selection operation of the first multiplexing section 21 is performed by the selection signals S1, S2, S3, and the selected signal is logically multiplied by the logical AND element 31. Further, the output signal A of the AND product 31 is input to the set terminal S of the flip-flop 4 to determine the set timing of the flip-flop 4.

마찬가지로, 선택신호(S4, S5, S6)에 의해 제2멀티플렉싱부(22)의 선택동작이 수행되고, 이 선택된 신호는 반전논리곱소자(32)에서 반전논리곱된다. 또한, 반전논리곱소자(32)의 출력신호(B)는 플립플롭(4)의 리세트단자(R)에 입력되어 플립플롭(4)의 리세트 타이밍을 결정한다.Similarly, the selection operation of the second multiplexing section 22 is performed by the selection signals S4, S5, S6, and this selected signal is inverted and logically multiplied by the inversion logical element 32. Further, the output signal B of the inversion logical element 32 is input to the reset terminal R of the flip-flop 4 to determine the reset timing of the flip-flop 4.

결과적으로, 이 발명의 제3실시예에서는 두가지 종류의 선택신호(S1, S2, S3), (S4, S5, S6)에 의해 플립플롭(4)의 세트 타이밍과 리세트 타이밍이 각각 결정된다.As a result, in the third embodiment of the present invention, the set timing and reset timing of the flip-flop 4 are determined by two kinds of selection signals S1, S2, S3 and S4, S5, S6, respectively.

제7도에 도시된 회로에서 도면부호가 제1도에 도시된 것과 동일한 것은 그의 내부 구성 및 동작도 동일하므로 그에 대한 상세한 설명은 하지 않는다..The same reference numerals as those shown in FIG. 1 in the circuit shown in FIG. 7 also have the same internal construction and operation, and thus, detailed description thereof will not be provided.

이상에서와 같이 이 발명의 제1-제3실시예에 따르면, 별도의 부가회로없이 사용자가 선택신호를 제어함으로써 생성되는 출력인에이블 신호의 펄스폭을 조절할 수 있다.As described above, according to the first to third embodiments of the present invention, the pulse width of the output enable signal generated by the user controlling the selection signal can be adjusted without any additional circuit.

이렇게 함으로써, 시스템 사용의 변경 등의 이유로 메인 클릭의 주파수가 변화하더라도 별도의 회로를 부가하지 않고 선택신호만을 제어함으로써 출력인에이블 신호의 펄스폭을 의도하는 대로 유지시킬 수 있다.In this way, even if the frequency of the main click changes due to a change in system usage or the like, the pulse width of the output enable signal can be maintained as intended by controlling only the selection signal without adding a separate circuit.

결국, 이 발명에 따른 액정표시장치의 출력인에이블 신호 발생회로는 클럭 주파수의 변경이 있을 경우, 추가의 비용 및 사용자의 회로설계 변경을 요하지 않는 장점을 가진다.As a result, the output enable signal generation circuit of the liquid crystal display device according to the present invention has an advantage of not requiring additional cost and user's circuit design change when the clock frequency is changed.

Claims (6)

2개이상의 플립플롭으로 구성되어 클럭신호와 리세트신호에 따라 소정 갑까지의 카운트 동작을 반복하여, 소정 수의 출력 비트별로 구비된 출력/반전출력 라인을 통해 카운트된 데이터 및 그의 반전 데이터를 출력하는 카운터부와; 선택신호에 따라 상기 카운터부의 각 출력 비트별로 상기 출력/반전출력 라인 중의 하나를 선택하며, 각 선택된 라인의 데이터를 출력하는 멀티플렉싱부와;상기 멀티플렉싱부의 출력 비트라인의 데이터를 입력하고, 이 입력데이터를 논리곱하여 출력인에이블 신호의 세트점을 결정하기 위한 제1펄스파형을 생성하고, 상기 카운터부의 비트별로 미리 지정된 출력라인의 데이터를 입력하고, 이 입력데이터를 반전논리곱하여 출력인에이블 신호의 리세트점을 결정하기 위한 제2펄스파형을 생성하는 디코딩부와;상기 디코딩부의 제1펄스파형이 세트단에 입력되고, 제2펄스 파형이 리세트단에 입력되도록 연결되며, 상기 세트단의 신호와 리세트단의 신호에 의해 세트 상태와 리세트 상태를 반복하는 출력인에이블 신호를 생성하는 플립플롭을 포함하여 이루어지는 액정표시장치의 출력인에이블 신호 발생회로.It consists of two or more flip-flops and repeats the count operation up to a predetermined value according to the clock signal and the reset signal, and outputs the counted data and the inverted data through the output / inverted output lines provided for each predetermined number of output bits. A counter unit; A multiplexing unit for selecting one of the output / inverted output lines for each output bit of the counter unit according to a selection signal, and outputting data of each selected line; inputting data of an output bit line of the multiplexing unit; To generate a first pulse waveform for determining the set point of the output enable signal, input data of a predetermined output line for each bit of the counter unit, and invert and logically multiply this input data to return the output enable signal. A decoding unit generating a second pulse waveform for determining a set point; a first pulse waveform of the decoding unit is input to a set terminal, and a second pulse waveform is connected to a reset terminal, and a signal of the set terminal is connected. And a flip-flop for generating an output enable signal for repeating the set state and the reset state by a signal at the reset stage. An output enable signal generation circuit of a liquid crystal display device. 제1항에 있어서, 상기한 카운터부는 J, K 입력단자, 클럭단자, 출력단자 및 반전출력단자를 가지는 적어도 두 개 이상의 JK-플립플롭으로 구성되며, 각 JK-플립플롭은 직렬 연결되고 각 JK-플립플롭의 출력단과 반전출력단 신호는 상기 각 비트별로 구비된 출력/반전출력 라인에 제공되는 액정표시장치의 출력인에이블 신호 발생회로.2. The apparatus of claim 1, wherein the counter unit comprises at least two JK flip-flops having a J, K input terminal, a clock terminal, an output terminal, and an inverted output terminal, wherein each JK flip-flop is connected in series and each JK -An output enable signal generation circuit of the liquid crystal display device, wherein the output end of the flip-flop and the inverted output end signals are provided to output / reverse output lines provided for each bit. 제1항 또는 제2항에 있어서, 상기한 멀티플렉싱부는 선택신호의 갯수와 동일한 수의 멀티플렉서로 구성되는 것이 특징인 액정표시장치의 출력인에이블 신호 발생회로.The output enable signal generating circuit of claim 1 or 2, wherein the multiplexing unit comprises multiplexers having the same number as the number of selection signals. 제3항에 있어서, 상기한 디코딩부는 상기 멀티플렉싱부의 출력을 입력으로하여 논리곱연산을 수행하고, 출력 라인이 상기 플립플롭의 세트단에 연결된 논리곱소자와; 상기 카운터부의 비트별로 미리 지정된 반전 출력 신호를 입력으로하여 반전논리곱 연산을 하고, 출력라인이 사익 플립플롭의 리세트단에 연결된 반전논리곱소자로 구성되는 액정표시장치의 출력인에이블 신호 발생회로.4. The apparatus of claim 3, wherein the decoding unit comprises: an AND operation on the output of the multiplexing unit and performs an AND operation, and an output line is connected to a set end of the flip-flop; An output enable signal generation circuit of the liquid crystal display device comprising an inverted logical product, the input line of which is pre-specified inverted output signal for each bit of the counter unit, and whose output line is connected to the reset end of the mixer flip-flop. . J, K 입력단자, 클럭단자, 출력단자 및 반전출력단자를 가지는 적어도 두 개 이상의 JK-플립플롭으로 구성되며, 각 JK-플립플롭은 직렬 연결되고 각 JK-플립플롭의 출력단과 반전출력단 신호는 상기 각 비트별로 구비된 출력/반전출력 라인에 제공되며, 클럭신호와 리세트신호에 따라 소정 값까지의 카운트 동작을 반복하여 소정 수의 출력 비트별로 구비된 출력/반전출력 라인을 통해 카운트된 데이터 및 그의 반전 데이터를 출력하는 카운터부와; 선택신호에 따라 상기 카운터부의 각 출력 비트별로 상기 출력/반전출력 라인 중의 하나를 선택하며, 각 선택된 라인의 데이터를 출력하는 멀티플렉싱부와; 상기 카운터부의 비트별로 미리 지정된 출력라인의 데이타를 입력하고, 이 입력데이타를 논리곱하여 출력인에이블 신호의 세트점을 결정하기 위한 제1펄스파형을 생성하며, 상기 멀티플렉싱부의 출력 비트라인의 데이터를 입력하고, 이 입력데이터를 논리곱하여 출력인에이블 신호의 세트점을 결정하기 위한 제1펄스파형을 생성하는 디코딩부와; 상기 디코딩부의 제1펄스파형이 세트단에 입력되고, 제2펄스 파형이 리세트단에 입력되도록 연결되며, 상기 세트단의 신호와 리세트단의 신호에 의해 세트 상태와 리세트 상태를 반복하는 출력인에이블 신호를 생성하는 플립플롭을 포함하여 이루어지는 액정표시장치의 출력인에이블 신호 발생회로.It consists of at least two JK flip-flops with J, K input terminals, clock terminals, output terminals, and inverted output terminals. Each JK flip-flop is connected in series, and the output and inverted output signals of each JK flip-flop are Data provided to the output / inverted output line provided for each bit, and counted through the output / inverted output line provided for each predetermined number of output bits by repeating a count operation up to a predetermined value according to a clock signal and a reset signal. A counter section for outputting the inversion data thereof; A multiplexer for selecting one of the output / inverted output lines for each output bit of the counter unit according to a selection signal, and outputting data of each selected line; Input data of a predetermined output line for each bit of the counter unit, and generate a first pulse waveform for determining a set point of an output enable signal by logically multiplying the input data and inputting data of an output bit line of the multiplexing unit And a decoding unit for generating a first pulse waveform for logically multiplying the input data to determine a set point of an output enable signal; The first pulse waveform of the decoding unit is input to the set stage, and the second pulse waveform is connected to the reset stage, and the set state and the reset state are repeated by the signal of the set stage and the signal of the reset stage. An output enable signal generation circuit of a liquid crystal display device comprising a flip-flop for generating an output enable signal. J, K 입력단자, 클럭단자, 출력단자 및 반전출력단자를 가지는 적어도 두 개 이상의 JK-플립플롭으로 구성되며, 각 JK-플립플롭은 직렬 연결되고 각 JK-플립플롭의 출력단과 반전출력단 신호는 상기 각 비트별로 구비된 출력/반전출력 라인에 제공되며, 클럭신호와 리세트신호에 따라 소정 값까지의 카운트 동작을 반복하여 소정 수의 출력 비트별로 구비된 출력/반전출력 라인을 통해 카운트된 데이터 및 그의 반전 데이터를 출력하는 카운터부와; 제1선택신호에 따라 상기 카운터부의 각 출력 비트별로 상기 출력/반전출력 라인 중의 하나를 선택하며, 각 선택된 라인의 데이터를 출력하는 제1멀티플렉싱부와; 제2선택신호에 따라 상기 카운터부의 각 출력 비트별로 상기 출력/반전출력 라인 중의 하나를 선택하며, 각 선택된 라인의 데이터를 출력하는 제2멀티플렉싱부와 ; 상기 제1멀티플렉싱부의 출력 비트라인의 데이터를 입력하고, 이 입력데이터를 논리곱하여 출력인에이블 신호의 세트점을 결정하기 위한 제1펄스파형을 생성하며, 상기 제2멀티플렉싱부의 출력 비트라인의 데이터를 입력하고, 이 입력데이터를 반전논리곱하여 출력인에이블 신호의 리세트점을 결정하기 위한 제2펄스파형을 생성하는 디코딩부와; 상기 디코딩부의 제1펄스파형이 세트단에 입력되고, 제2펄스 파형이 리세트단에 입력되도록 연결되며, 상기 세트단의 신호와 리세트단의 신호에 의해 세트 상태와 리세트 상태를 반복하는 출력인에이블 신호를 생성하는 플립플롭을 포함하여 이루어지는 액정표시장치의 출력인에이블 신호 발생회로.It consists of at least two JK flip-flops with J, K input terminals, clock terminals, output terminals, and inverted output terminals. Each JK flip-flop is connected in series, and the output and inverted output signals of each JK flip-flop are Data provided to the output / inverted output line provided for each bit, and counted through the output / inverted output line provided for each predetermined number of output bits by repeating a count operation up to a predetermined value according to a clock signal and a reset signal. A counter section for outputting the inversion data thereof; A first multiplexing unit for selecting one of the output / inverted output lines for each output bit of the counter unit according to a first selection signal, and outputting data of each selected line; A second multiplexing unit for selecting one of the output / inverted output lines for each output bit of the counter unit according to a second selection signal, and outputting data of each selected line; Input data of an output bit line of the first multiplexer and generate a first pulse waveform for determining a set point of an output enable signal by performing a logical multiplication on the input data, and outputting data of an output bit line of the second multiplexer A decoding section for inputting and inverting and multiplying the input data to generate a second pulse waveform for determining a reset point of the output enable signal; The first pulse waveform of the decoding unit is input to the set stage, and the second pulse waveform is connected to the reset stage, and the set state and the reset state are repeated by the signal of the set stage and the signal of the reset stage. An output enable signal generation circuit of a liquid crystal display device comprising a flip-flop for generating an output enable signal.
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