JP2002149119A - Method and circuit for driving liquid crystal display device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a disply method low in power consumption and suitable for an FLC system performing a gray shades display by using sub-frames different in length, and to provide a circuit therefor. SOLUTION: In an eight gray-levels mode, sub-frame periods have a ratio of 1:075:0.5, and in the low power consumption mode, binary display is performed with a constant frame frequency and delayed. The frame frequency is adjusted by controlling the frequency of a display clock signal 105 outputted from a display clock signal generation block 100.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は液晶表示装置の駆動
方法とこれを実現させるための駆動回路に属し、さらに
詳しくは実効値電圧に応答するパッシブマトリクス型の
液晶表示装置の駆動方法とこれを実現させるための駆動
回路に属する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a driving method of a liquid crystal display device and a driving circuit for realizing the same, and more particularly, to a driving method of a passive matrix type liquid crystal display device responding to an effective value voltage, and a method of driving the same. It belongs to the driving circuit for realizing.

【０００２】[0002]

【従来の技術】ツイステッドネマティック（ＴＮ）型や
スーパーツイステッドネマティック（ＳＴＮ）型のよう
な液晶素子は透過率が印加電圧の実効値に応じて変化す
る（実行値応答とも呼ばれる）。この性質を利用した電
圧平均化法（平均バイアス法とも呼ばれる）によってパ
ッシブマトリクス型の液晶パネルは表示されている。さ
らにパッシブマトリクス型の液晶パネルにおいて中間階
調（グレーレベル）を表示させるため平均バイアス法に
もとづいた様々な方法が工夫されている。なかでもオン
波形とオフ波形をフレーム単位で切り替え所定の実効値
電圧を得るフレームレートコントロール方式（以下ＦＲ
Ｃ方式と称す）と、画素が選択されたときにオン電圧期
間とオフ電圧期間の割り合いを制御して所定の実効値電
圧を得るパルス幅変調方式（以下ＰＷＭ方式と称する）
が代表的である。これらの中間的なものとして、長さが
異なる複数種類のフレームとオン波形およびオフ波形と
を組み合わせて所定の実効値電圧を得るフレームレング
スコントロール方式（以下ＦＬＣ方式と称する）がある
（例えば特開平１１−１６１２４２）。2. Description of the Related Art In a liquid crystal device such as a twisted nematic (TN) type or a super twisted nematic (STN) type, the transmittance changes according to the effective value of an applied voltage (also called an effective value response). A passive matrix type liquid crystal panel is displayed by a voltage averaging method (also called an average bias method) utilizing this property. Further, various methods based on the average bias method have been devised for displaying an intermediate gradation (gray level) in a passive matrix type liquid crystal panel. Among them, a frame rate control method (hereinafter referred to as FR) that switches an ON waveform and an OFF waveform on a frame basis and obtains a predetermined effective voltage.
C method) and a pulse width modulation method (hereinafter referred to as a PWM method) that obtains a predetermined effective value voltage by controlling the ratio between the ON voltage period and the OFF voltage period when a pixel is selected.
Is typical. As an intermediate of these, there is a frame length control system (hereinafter, referred to as FLC system) that obtains a predetermined effective value voltage by combining a plurality of types of frames having different lengths with an ON waveform and an OFF waveform (for example, Japanese Unexamined Patent Application Publication No. 11-161242).

【０００３】ＦＬＣ方式は、必要とする階調数（ｎビッ
ト）に対し、実効値電圧が完結するフレーム（以下スー
パーフレームと称する）のなかで、オン波形ないしオフ
波形を印加するフレーム（以下サブフレームと称する）
の数（ｎ個）が少ないという特徴がある。例えば、一般
的なＦＲＣ方式で１６階調を表示する場合スーパーフレ
ームの中に１５個のサブフレームが必要である一方、Ｆ
ＬＣ方式ではスーパーフレームの中に４個のサブフレー
ムがあれば良い。またＰＷＭ方式は、スーパーフレーム
とサブフレームという考え方はないが、前述のように所
定の画素が選択された短い期間にオンとオフに相当する
期間の割合を調整しているので駆動波形が複雑化してい
る。これに対しＦＬＣ方式は、所定の画素にサブフレー
ム単位でオン波形ないしオフ波形を印加しているだけな
ので、駆動波形はＦＲＣ方式と同程度に単純である。表
示品質という見方からもＦＬＣ方式は、サブフレームの
長さを調整するだけで画素への印加電圧を非線形化でき
るので、透過率と実効値電圧の関係（以下Ｔ−Ｖカーブ
と称する）が非線形な液晶パネルの特性と良く合い、良
好な階調再現性が得られるという長所もある。あわせて
表示階調が平均的に変化しているのでクロストーク（輝
度むらとも呼ばれる）に対しても余裕が出ている。In the FLC method, a frame (hereinafter referred to as a sub-frame) in which an ON waveform or an OFF waveform is applied to a required number of gradations (n bits) in a frame in which the effective value voltage is completed (hereinafter referred to as a super frame). (Referred to as frame)
Is small (n). For example, when displaying 16 gradations by a general FRC method, 15 subframes are required in a super frame, while F
In the LC system, it is sufficient if there are four subframes in a superframe. Although the PWM method does not have a concept of a super frame and a sub frame, the driving waveform is complicated because the ratio of a period corresponding to ON and OFF is adjusted in a short period in which a predetermined pixel is selected as described above. ing. On the other hand, in the FLC method, an ON waveform or an OFF waveform is only applied to predetermined pixels in subframe units, so that the driving waveform is as simple as the FRC method. From the viewpoint of display quality, the FLC method can nonlinearize the voltage applied to the pixel only by adjusting the length of the sub-frame, so that the relationship between the transmittance and the effective value voltage (hereinafter referred to as TV curve) is nonlinear. There is also an advantage that the characteristics match well with the characteristics of a liquid crystal panel, and good gradation reproducibility can be obtained. In addition, since the display gradation changes on average, there is a margin for crosstalk (also referred to as uneven brightness).

【０００４】そこで当社は、後述するフリッカ問題から
８階調表示に限定し、３個のサブフレームの長さ（期
間）の比を１：０．７５：０．５とし、簡単な回路でＦ
ＬＣ方式の特徴が生かせた表示システムを工夫した。以
下、図面を用いてこの方法を説明する。図４はこのＦＬ
Ｃ方式の説明図であり、（Ａ）はスーパーフレームとサ
ブフレームの関係、（Ｂ）は表示階調に対するサブフレ
ームと、オン波形ないしオフ波形、および（定性的な意
味での）実効値との関係、（Ｃ）はＴ−Ｖカーブと階調
の関係を示している。図４（Ａ）において、スーパーフ
レームＳ０、Ｓ１、Ｓ２は周期的なので、実効値電圧は
ひとつのスーパーフレーム期間で計算すれば良い。この
ため、各スーパーフレームＳ０、Ｓ１、Ｓ２の一周期内
で表示しようとする階調に対する実効値電圧が完結して
いる、と呼んでいる。ＦＬＣ方式による８階調表示では
必要なサブフレーム数が３個であるので、スーパーフレ
ームＳ１のなかにサブフレームＴ１、Ｔ２、Ｔ３があ
る。各サブフレームの期間の比は１：０．７５：０．５
である。Therefore, the Company limits the display to eight gradations from the flicker problem described below, sets the ratio of the lengths (periods) of three sub-frames to 1: 0.75: 0.5, and uses a simple circuit to implement F / F.
A display system that takes advantage of the features of the LC system has been devised. Hereinafter, this method will be described with reference to the drawings. FIG. 4 shows this FL
FIGS. 4A and 4B are explanatory diagrams of the C method, in which FIG. 4A shows a relationship between a superframe and a subframe, FIG. 4B shows a subframe with respect to a display gradation, an ON waveform or an OFF waveform, and an effective value (in a qualitative sense). (C) shows the relationship between the TV curve and the gradation. In FIG. 4A, since the super frames S0, S1, and S2 are periodic, the effective value voltage may be calculated in one super frame period. Therefore, it is said that the effective value voltage for the gray scale to be displayed within one cycle of each of the super frames S0, S1, and S2 is completed. Since eight sub-frames are required in the eight gradation display by the FLC method, there are sub-frames T1, T2, and T3 in the superframe S1. The ratio of the period of each subframe is 1: 0.75: 0.5
It is.

【０００５】図４（Ｂ）において、階調０、１、２、
３、４、５、６、７は、最も暗い階調から最も明るい階
調に向かう順番で番号をつけたものである。各階調０、
１、２、３、４、５、６、７は３ビットの２進数でメモ
リに格納される。サブフレームＴ１、Ｔ２、Ｔ３の列に
おいて、０はオフ波形、１はオン波形を示しており、後
述するラインメモリへ送るデータにも相当している。実
効値の各欄は、サブフレームＴ１の期間がオン波形の場
合に１．００、サブフレームＴ２の期間がオン波形の場
合に０．７５、サブフレームＴ３の期間がオン波形の場
合に０．５０として、階調ごとに足し合わせたものであ
る。これは、スーパーフレームＳ１の期間を２．２５と
して、この期間のオン波形の長さに相当する。オン波形
が長ければ実効値電圧が大きくなるので、便宜的に実効
値と表記している。所定の画素が選択される期間（以下
選択期間と称する）に１本の走査電極だけが選択される
オルト・プレシュコ（以下ＡＰＴと称する）方式におい
て、オン波形というのは、この選択期間に信号電極を駆
動する電圧（以下データ電圧と称する）が走査電極に印
加する駆動電圧（以下選択波形と称する）と反対極性に
なり、この画素が最も高い電圧を印加され、残りの非選
択期間には一定振幅のデータ電圧波形がバイアス電圧と
して印加されているものである。同様にオフ波形は、選
択期間にデータ電圧が選択波形と同じ極性になり、この
画素が最も低い電圧を印加され、残りの非選択期間には
一定振幅のデータ電圧波形がバイアス電圧として印加さ
れているものである。選択期間に複数本の走査電極を選
択するマルチライン選択（以下ＭＬＳと称する）方式で
は駆動波形は複雑化するが、サブフレームのなかで画素
をオンさせるかオフさせるかという波形を印加するだけ
なので、ＦＬＣ方式にとってはＡＰＴ方式でもＭＬＳ方
式でも適応可能となる。In FIG. 4B, gradations 0, 1, 2,.
3, 4, 5, 6, and 7 are numbered in order from the darkest gradation to the brightest gradation. Each gradation 0,
1, 2, 3, 4, 5, 6, and 7 are stored in the memory as 3-bit binary numbers. In the columns of the sub-frames T1, T2, and T3, 0 indicates an off waveform and 1 indicates an on waveform, which also corresponds to data to be sent to a line memory described later. Each column of the effective value is 1.00 when the period of the subframe T1 is the ON waveform, 0.75 when the period of the subframe T2 is the ON waveform, and 0. 0 when the period of the subframe T3 is the ON waveform. 50 is obtained by adding the values for each gradation. This corresponds to the length of the ON waveform in this period, assuming that the period of the superframe S1 is 2.25. If the ON waveform is long, the effective value voltage becomes large, and therefore, the effective value is described as an effective value for convenience. In an ortho-Pleshko (hereinafter, referred to as APT) system in which only one scanning electrode is selected during a period in which a predetermined pixel is selected (hereinafter, referred to as a selection period), an ON waveform refers to a signal electrode during this selection period. (Hereinafter referred to as a data voltage) has the opposite polarity to the drive voltage (hereinafter referred to as a selection waveform) applied to the scan electrodes, and the highest voltage is applied to this pixel, and is constant during the remaining non-selection period. An amplitude data voltage waveform is applied as a bias voltage. Similarly, in the OFF waveform, the data voltage has the same polarity as the selected waveform during the selection period, the lowest voltage is applied to this pixel, and the data voltage waveform having a constant amplitude is applied as the bias voltage during the remaining non-selection periods. Is what it is. In a multi-line selection (hereinafter, referred to as MLS) system in which a plurality of scanning electrodes are selected during a selection period, a driving waveform is complicated, but a waveform for turning on or off a pixel in a subframe is only applied. For the FLC system, the APT system and the MLS system can be applied.

【０００６】図４（Ｃ）では、縦軸が透過率Ｔ（従来は
透過型が中心であったため習慣的に液晶パネルの明るさ
を表す場合”透過率”を使用している）であり、表示に
使う階調に対応するところに番号と刻みを入れてある。
ノーマリブラック型の液晶パネルにおいてＴ−Ｖカーブ
の定性的な形状は、ある電圧からＳ字形（非線形）で単
調に増加するものになる。説明のため図中では実効値電
圧Ｖが０のところから透過率が上昇し、実効値電圧Ｖが
２．２５のところで透過率Ｔがほぼ最大値になるように
描いた。Ｓ字形のＴ−Ｖカーブに対し、階調と実効値電
圧Ｖの配分関係が、第０階調から第１階調まで電圧幅が
０．５と広く、その後０．２５刻みで電圧が上がり、最
後の第６階調と第７階調の間の電圧幅が再び０．５と広
がっているので、縦軸上の階調は概ね等間隔になる。な
お実際の実効値としては、（Ｂ）の実効値欄の数値に比
例定数を掛け、バイアス電圧に相当する値を足せば良い
近似値が得られる。（Ｃ）ではバイアス電圧が存在する
という意味を込めて、実効値電圧Ｖが０である位置を原
点からずらして描いた。また透過率Ｔの変わり方が階調
間で概ね等しい（階調再現性がよい）ためクロストーク
も目立ちにくくなっている。In FIG. 4C, the vertical axis represents the transmittance T ("Transmittance" is conventionally used to represent the brightness of a liquid crystal panel because the transmission type is conventionally the center). Numbers and notches are put in places corresponding to the gradations used for display.
In a normally black liquid crystal panel, the qualitative shape of the TV curve monotonically increases from a certain voltage in an S-shape (non-linear). For the purpose of explanation, the transmittance is increased in the figure when the effective value voltage V is 0, and the transmittance T is almost maximized when the effective value voltage V is 2.25. With respect to the S-shaped TV curve, the distribution relationship between the gray scale and the effective value voltage V is such that the voltage width is wide from 0.5 to the first gray scale of 0.5, and then the voltage rises in 0.25 increments. Since the voltage width between the last sixth gradation and the seventh gradation has spread again to 0.5, the gradations on the vertical axis are substantially equally spaced. As an actual effective value, a good approximation can be obtained by multiplying the numerical value in the effective value column of (B) by a proportional constant and adding a value corresponding to the bias voltage. In (C), the position where the effective value voltage V is 0 is drawn shifted from the origin with the meaning that a bias voltage exists. In addition, since the manner of change in the transmittance T is substantially the same between gradations (the gradation reproducibility is good), crosstalk is less noticeable.

【０００７】図５は、前述の駆動方法を簡単に実現させ
るためのブロック図である。中央演算装置（以下ＣＰＵ
と称する）は、ライトモードにおいてＣＰＵ読み書き制
御ブロック５０１にライトクロックなどの書き込み制御
信号とアドレス情報を出力し、引き続きメモリ５０２に
画像データ（階調情報に相当）を送る。ＣＰＵ読み書き
制御ブロック５０１は、このアドレス情報と書き込み制
御信号を使ってメモリ５０２に画素にデータを書き込
む。この際、アドレス切り替えブロック５０３はＣＰＵ
読み書き制御ブロック５０１が出力しているアドレスと
制御信号をメモリ５０２に送っている。リードモードも
同様にＣＰＵはＣＰＵ読み書き制御ブロック５０１にリ
ードクロックなどの読み出し制御信号とアドレス情報を
出力し、引き続きメモリ５０２から画像データを読みと
る。ＣＰＵ読み書き制御ブロック５０１は、このアドレ
ス情報と読み出し制御信号を使ってメモリ５０２からデ
ータを書き出す。この際、アドレス切り替えブロック５
０３はＣＰＵ読み書き制御ブロック５０１が出力してい
るアドレスと制御信号をメモリ５０４に送っている。ま
た、ＣＰＵは様々な表示条件に関する情報を表示制御ブ
ロック５０４にも出力している。表示制御ブロック５０
４はこれらの情報に基づいて表示制御を行う。このなか
で、メモリ５０２から液晶パネル５０８側に表示用の画
像データを出力させる必要が生じた場合、短時間だけア
ドレス切り替えブロック５０３は、表示制御ブロック５
０３から出力された表示データ読み出し用のアドレスと
制御信号を出力する。つまり通常はＣＰＵからの読み書
きを優先させておき、液晶パネル側にデータを送るとき
だけＣＰＵからの読み書きに対し”表示用データ読み出
し”を割り込ませている。なおこの割り込みタイミング
を調整してＣＰＵ側からは自由に読み書きができるよう
にしている。以上は多くの液晶パネル表示用コントロー
ラ（グラフィックコントローラ）で使われているメモリ
制御方法である。なお入出力ポートが複数あるデュアル
ポートメモリやファーストイン・アーストアウトメモリ
（ＦＩＦＯ）であればアドレス切り替えブロックが不要
になる。FIG. 5 is a block diagram for simply realizing the aforementioned driving method. Central Processing Unit (hereafter CPU)
) Outputs a write control signal such as a write clock and address information to the CPU read / write control block 501 in the write mode, and subsequently sends image data (corresponding to gradation information) to the memory 502. The CPU read / write control block 501 writes data to the pixels in the memory 502 using the address information and the write control signal. At this time, the address switching block 503 is
The address and control signal output from the read / write control block 501 are sent to the memory 502. Similarly, in the read mode, the CPU outputs a read control signal such as a read clock and address information to the CPU read / write control block 501, and subsequently reads image data from the memory 502. The CPU read / write control block 501 writes data from the memory 502 using the address information and the read control signal. At this time, the address switching block 5
Numeral 03 sends the address and control signal output from the CPU read / write control block 501 to the memory 504. Further, the CPU also outputs information on various display conditions to the display control block 504. Display control block 50
4 performs display control based on these pieces of information. In this case, when it is necessary to output image data for display from the memory 502 to the liquid crystal panel 508 side, the address switching block 503 operates the display control block 5 for a short time.
The display data read address and the control signal output from the display device 03 are output. That is, normally, reading and writing from the CPU is prioritized, and "reading of display data" is interrupted for reading and writing from the CPU only when sending data to the liquid crystal panel side. The interrupt timing is adjusted so that the CPU can freely read and write. The above is the memory control method used in many liquid crystal panel display controllers (graphic controllers). In the case of a dual-port memory having a plurality of input / output ports or a first-in-first-out memory (FIFO), an address switching block is not required.

【０００８】一般的な考え方としてＦＬＣ方式はコード
変換が必要である。図４（Ｂ）の８階調の例では、コー
ドを（Ｔ１，Ｔ２，Ｔ３）として読むものとすれば、第
３階調（０１１）のコードが（１，０，０）、第４階調
（１００）のコードが（０，１，１）というように変換
されている。図５において、表示制御ブロック５０４
は、サブフレームがＴ１，Ｔ２，Ｔ３のどれであるかを
示す信号（以下サブフレーム識別信号と称する）５１０
をコード変換ブロック５０５に出力している。コード変
換ブロック５０５は、サブフレームがＴ１の場合、階調
が第３，４階調以外の時にラインメモリ５０６にデータ
の最上位ビット（ＭＳＢ）を送り、階調が第３，４階調
のときはラインメモリ５０６に最上位ビットの反転信号
を送る。同様にサブフレームがＴ２，Ｔ３の場合、階調
が第３，４階調以外の時にラインメモリ５０６にそれぞ
れデータの２番目のビット、最下位ビット（ＬＳＢ）を
送り、階調が第３，４階調のときはラインメモリ５０６
に２番目のビット、最下位ビット（ＬＳＢ）の反転信号
を送っている。ここまでが８階調のコード変換機能の一
例である。コード変換ブロックをＣＰＵとメモリに間に
挿入し、メモリにコード変換させたデータを書き込んで
も良い。またさらにメモリを３分割し、サブフレームに
応じたデータをそれぞれのメモリに書き込んでもよい。
これらの場合は、図５のコード変換ブロック５０５の位
置にセレクタが入ることになる。また回路設計上コード
変換ブロックが顕わにならないこともある。[0008] As a general idea, the FLC method requires code conversion. In the example of the eight gradations in FIG. 4B, if the code is read as (T1, T2, T3), the code of the third gradation (011) is (1, 0, 0) and the fourth gradation is The code of the key (100) is converted to (0, 1, 1). In FIG. 5, a display control block 504 is provided.
Is a signal (hereinafter referred to as a subframe identification signal) 510 indicating which of the subframes is T1, T2, or T3.
Is output to the code conversion block 505. When the subframe is T1, the code conversion block 505 sends the most significant bit (MSB) of the data to the line memory 506 when the gray scale is other than the third and fourth gray scales, and At this time, an inverted signal of the most significant bit is sent to the line memory 506. Similarly, when the subframes are T2 and T3, the second bit and the least significant bit (LSB) of the data are sent to the line memory 506 when the grayscale is other than the third and fourth grayscales, and the grayscale is set to the third and fourth grayscales. Line memory 506 for four gradations
The second bit, the inverted signal of the least significant bit (LSB) is sent. The above is an example of the code conversion function of eight gradations. A code conversion block may be inserted between the CPU and the memory, and the code-converted data may be written in the memory. Further, the memory may be further divided into three, and data corresponding to the subframe may be written in each memory.
In these cases, the selector is placed at the position of the code conversion block 505 in FIG. Further, the code conversion block may not become apparent due to the circuit design.

【０００９】図５においてラインメモリブロック５０６
は、表示制御ブロック５０４から出力される走査電極の
切り替えタイミングを示す信号毎に、電圧選択ブロック
５０への出力データを切り替える。なおこの出力データ
線数は信号電極ＳＥＧと同数である。この出力データ
と、表示制御ブロック５０４から出力される駆動極性を
示す信号に従って、電圧選択ブロック５０７内にある信
号電極を駆動する出力回路は、上側の電圧ＶＤ２か下側
の電圧ＶＳ２を選択し、これを各々の信号電極ＳＥＧに
印加する。このラインメモリブロック５０６と電圧選択
ブロック５０７が信号電極駆動ブロックに相当し、これ
らのブロック５０６，５０７だけで信号電極駆動ＩＣが
構成されることがある。他方、表示制御ブロック５０４
から、スタートタイミングと、走査電極の切り替えタイ
ミングと、駆動極性を示す信号が走査電極駆動ブロック
５０９に出力され、これらに基づいて走査電極駆動ブロ
ック５０９が液晶パネル５０８の走査電極を順番に選択
していく。以上はＡＰＴ方式の表示制御方法である。Ｍ
ＬＳ方式では、ラインメモリブロック５０６と電圧選択
ブロック５０７の間に演算ブロックが挿入される。また
一回の選択期間に選択する走査電極数をｎとしたとき
に、電圧選択ブロック５０７の各信号電極を駆動する回
路は（ｎ＋１）個の電圧から出力電圧を選ぶことにな
る。In FIG. 5, a line memory block 506 is shown.
Switches the output data to the voltage selection block 50 for each signal output from the display control block 504 and indicating the switching timing of the scan electrodes. The number of output data lines is the same as the number of signal electrodes SEG. According to the output data and the signal indicating the drive polarity output from the display control block 504, the output circuit that drives the signal electrode in the voltage selection block 507 selects the upper voltage VD2 or the lower voltage VS2, This is applied to each signal electrode SEG. The line memory block 506 and the voltage selection block 507 correspond to a signal electrode drive block, and a signal electrode drive IC may be constituted by these blocks 506 and 507 alone. On the other hand, the display control block 504
, A start timing, a scan electrode switching timing, and a signal indicating the drive polarity are output to the scan electrode drive block 509, and the scan electrode drive block 509 sequentially selects the scan electrodes of the liquid crystal panel 508 based on these. . The above is the display control method of the APT method. M
In the LS system, an operation block is inserted between the line memory block 506 and the voltage selection block 507. When the number of scanning electrodes to be selected in one selection period is n, the circuit for driving each signal electrode of the voltage selection block 507 selects an output voltage from (n + 1) voltages.

【００１０】ＦＬＣ方式におけるこの回路と駆動方法の
特徴は、８階調でサブフレーム比を１：０．７５：０．
５に限定し回路を単純化させたことである。従来からあ
る２値表示システムに対し、図５において点線で囲んだ
領域（以下表示クロック発生ブロックと称する）５００
と、コード変換ブロック５０９と、表示制御ブロック５
０４へのフレーム識別機能を追加した形になっている。
なおフレーム識別機能とは、３つのフレーム期間に対し
順番にサブフレームＴ１、Ｔ２、Ｔ３を割り当てただけ
である。表示クロック発生ブロック５００にサブフレー
ム識別信号５１０が入力し、表示クロック発生ブロック
５００から表示制御ブロック５０４に表示クロック信号
５１６が出力される。また表示クロック発生ブロック５
００には、発振器５１１、１／２分周器５１２、２／３
分周器５１３、１／１分周期５１４とセレクタ５１５が
あり、前述のサブフレーム識別信号はセレクタ５１５の
制御端子に接続しており、表示クロック信号５１６はセ
レクタ５１５の出力信号である。The features of this circuit and the driving method in the FLC system are that the subframe ratio is 1: 0.75: 0.
That is, the circuit is limited to 5 and the circuit is simplified. Compared to a conventional binary display system, a region (hereinafter referred to as a display clock generation block) 500 surrounded by a dotted line in FIG.
, Code conversion block 509 and display control block 5
04 has a frame identification function added.
Note that the frame identification function simply assigns subframes T1, T2, and T3 to three frame periods in order. The subframe identification signal 510 is input to the display clock generation block 500, and the display clock signal 516 is output from the display clock generation block 500 to the display control block 504. Display clock generation block 5
In 00, an oscillator 511, a 1/2 frequency divider 512, 2/3
There are a frequency divider 513, a 1/1 minute cycle 514, and a selector 515. The above-described subframe identification signal is connected to the control terminal of the selector 515, and the display clock signal 516 is an output signal of the selector 515.

【００１１】サブフレームがＴ１の場合、サブフレーム
識別信号５１０にもとづいてセレクタ５１５は１／２分
周器５１２の出力信号（１／２分周信号）を表示制御ブ
ロック５０４に出力する。なお１／２分周信号は発振器
５１１のクロック出力を１／２分周したものである。サ
ブフレームがＴ２になると、セレクタ５１５は２／３分
周器５１３の出力信号（２／３分周信号）を表示制御ブ
ロック５０４に出力する。なお２／３分周信号は、発振
器５１１のクロック出力において３発のパルスのうち１
発だけ間引いたものである。サブフレームがＴ３になる
と、サブフレーム識別信号５１０にもとづいてセレクタ
５１５は１／１分周器５１４の出力信号（１／１分周信
号）を表示制御ブロック５０４に出力する。なお１／１
分周信号は、発振器５１１のクロック出力を分周せずに
そのまま出力したものである。表示制御ブロック５０４
は単に表示クロック信号で動作しているだけなので、サ
ブフレームＴ３に比べてサブフレームＴ１とサブフレー
ムＴ２の表示クロック信号の周波数がそれぞれ、５０％
と６６．７％になると、サブフレームＴ１とサブフレー
ムＴ２の期間はそれぞれ２倍、１．５倍になる。言い換
えれば、サブフレームＴ１とサブフレームＴ２とサブフ
レームＴ３の期間の比が、１：０．７５：０．５とな
る。When the subframe is T 1, the selector 515 outputs the output signal of the 分 frequency divider 512 (the 信号 frequency signal) to the display control block 504 based on the subframe identification signal 510. The 分 frequency-divided signal is obtained by dividing the clock output of the oscillator 511 by １ ／. When the subframe reaches T2, the selector 515 outputs the output signal of the ２ frequency divider 513 (２/3 frequency signal) to the display control block 504. The 2/3 frequency-divided signal is one of three pulses in the clock output of the oscillator 511.
Only departures. When the subframe reaches T3, the selector 515 outputs an output signal (1/1 frequency-divided signal) of the 1/1 frequency divider 514 to the display control block 504 based on the subframe identification signal 510. Note that 1/1
The frequency-divided signal is obtained by directly outputting the clock output of the oscillator 511 without frequency division. Display control block 504
Simply operates with the display clock signal, the frequency of the display clock signal in each of the sub-frame T1 and the sub-frame T2 is 50% as compared with the sub-frame T3.
And 66.7%, the periods of the subframes T1 and T2 are doubled and 1.5 times, respectively. In other words, the ratio of the periods of the subframes T1, T2, and T3 is 1: 0.75: 0.5.

【００１２】[0012]

【発明が解決しようとする課題】しかしながらＦＬＣ方
式ではスーパーフレームが長い場合に生じるフリッカを
低減させる有効な手段が見あたらないという事情があ
る。言い換えると、フリッカを目立たなくさせるために
ＦＲＣ方式では、一般に隣接画素でサブフレームの組み
合わせを替えている（空間分散）が、ＦＬＣではサブフ
レームの期間が一定でないためこの手法が使用できな
い。そこでＦＬＣ方式ではスーパーフレーム周期を高速
化（４０Ｈｚ以上）してフリッカを目立たなくしている
が、このための消費電力増大が課題になっている。そこ
で請求項１、請求項２、請求項３、請求項４に記載した
発明の目的は、比較的消費電力の大きいＦＬＣ方式の表
示モードに、このＦＬＣ方式に適合した低消費電力表示
モードを追加した液晶表示装置の駆動方法を提供するこ
とである。また請求項５、請求項６、請求項７、請求項
８に記載した発明の目的はこの駆動方法を簡単に実現で
きる駆動回路を提供することである。However, in the FLC method, there is no effective means for reducing flicker that occurs when a superframe is long. In other words, in order to make flicker less noticeable, in the FRC method, the combination of subframes is generally changed between adjacent pixels (spatial dispersion). However, in FLC, this method cannot be used because the subframe period is not constant. Thus, in the FLC method, the super frame period is increased (40 Hz or more) to make flicker less noticeable. However, an increase in power consumption for this purpose has been a problem. Therefore, an object of the present invention described in claims 1, 2, 3 and 4 is to add a low power consumption display mode suitable for the FLC system to a display mode of the FLC system which consumes relatively large power. To provide a driving method for a liquid crystal display device. It is another object of the present invention to provide a driving circuit which can easily realize this driving method.

【００１３】[0013]

【課題を解決すための手段】上述の目的を達成するため
請求項１、請求項２、請求項３、請求項４に記載した発
明は、階調モードではスーパーフレーム中のサブフレー
ムの数が３で８階調表示を行い、これら３個のサブフレ
ームの長さの比が１：０．７５：０．５であり、低消費
電力モードでは２値表示を行い、フレーム期間がサブフ
レームに比べ長く一定であることを特徴とする。According to the first, second, third, and fourth aspects of the present invention, the number of subframes in a superframe is reduced in the gradation mode. 3, an 8-gradation display is performed, the length ratio of these three subframes is 1: 0.75: 0.5, and in the low power consumption mode, binary display is performed, and the frame period is set to the subframe. It is characterized by being longer and constant.

【００１４】上述の目的を達成するため請求項５、請求
項６、請求項７、請求項８に記載した発明は、表示クロ
ック発生ブロックを有し、この表示クロック発生ブロッ
クは、発振器を有し、表示モードおよびサブフレームを
識別する信号が入力し、表示クロック信号を出力し、階
調表示モードでは表示モードおよびサブフレームを識別
する信号に基づいて発振器の１／２分周信号と２／３分
周信号と１／１分周信号のいずれかを選択し表示クロッ
ク信号として表示制御ブロックに出力し、低消費電力モ
ードでは低速の表示クロック信号を表示制御ブロックに
出力することを特徴とする。According to the fifth, sixth, seventh, and eighth aspects of the present invention, a display clock generating block is provided, and the display clock generating block has an oscillator. , A signal for identifying a display mode and a sub-frame is input, and a display clock signal is output. In the gradation display mode, a 1/2 frequency-divided signal of the oscillator and 2/3 are output based on the signal for identifying the display mode and the sub-frame. One of the frequency-divided signal and the 1/1 frequency-divided signal is selected and output to the display control block as a display clock signal. In the low power consumption mode, a low-speed display clock signal is output to the display control block.

【００１５】[0015]

【発明の実施の形態】［実施の形態１］以下本発明の実
施の形態を図面を用いて説明する。図１は、本発明の実
施の形態１のブロック図である。図中において、ＣＰＵ
読み書き制御ブロック５０１、メモリ５０２、アドレス
切り替えブロック５０３、ラインメモリ５０６、電圧選
択ブロック５０７、液晶パネル５０８、走査電極駆動ブ
ロック５０９、発振器５１１、１／２分周器５１２、２
／３分周器５１３、１／１分周器５１４、セレクタ５１
５、サブフレーム識別信号５１０は、図５で説明した従
来技術と共通のものである。また表示制御ブロック１０
３とコード変換ブロック１０４は図５の表示制御ブロッ
ク５０４とコード変換ブロック５０５に対し機能が若干
追加されている。図５に対し図１では、２／９分周器１
０１、第二のセレクタ１０２と階調表示モードと低消費
電力モードとを識別する信号（以下モード識別信号と称
する）１０６が追加されており、発振器５１１のクロッ
ク出力は２／９分周器１０１にも入力する。２／９分周
器１０１の出力信号とセレクタ５１５の出力信号は第二
のセレクタ１０２に入力する。第二のセレクタ１０２は
表示クロック信号１０５を表示ブロック１０３に出力し
ている。モード識別１０６は表示ブロック１０３のから
出力され第２のセレクタ１０２の制御端子とコード変換
回路１０４に入力する。[First Embodiment] An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram of Embodiment 1 of the present invention. In the figure, CPU
Read / write control block 501, memory 502, address switching block 503, line memory 506, voltage selection block 507, liquid crystal panel 508, scan electrode drive block 509, oscillator 511, 1/2 frequency divider 512,2
３ frequency divider 513, 1/1 frequency divider 514, selector 51
5. The subframe identification signal 510 is common to the prior art described with reference to FIG. The display control block 10
3 and the code conversion block 104 have slightly added functions to the display control block 504 and the code conversion block 505 of FIG. In contrast to FIG. 5, in FIG.
01, a second selector 102, and a signal (hereinafter, referred to as a mode identification signal) 106 for identifying a gradation display mode and a low power consumption mode are added. The clock output of the oscillator 511 is a 2/9 frequency divider 101. Also enter The output signal of the 2/9 frequency divider 101 and the output signal of the selector 515 are input to the second selector 102. The second selector 102 outputs the display clock signal 105 to the display block 103. The mode identification 106 is output from the display block 103 and input to the control terminal of the second selector 102 and the code conversion circuit 104.

【００１６】図１において、点線で囲んである表示クロ
ック発生ブロック１００は、発振器５１１、１／２分周
器５１２、２／３分周器５１３、１／１分周器５１４、
２／９分周器１０１、セレクタ５１５、第二のセレクタ
１０２からできている。モード識別信号１０６とサブフ
レーム識別信号５１０で表示モードおよびサブフレーム
Ｔ１、Ｔ２、Ｔ３を識別し、２／９分周器が低速の表示
クロック信号の出力源である。階調表示モードと低消費
電力モードおよびとＴ１、Ｔ２、Ｔ３のサブフレームの
識別にたいし、低消費電力モードではサブフレームＴ
１、Ｔ２、Ｔ３を識別する必要がなくなるので独立事象
として４個になり、”表示モードおよびサブフレームを
識別する信号”は２ビット配線でも実現可能となるが、
本実施の形態１では分かりやすくするためモード識別信
号１０６とサブフレーム識別信号５１０を別々にし配線
数を増やしている。In FIG. 1, a display clock generation block 100 surrounded by a dotted line includes an oscillator 511, a 1/2 frequency divider 512, a 2/3 frequency divider 513, a 1/1 frequency divider 514,
It is composed of a 2/9 frequency divider 101, a selector 515, and a second selector 102. The display mode and the subframes T1, T2, and T3 are identified by the mode identification signal 106 and the subframe identification signal 510, and the 2/9 frequency divider is a low-speed display clock signal output source. The gradation display mode, the low power consumption mode, and the subframes T1, T2, and T3 are distinguished from each other.
Since there is no need to identify 1, T2, and T3, there are four independent events, and the "signal for identifying the display mode and subframe" can be realized by a 2-bit wiring.
In the first embodiment, the mode identification signal 106 and the sub-frame identification signal 510 are separately provided to increase the number of wires for easy understanding.

【００１７】図１において、ＣＰＵが表示制御ブロック
１０３に階調表示モードを設定した場合、表示制御ブロ
ック１０３はモード識別信号１０６を使ってセレクタ５
１５の出力信号を表示クロック信号１０５として第二の
セレクタ１０２から出力させる。コード変換回路１０４
の動作も図５のコード変換回路５０５と同じになる。こ
の結果、階調表示モードでは図５の従来技術の回路と全
く同じ動作で階調表示を行う。In FIG. 1, when the CPU sets the gradation display mode in the display control block 103, the display control block 103 uses the mode identification signal 106 to select the selector 5.
The 15 output signals are output from the second selector 102 as the display clock signal 105. Code conversion circuit 104
Is the same as the operation of the code conversion circuit 505 in FIG. As a result, in the gradation display mode, the gradation display is performed by the same operation as that of the circuit of the prior art in FIG.

【００１８】一方、ＣＰＵが低消費電力モードを設定す
ると、表示制御ブロック１０３はモード識別信号１０６
を使って２／９分周器の出力信号を表示クロック信号１
０５として第二のセレクタ１０２から出力させる。コー
ド変換回路１０４は、コード変換を行わず、メモリ５０
２から出力された画像データのＭＳＢをそのままライン
メモリ５０６に出力する。２／９分周期は、発振器５１
１のクロック出力の９発のパルスから７発のパルスを間
引くので、低消費電力モードのフレーム周波数は図４の
サブフレームＴ３の２／９となり、期間はサブフレーム
Ｔ３の４．５倍、すなわちスーパーフレームＳ１と等し
くなる。またフレーム周波数が一定（周期的）になりＦ
ＬＣ方式での階調表示が不可能となるためコード変換も
不用となるので画像データのＭＳＢだけの２値表示を行
うことになる。On the other hand, when the CPU sets the low power consumption mode, the display control block 103
Display output signal of 2/9 frequency divider using clock signal 1
05 is output from the second selector 102. The code conversion circuit 104 performs no code conversion, and
The MSB of the image data output from 2 is output to the line memory 506 as it is. The 2/9 minute period is equal to the oscillator 51
Since seven pulses are thinned out from nine pulses of one clock output, the frame frequency in the low power consumption mode is 2/9 of the subframe T3 in FIG. 4, and the period is 4.5 times the subframe T3, that is, It becomes equal to the superframe S1. Also, the frame frequency becomes constant (periodic) and F
Since gradation display in the LC system is not possible, code conversion is also unnecessary, and binary display of only the MSB of image data is performed.

【００１９】［実施の形態２］図２は、本発明の実施の
形態２のブロック図であり、図１の実施の形態１に第二
の低消費電力モードとして画面の部分表示機能を追加し
たものである。図中において、ＣＰＵ読み書き制御ブロ
ック５０１、メモリ５０２、アドレス切り替えブロック
５０３、ラインメモリ５０６、電圧選択ブロック５０
７、液晶パネル５０８、走査電極駆動ブロック５０９、
発振器５１１、１／２分周器５１２、２／３分周器５１
３、１／１分周器５１４、セレクタ５１５、サブフレー
ム識別信号５１０、および２／９分周器１０１、コード
変換ブロック１０４は、図１で説明した実施の形態１と
共通のものである。また第二のセレクタ２０２、表示制
御ブロック２０３、モード識別信号２０６は、図１の第
二のセレクタ１０２、表示制御ブロック１０３、モード
識別信号１０６に対し機能が若干追加されている。図１
に対し図２では、第三のセレクタ２０１、１／２分周器
２０５、１／３分周器２０６、１／４分周器２０７、１
／５分周器２０８および部分表示用に低速の表示クロッ
ク信号を選択するための信号（以下部分表示モード選択
信号）２０９が追加されている。２／９分周器１０１の
出力信号は第二のセレクタ２０２と１／２分周器２０
５、１／３分周器２０６、１／４分周器２０７、１／５
分周器２０８に入力している。１／２分周器２０５、１
／３分周器２０６、１／４分周器２０７、１／５分周器
２０８の各出力信号は第三のセレクタ２０１に入力し、
第三のセレクタ２０３の出力信号は第二のセレクタ２０
２に入力している。部分表示モード選択信号２０９は、
表示制御ブロック２０３から出力され、第三のセレクタ
２０１の制御端子に入力している。[Second Embodiment] FIG. 2 is a block diagram of a second embodiment of the present invention. A partial display function of a screen is added as a second low power consumption mode to the first embodiment of FIG. Things. In the figure, a CPU read / write control block 501, a memory 502, an address switching block 503, a line memory 506, a voltage selection block 50
7, liquid crystal panel 508, scan electrode drive block 509,
Oscillator 511, 1/2 frequency divider 512, 2/3 frequency divider 51
The 3, 1/1 frequency divider 514, the selector 515, the subframe identification signal 510, the 2/9 frequency divider 101, and the code conversion block 104 are the same as those in the first embodiment described with reference to FIG. Further, the second selector 202, the display control block 203, and the mode identification signal 206 have slightly added functions to the second selector 102, the display control block 103, and the mode identification signal 106 in FIG. FIG.
On the other hand, in FIG. 2, the third selector 201, the 1/2 frequency divider 205, the 1/3 frequency divider 206, the 1/4 frequency divider 207, 1
A / 5 frequency divider 208 and a signal (hereinafter, a partial display mode selection signal) 209 for selecting a low-speed display clock signal for partial display are added. The output signal of the 2/9 frequency divider 101 is supplied to the second selector 202 and the 1/2 frequency divider 20.
5, 1/3 frequency divider 206, 1/4 frequency divider 207, 1/5
It is input to the frequency divider 208. 1/2 frequency divider 205, 1
Each output signal of the ３ divider 206, the １ ／ divider 207, and the ５ divider 208 is input to the third selector 201,
The output signal of the third selector 203 is
2 has been entered. The partial display mode selection signal 209 is
It is output from the display control block 203 and input to the control terminal of the third selector 201.

【００２０】図２において、点線で囲んである表示クロ
ック発生ブロック２００は、発振器５１１、１／２分周
器５１２、２／３分周器５１３、１／１分周器５１４、
２／９分周器１０１、セレクタ５１５、第二のセレクタ
１０２、および新たに追加した、第三のセレクタ２０
１、１／２分周器２０５、１／３分周器２０６、１／４
分周器２０７、１／５分周器２０８からできており、サ
ブフレーム識別信号５１０、モード識別信号１０６およ
び部分表示モード選択信号２０９が入力し、第二のセレ
クタ２０２から表示クロック信号２１０を出力してい
る。モード識別信号２０６は、階調表示モードと、画面
を２値表示化し低速で表示する低消費電力モードと、部
分表示によりいっそう低消費電力化したモードを識別す
るので２ビット信号である。このモード識別信号２０６
と部分表示モード選択信号２０９とサブフレーム識別信
号５１０が、”表示モードおよびサブフレームを識別す
る信号”に相当している。２／９分周器の出力と第３の
セレクタ２０１の出力が低消費電力モードで使われる低
速の表示クロック信号の出力源である。In FIG. 2, a display clock generation block 200 surrounded by a dotted line includes an oscillator 511, a 1/2 frequency divider 512, a 2/3 frequency divider 513, a 1/1 frequency divider 514,
2/9 divider 101, selector 515, second selector 102, and newly added third selector 20
1, 1/2 frequency divider 205, 1/3 frequency divider 206, 1/4
The sub-frame identification signal 510, the mode identification signal 106, and the partial display mode selection signal 209 are input, and the display clock signal 210 is output from the second selector 202. are doing. The mode identification signal 206 is a 2-bit signal because it identifies a gradation display mode, a low power consumption mode in which a screen is displayed in a binary form, and a low power consumption mode is displayed, and a mode in which power consumption is further reduced by partial display. This mode identification signal 206
And the partial display mode selection signal 209 and the sub-frame identification signal 510 correspond to a “signal for identifying a display mode and a sub-frame”. The output of the 2/9 frequency divider and the output of the third selector 201 are output sources of a low-speed display clock signal used in the low power consumption mode.

【００２１】図２において、ＣＰＵが表示制御ブロック
２０３に階調表示モードを設定した場合は、図５および
図１の回路と全く同じ動作になる。In FIG. 2, when the CPU sets the gradation display mode in the display control block 203, the operation is exactly the same as that of the circuits of FIGS.

【００２２】一方、液晶画面を２値表示化し低速で表示
する低消費電力モードをＣＰＵが設定すると、表示制御
ブロック１０３は、２／９分周器１０１の出力信号を第
二のセレクタ２０２を経由して取り込む。コード変換回
路１０４はコード変換を行わずメモリ５０２から出力さ
れたデータのＭＳＢをそのままラインメモリ５０６に出
力する。この低消費電力モードでは、実施の形態１と同
様に実施の形態２のフレーム周波数もスーパーフレーム
Ｓ１と等しくなる。またフレーム周波数が一定になるの
でＦＬＣ方式での階調表示が不可能となるためコード変
換が不用となるのでデータのＭＳＢだけで２値表示を行
う。On the other hand, when the CPU sets a low power consumption mode in which the liquid crystal screen is displayed in binary and displayed at a low speed, the display control block 103 outputs the output signal of the 2/9 frequency divider 101 via the second selector 202. And import. The code conversion circuit 104 outputs the MSB of the data output from the memory 502 to the line memory 506 without performing code conversion. In the low power consumption mode, the frame frequency of the second embodiment is equal to that of the superframe S1 as in the first embodiment. Further, since the frame frequency becomes constant, gradation display by the FLC method becomes impossible, and code conversion becomes unnecessary. Therefore, binary display is performed only by the MSB of data.

【００２３】液晶画面の部分表示によりいっそう低消費
電力化進める低消費電力モードをＣＰＵが設定すると、
第二のセレクタ２０２は第三のセレクタ２０１の出力信
号を表示クロック信号２０５として表示制御ブロック２
０３に出力する。第三のセレクタ２０１が１／２分周器
２０５の出力信号を選択した場合、その出力信号は２／
９分周器の出力信号の周波数の半分となり、一定のフレ
ーム周波数を維持することを前提にすると、液晶パネル
５０８の画面の半分を表示する場合に使用できることに
なる。同様に１／３分周器２０６、１／４分周器２０
７、１／５分周器２０８の出力信号（ないし１／（整
数）分周信号）を使う場合は、画面の１／３、１／４、
１／５（、ないし１／（整数））を表示する場合に対応
する。この低消費電力モードでもコード変換回路１０４
はコード変換を行わず、メモリ５０２から出力された画
像データのＭＳＢをそのままラインメモリ５０６に出力
する。When the CPU sets a low power consumption mode in which the power consumption is further reduced by partially displaying the liquid crystal screen,
The second selector 202 uses the output signal of the third selector 201 as the display clock signal 205 as the display control block 2
03 is output. When the third selector 201 selects the output signal of the 1/2 frequency divider 205, the output signal is 2 /
Assuming that the frequency is half of the frequency of the output signal of the 9-frequency divider and that a constant frame frequency is maintained, it can be used to display half of the screen of the liquid crystal panel 508. Similarly, the 1/3 frequency divider 206 and the 1/4 frequency divider 20
When using the output signal of the 7, 1/5 frequency divider 208 (or 1 / (integer) frequency-divided signal), 1/3, 1/4,
This corresponds to displaying 1/5 (or 1 / (integer)). Even in this low power consumption mode, the code conversion circuit 104
Performs no code conversion, and outputs the MSB of the image data output from the memory 502 to the line memory 506 as it is.

【００２４】［実施の形態３］図３は、本発明の実施の
形態３の表示クロック発生ブロックの回路図である。発
振器３０１には抵抗３０２，３０３、３０４、３０５、
３０６、３０７が接続しておりスイッチ３１１で抵抗３
０２，３０３、３０４、３０５、３０６、３０７を切り
替えられる。スイッチ３１１の制御信号３０８は、階調
表示モード、２値表示で全画面の低速表示による低消費
電力モード、各部分表示モードのいずれか一つを選択す
るための複数ビット信号である。発振器３０１の出力信
号は、１／２分周器５１２、２／３分周器５１３、１／
１分周器５１４および第二のセレクタ１０２に接続して
いる。１／２分周器５１２、２／３分周器５１３、１／
１分周器５１４、セレクタ５１５および第二のセレクタ
１０２、表示モード識別信号１０６は図１の実施の形態
１と同等のものである。第二のセレクタ１０２の出力信
号が表示クロック信号３１０である。[Third Embodiment] FIG. 3 is a circuit diagram of a display clock generation block according to a third embodiment of the present invention. The oscillator 301 includes resistors 302, 303, 304, 305,
306 and 307 are connected, and the resistance
02, 303, 304, 305, 306, and 307 can be switched. The control signal 308 of the switch 311 is a multi-bit signal for selecting one of a gradation display mode, a low power consumption mode by low-speed display of the entire screen in binary display, and each partial display mode. The output signal of the oscillator 301 is divided into a 1/2 frequency divider 512, a 2/3 frequency divider 513,
It is connected to the 1 divider 514 and the second selector 102. 1/2 frequency divider 512, 2/3 frequency divider 513, 1 /
The 1-frequency divider 514, the selector 515, the second selector 102, and the display mode identification signal 106 are equivalent to those in the first embodiment shown in FIG. The output signal of the second selector 102 is the display clock signal 310.

【００２５】図３において発振器３０１はスイッチ３１
１で抵抗３０２，３０３、３０４、３０５、３０６、３
０７を切り替えて発振周波数を調整する。抵抗３０２，
３０３、３０４、３０５、３０６、３０７の値は、それ
ぞれＲ、４．５Ｒ、９Ｒ、１３．５Ｒ、１８Ｒ、２２．
５Ｒであり、それぞれの抵抗で発振させた出力信号の周
波数はｆ、ｆ／４．５、ｆ／９、ｆ／１３．５、ｆ／１
８、ｆ／２２．５となる。階調表示モードでは抵抗３０
２を使用し、表示クロック信号３１０の発生源として１
／２分周器５１２，２／３分周器５１３，１／１分周期
５１４を使用する。分周器５１２，５１３，５１４を使
用した理由はＦＬＣ方式におけるサブフレームＴ１，Ｔ
２、Ｔ３の比が正確でなければならないからである。２
値表示で全画面を低速表示し低消費電力化を図るモード
では抵抗３０３を使用する。発振周波数が階調表示モー
ドに対し１／４．５になっているので、フレーム周波数
はスーパーフレームＳ１と等しくなる。画面の部分表示
でいっそうの低消費電力化を図るモードでは、抵抗３０
４，３０５，３０６，３０７を使用し、それぞれの発振
周波数を１／（４．５ｘ２）、１／（４．５ｘ３）、１
／（４．５ｘ４）、１／（４．５ｘ５）とし、全画面の
１／２、１／３、１／４、１／５だけを表示させる。こ
の回路は低消費電力モードにおいて発振器３０１の発振
周波数を低下させ消費電力を押さえ込もうとしたもので
ある。発振周波数は、発振器３０１に内蔵されているコ
ンデンサと抵抗（３０２，３０３、３０４、３０５、３
０６、３０７のいづれか）との積（時定数）で決まる。
容量を大きくしても発振周波数は低減できるが、コンデ
ンサの充放電が増えるので消費電力はあまり下がらな
い。またＩＣ化に際しては一本の線状の抵抗（２２．５
Ｒ）に中間接点を設け、抵抗値Ｒ、４．５Ｒ、９Ｒ、１
３．５Ｒ、１８Ｒ、２２．５Ｒを得る方が面積効率が上
がる。In FIG. 3, the oscillator 301 is a switch 31
1, the resistors 302, 303, 304, 305, 306, 3
07 is switched to adjust the oscillation frequency. Resistor 302,
The values of 303, 304, 305, 306, and 307 are R, 4.5R, 9R, 13.5R, 18R, 22.
5R, and the frequencies of the output signals oscillated by the respective resistors are f, f / 4.5, f / 9, f / 13.5, f / 1
8, f / 22.5. In the gradation display mode, the resistor 30
2 as the source of the display clock signal 310
A ２ divider 512, a ／ divider 513, and a 1/1 dividing cycle 514 are used. The reason for using the frequency dividers 512, 513, 514 is that the subframes T1, T
This is because the ratio of 2, T3 must be accurate. 2
The resistor 303 is used in a mode in which the entire screen is displayed at a low speed in the value display to reduce power consumption. Since the oscillation frequency is 1 / 4.5 of the gradation display mode, the frame frequency is equal to the superframe S1. In the mode for further reducing the power consumption in the partial display of the screen, the resistor 30
4, 305, 306 and 307 are used, and the respective oscillation frequencies are 1 / (4.5 × 2), 1 / (4.5 × 3), 1
/(4.5×4) and 1 / (4.5 × 5), and only １ ／, ３, ４ and １ ／ of the entire screen are displayed. This circuit is to lower the oscillation frequency of the oscillator 301 in the low power consumption mode to suppress power consumption. The oscillation frequency is determined by the capacitors and resistors (302, 303, 304, 305, 3
06 or 307) (time constant).
Although the oscillation frequency can be reduced by increasing the capacity, the power consumption does not decrease so much because the charge and discharge of the capacitor increase. In the case of IC, one linear resistor (22.5
R), an intermediate contact is provided, and resistance values R, 4.5R, 9R, 1
Obtaining 3.5R, 18R and 22.5R increases the area efficiency.

【００２６】[0026]

【発明の効果】以上の説明から明らかなように本発明の
駆動方法における低消費電力モードは、比較的消費電力
の大きいＦＬＣ方式の表示モードを基本として、２値表
示化と表示速度低下とフレーム周期の一定化というＦＬ
Ｃ方式の微小な改善だけで成立している。このため、Ｌ
Ｃ方式の階調表示モードと低消費電力モードを共存させ
ることができた。表示速度を１／３にすればほぼ消費電
力も１／３になるので、大きな消費電力削減効果が得ら
れる。さらに部分表示を行えばいっそうの消費電力を削
減できる。また２値表示であるため回路消費電力のさら
なる低減も期待できる。As is apparent from the above description, the low power consumption mode in the driving method of the present invention is based on the display mode of the FLC system which consumes relatively large power, and is based on the binary display, the reduction of the display speed and the frame. FL of constant period
It is established only by the slight improvement of the C method. Therefore, L
The gradation display mode of the C system and the low power consumption mode can coexist. If the display speed is reduced to １ ／, the power consumption is also substantially reduced to １ ／, so that a large power consumption reduction effect can be obtained. Further power consumption can be reduced by performing partial display. Further, since the display is binary, further reduction in circuit power consumption can be expected.

【００２７】また表示制御ブロックに入力する表示クロ
ック信号の周波数を変えるだけで、階調表示モード、い
ろいろな低消費電力モードが選択でき、前述の駆動方法
を簡単に実現できる駆動回路が提供できた。Also, by simply changing the frequency of the display clock signal input to the display control block, a gradation display mode and various low power consumption modes can be selected, and a drive circuit that can easily realize the above-described drive method can be provided. .

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の実施の形態１のブロック図である。FIG. 1 is a block diagram of Embodiment 1 of the present invention.

【図２】本発明の実施の形態２のブロック図である。FIG. 2 is a block diagram according to a second embodiment of the present invention.

【図３】本発明の実施の形態３の表示クロック発生ブロ
ックの回路図である。FIG. 3 is a circuit diagram of a display clock generation block according to a third embodiment of the present invention.

【図４】従来の技術の説明図であり、（Ａ）はスーパー
フレームとサブフレームの関係、（Ｂ）は表示階調と実
効値との関係、（Ｃ）はＴ−Ｖカーブと階調の関係を示
している。4A and 4B are explanatory diagrams of a conventional technique, wherein FIG. 4A shows a relationship between a superframe and a subframe, FIG. 4B shows a relationship between a display gradation and an effective value, and FIG. 4C shows a TV curve and a gradation. Shows the relationship.

【図５】従来技術のブロック図である。FIG. 5 is a block diagram of the prior art.

【符号の説明】[Explanation of symbols]

１００、２００、５００ 表示クロック発生ブロック １０１ ２／９分周器 １０２、２０２ 第二のセレクタ １０３、２０３、５０４ 表示制御ブロック １０４、５０５ コード変換ブロック １０５、２１０、３１０、５１６ 表示クロック信号 １０６、２０６、３０８ 表示モード識別信号 ２０１ 第三のセレクタ ２０５ １／２分数器 ２０６ １／３分周器 ２０７ １／４分周器 ２０８ １／５分周器 ２０９ 部分表示モード選択信号 ３０１、５１１ 発振器 ３０２、３０３、３０４、３０５、３０６、３０７ 抵
抗 ３１１ スイッチ ５０１ ＣＰＵ読み書き制御ブロック ５０２ メモリ ５０３ アドレス切り替えブロック ５０６ ラインメモリブロック ５０７ 電圧選択ブロック ５０８ 液晶パネル ５０９ 走査電極駆動ブロック ５１０ サブフレーム識別信号 ５１２ １／２分周器 ５１３ ２／３分周器 ５１４ １／１分周器 ５１５ セレクタ Ｓ０，Ｓ１，Ｓ２ スーパーフレーム Ｔ１，Ｔ２，Ｔ３ サブフレーム100, 200, 500 Display clock generation block 101 2/9 frequency divider 102, 202 Second selector 103, 203, 504 Display control block 104, 505 Code conversion block 105, 210, 310, 516 Display clock signal 106, 206 , 308 display mode identification signal 201 third selector 205 divider 206 ３ divider 207 ４ divider 208 ５ divider 209 partial display mode selection signal 301, 511 oscillator 302, 303, 304, 305, 306, 307 resistor 311 switch 501 CPU read / write control block 502 memory 503 address switching block 506 line memory block 507 voltage selection block 508 liquid crystal panel 509 scan electrode drive block 510 subframe Another signal 512 1/2 frequency divider 513 2/3 divider 514 1/1 frequency divider 515 selectors S0, S1, S2 superframe T1, T2, T3 subframe

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H093 NA55 NC16 NC28 ND06 ND10 ND39 5C006 AA14 AB05 AC21 AF02 AF44 AF69 BA12 BB12 BF05 BF15 FA48 5C080 AA10 BB05 CC01 DD26 EE29 JJ02 JJ05  ──────────────────────────────────────────────────続 き Continued on front page F term (reference) 2H093 NA55 NC16 NC28 ND06 ND10 ND39 5C006 AA14 AB05 AC21 AF02 AF44 AF69 BA12 BB12 BF05 BF15 FA48 5C080 AA10 BB05 CC01 DD26 EE29 JJ02 JJ05

Claims (8)

【特許請求の範囲】[Claims] 【請求項１】 階調表示のために長さの異なったサブフ
レームを使うパッシブマトリクス型の液晶表示装置の駆
動方法において、階調表示モードと低消費電力モードを
有し、該階調モードでは３個のサブフレームで実効値電
圧が完結するフレームを構成して８階調表示を行い、前
記３個のサブフレームの長さの比が１：０．７５：０．
５であり、前記低消費電力モードでは２値表示を行い、
フレーム期間が前記３個のサブフレームのいずれよりも
長く一定期間であることを特徴とする液晶表示装置の駆
動方法。1. A method for driving a passive matrix type liquid crystal display device using subframes having different lengths for gradation display, comprising a gradation display mode and a low power consumption mode. A frame in which the effective value voltage is completed is constituted by three sub-frames, and 8-gradation display is performed. The length ratio of the three sub-frames is 1: 0.75: 0.
5, the binary display is performed in the low power consumption mode,
A method for driving a liquid crystal display device, wherein a frame period is a fixed period longer than any of the three sub-frames. 【請求項２】 前記低消費電力モードにおけるフレーム
周期は、前記実効値電圧が完結するフレームの周期と概
ね等しいことを特徴とする請求項１に記載の液晶表示装
置の駆動方法。2. The method according to claim 1, wherein a frame period in the low power consumption mode is substantially equal to a period of a frame in which the effective value voltage is completed. 【請求項３】 前記低消費電力モードでは画面の一部分
を表示することを特徴とする請求項１に記載の液晶表示
装置の駆動方法。3. The method according to claim 1, wherein a part of a screen is displayed in the low power consumption mode. 【請求項４】 前記低消費電力モードでは、全画面を表
示するモードと画面の一部分を表示するモードを切り替
えられることを特徴とする請求項１に記載の液晶表示装
置の駆動方法。4. The method according to claim 1, wherein in the low power consumption mode, a mode for displaying the entire screen and a mode for displaying a part of the screen can be switched. 【請求項５】 パッシブマトリクス型の液晶表示パネル
と画像データを保持するメモリと信号電極駆動ブロック
と走査電極駆動ブロックと表示制御ブロックとを有する
液晶表示装置の駆動回路において、表示クロック信号発
生ブロックを有し、該表示クロック信号発生ブロック
は、発振器を有し、表示モードおよびサブフレームを識
別する信号が入力し、表示クロック信号を出力し、階調
表示モードでは前記表示モードおよびサブフレームを識
別する信号に基づいて前記発振器の１／２分周信号と２
／３分周信号と１／１分周信号のいずれかを前記表示ク
ロック信号として前記表示制御ブロックに出力し、低消
費電力モードでは低速の表示クロック信号を前記表示制
御ブロックに出力することを特徴とする液晶表示装置の
駆動回路。5. A drive circuit for a liquid crystal display device having a passive matrix type liquid crystal display panel, a memory for holding image data, a signal electrode drive block, a scan electrode drive block, and a display control block, wherein a display clock signal generation block is provided. The display clock signal generation block has an oscillator, receives a signal for identifying a display mode and a subframe, outputs a display clock signal, and identifies the display mode and the subframe in a gray scale display mode. Signal based on the signal, the 分 -divided signal of the oscillator and 2
One of a ／ frequency-divided signal and a 1/1 frequency-divided signal is output to the display control block as the display clock signal, and a low-speed display clock signal is output to the display control block in the low power consumption mode. The driving circuit of the liquid crystal display device. 【請求項６】 前記低速の表示クロック信号が前記発振
器の２／９分周信号であることを特徴とする請求項５に
記載の液晶表示装置の駆動回路。6. The driving circuit according to claim 5, wherein the low-speed display clock signal is a 2/9 frequency-divided signal of the oscillator. 【請求項７】 前記低速の表示クロック信号が前記発振
器の２／９分周信号をさらに１／（整数）分周した信号
であることを特徴とする請求項５に記載の液晶表示装置
の駆動回路。7. The drive of the liquid crystal display device according to claim 5, wherein the low-speed display clock signal is a signal obtained by further dividing the 2/9 frequency signal of the oscillator by 1 / (integer). circuit. 【請求項８】 前記発振器が抵抗値の切替え手段を有す
ることを特徴とする請求項５に記載の液晶表示装置の駆
動回路。8. The driving circuit according to claim 5, wherein the oscillator has a resistance switching unit.