KR100186321B1 - 메모리 제어 모듈 - Google Patents
메모리 제어 모듈 Download PDFInfo
- Publication number
- KR100186321B1 KR100186321B1 KR1019960016641A KR19960016641A KR100186321B1 KR 100186321 B1 KR100186321 B1 KR 100186321B1 KR 1019960016641 A KR1019960016641 A KR 1019960016641A KR 19960016641 A KR19960016641 A KR 19960016641A KR 100186321 B1 KR100186321 B1 KR 100186321B1
- Authority
- KR
- South Korea
- Prior art keywords
- address strobe
- buffer
- strobe signal
- column address
- buffered
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
Landscapes
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
본 발명은 메모리 제어 모듈에 관한 것으로, 특히 패리티 모드 제어모듈과 에러정정 모드 제어모듈을 통합하여 하나의 모듈로서 각 모드를 제어할 수 있도록 하는 메모리 제어 모듈에 관한 것으로, 종래에는 패리티 모드와 에러정정 모드를 제어함에 있어서, 각 방식에 따른 별도의 제품을 개발하여 각 모드를 제어해야 하는 불편함이 있었다.
따라서, 본 발명은 이와같은 종래의 문제점을 감안하여, 패리티 모드 또는 에러정정 모드에 대해 로우 및 칼럼 어드레스 스트로브신호를 메모리에 인가하기 위한 전용 버퍼를 사용하고, 패리티 모드 또는 에러정정 모드를 점퍼(jumper)를 사용하여 선택하도록 하는데 하나의 목적이 있으며, 또다른 목적은 각 모드에 대해 버퍼로부터 메모리로 인가되는 로우 및 칼럼 어드레스 스트로브신호를 전자 스위치에 의해 선택적으로 인가되도록 하여 손쉽게 패리티 모드 또는 에러정정 모드를 제어하는데 목적이 있는 것으로, 이러한 목적은 로우 어드레스 스트로브신호를 인가받아 버퍼링된 로우 어드레스 스트로브신호를 출력하는 제1버퍼(300)와, 칼럼 어드레스 스트로브신호를 인가받아 버퍼링된 칼럼 어드레스 스트로브신호를 출력하는 제2버퍼(310)와, 인에이블신호에 의해 컬럼 어드레스 스트로브신호를 인가받아 버퍼링된 컬럼 어드레스 스트로브신호를 출력하는 제3버퍼(320)와 인에이블신호에 의해 컬럼 어드레스 스트로브신호를 인가받아 버퍼링된 컬럼 어드레스 스트로브신호를 출력하는 제4버퍼(330)와, 인에이블신호에 의해 컬럼 어드레스 스트로브신호를 인가받아 버퍼링된 컬럼 어드레스 스트로브신호를 출력하는 제5버퍼(340)와, 인에이블신호에 의해 컬럼 어드레스 스트로브신호를 인가받아 버퍼링된 컬럼 어드레스 스트로브신호를 출력하는 제6버퍼(350)와, 상기 제1버퍼(300)의 버퍼링된 로우 어드레스 스트로브신호및 제2버퍼(310)의 버퍼링된 컬럼 어드레스 스트로브신호, 그리고 제3버퍼(320) 또는 제5버퍼(340)의 버퍼링된 컬럼 어드레스 스트로브신호를 인가받아 모드 제어되는 제1메모리(360)와, 상기 제1버퍼(300)의 버퍼링된 로우 어드레스 스트로브신호및 제2버퍼(310)의 버퍼링된 컬럼 어드레스 스트로브신호, 그리고 제4버퍼(330) 또는 제6버퍼(350)의 버퍼링된 컬럼 어드레스 스트로브신호
Description
제1도는 일반적인 패리티 모드시의 메모리 제어 모듈을 나타낸 도.
제2도는 일반적인 에러정정 모드시의 메모리 제어 모듈을 나타낸 도.
제3도는 본 발명의 메모리 제어 모듈을 나타낸 도.
제4도는 본 발명의 다른 실시예를 나타낸 도.
제5도는 제4도 스위칭부의 스위치의 일실시예를 나타낸 도.
* 도면의 주요부분에 대한 부호의 설명
300∼350 : 버퍼 360, 370 : 메모리
380 : 인에이블신호 인가부 J1, J2 : 점퍼
410 : 스위칭부
본 발명은 메모리 제어 모듈에 관한 것으로, 특히 패리티 모드 제어모듈과 에러정정 모드 제어모듈을 통합하여 하나의 모듈로서 각 모드를 제어할 수 있도록 하는 메모리 제어 모듈에 관한 것이다.
일반적인 패리티 모드시의 메모리 제어 모듈은 제1도에 도시된 바와같이, 4개의 로우 어드레스 스트로브신호와 8개의 컬럼 어드레스 스트로브신호가 버퍼(100)로 입력되고, 그 버퍼(100)의 출력중 2개의 로우 어드레스 스트로브신호와 8개의 컬럼 어드레스 스트로브신호에 의해 제1메모리(110)가 패리티 모드 제어되며, 상기 버퍼(100)의 출력중 2개의 로우 어드레스 스트로브신호와 8개의 컬럼 어드레스 스트로브신호에 의해 제2메모리(120)가 패리티 모드 제어된다.
한편, 일반적인 에러정정 모드시의 메모리 제어 모듈은 제2도에 도시된 바와같이, 4개의 로우 어드레스 스트로브신호와 4개의 컬럼 어드레스 스트로브신호가 버퍼(200)로 입력되고, 그 버퍼(200)의 출력중 2개의 로우 어드레스 스트로브신호와 2개의 컬럼 어드레스 스트로브신호에 의해 제1메모리(210)가 에러정정 모드 제어되며, 상기 버퍼(200)의 출력중 2개의 로우 어드레스 스트로브신호와 2개의 컬럼 어드레스 스트로브신호에 의해 제2메모리(220)가 에러정정 모드 제어된다.
그런데, 이와같은 경우에 패리티 모드와 에러정정 모드를 제어함에 있어서, 각 방식에 따른 별도의 제품을 개발하여 각 모드를 제어해야 하는 불편함이 있었다.
따라서, 본 발명은 이와같은 종래의 문제점을 감안하여, 패리티 모드 또는 에러정정 모드에 대해 로우 및 컬럼 어드레스 스트로브신호를 메모리에 인가하기 위한 전용 버퍼를 사용하고, 패리티 모드 또는 에러정정 모드를 점퍼(jumper)를 사용하여 선택하도록 하는데 하나의 목적이 있으며, 또다른 목적은 각 모드에 대해 버퍼로부터 메모리로 인가되는 로우 및 컬럼 어드레스 스트로브신호를 전자 스위치에 의해 선택적으로 인가되도록 하여 손쉽게 패리티 모드 또는 에러정정 모드를 제어하는데 목적이 있는 것으로, 이와같은 목적을 갖는 본 발명을 상세히 설명한다.
본 발명 메모리 제어 모듈은 제1도에 도시한 바와같이, 로우 어드레스 스트로브신호를 인가받아 버퍼링된 로우 어드레스 스트로브신호를 출력하는 제1버퍼(300)와, 컬럼 어드레스 스트로브신호를 인가받아 버퍼링된 컬럼 어드레스 스트로브신호를 출력하는 제2버퍼(310)와, 인에이블신호에 의해 컬럼 어드레스 스트로브신호를 인가받아 버퍼링된 컬럼 어드레스 스트로브신호를 출력하는 제3버퍼(320)와, 인에이블신호에 의해 컬럼 어드레스 스트로브신호를 인가받아 버퍼링된 컬럼 어드레스 스트로브신호를 출력하는 제4버퍼(330)와, 인에이블신호에 의해 컬럼 어드레스 스트로브신호를 인가받아 버퍼링된 컬럼 어드레스 스트로브신호를 출력하는 제5버퍼(340)와, 인에이블신호에 의해 컬럼 어드레스 스트로브신호를 인가받아 버퍼링된 컬럼 어드레스 스트로브신호를 출력하는 제6버퍼(350)와, 상기 제1버퍼(300)의 버퍼링된 로우 어드레스 스트로브신호및 제2버퍼(310)의 버퍼링된 컬럼 어드레스 스트로브신호, 그리고 제3버퍼(320) 또는 제5버퍼(340)의 버퍼링된 컬럼 어드레스 스트로브신호를 인가받아 모드 제어되는 제1메모리(360)와, 상기 제1버퍼(300)의 버퍼링된 로우 어드레스 스트로브신호및 제2버퍼(310)의 버퍼링된 컬럼 어드레스 스트로브신호, 그리고 제4버퍼(330) 또는 제6버퍼(350)의 버퍼링된 컬럼 어드레스 스트로브신호를 인가받아 모드 제어되는 제2메모리(370)와, 상기 제3, 제4, 제5, 제6버퍼(320, 330, 340, 350)에 점퍼선(J1, J2)의 셋팅상태에 따라 인에이블신호를 인가하는 인에이블신호 인가부(380)로 구성한다.
이와같이 구성한 본 발명의 작용 및 효과를 상세히 설명한다.
먼저, 인에이블신호 인가부(380)의 점퍼선(J1, J2)의 셋팅 조건에 관계없이 공통적으로 동작하는 제1버퍼(300)와 제2버퍼(310)에 대하여 설명하면 다음과 같다.
로우 어드레스 스트로브신호는 제1버퍼(300)에 의해 버퍼링되어 출력됨으로써 그 버퍼링된 로우 어드레스 스트로브신호는 제1메모리(360)를 제어하게 되고, 로우 어드레스 스트로브신호는 제2메모리(370)를 각각 제어하게 된다.
한편, 컬럼 어드레스 스트로브신호는 제2버퍼(310)에 입력되어 버퍼링됨으로써 버퍼링된 컬럼 어드레스 스트로브신호를 출력하여, 그 출력중 컬럼 어드레스 스트로브신호는 제1메모리(360)를 제어하게 되고, 컬럼 어드레스 스트로브신호는 제2메모리(370)를 각각 제어하게 된다.
만일, 인에이블신호 인가부(380)의 점퍼(J2)가 연결되어 있는 경우 즉, 패리티모드 제어인 경우에는 전원전압(VCC)이 인버터(INV1, INV2)의 입력단에 인가됨으로써 제5버퍼(340) 및 제6버퍼(350)는 디스에이블되고, 제3버퍼(320)와 제4버퍼(330)가 인에이블된다.
그러므로, 컬럼 어드레스 스트로브신호는 상기 제3버퍼(320)에 입력된 다음 버퍼링되어 그 버퍼링된 컬럼 어드레스 스트로브신호는 제1메모리(360)로 인가되고, 컬럼 어드레스 스트로브신호는 상기 제4버퍼(330)에 입력된 다음 버퍼링되어 그 버퍼링된 컬럼 어드레스 스트로브신호는 제2메모리(370)로 인가된다.
이때, 상기 제5버퍼(340) 및 제6버퍼(350)는 인버터(INV1, INV2)에 의해 동작을 하지 못하므로 그의 출력은 하이-임피던스상태가 되어 제1도에 도시된 바와같은 패리티모드 제어가 이루어진다.
또한, 인에이블신호 인가부(380)의 점퍼(J1)가 연결되어 있는 경우 즉, 에러정정모드 제어인 경우에는 접지전위(GND)가 인버터(INV1, INV2)의 입력단에 인가됨으로써 제5버퍼(340) 및 제6버퍼(350)는 인에이블되고, 제3버퍼(320)와 제4버퍼(330)는 상기 접지전위(GND)에 의해 디스에이블된다.
그러므로, 상기 제5버퍼(340)는 컬럼 어드레스 스트로브신호를 입력받아 이를 버퍼링하여 버퍼링된 컬럼 어드레스 스트로브신호을 생성함과 아울러, 컬럼 어드레스 스트로브신호를 입력받아 이를 버퍼링하여 버퍼링된 컬럼 어드레스 스트로브신호를 생성함으로써 제1메모리(360)로 인가하게 되고, 상기 제6버퍼(350)는 컬럼 어드레스 스트로브신호를 입력받아 이를 버퍼링하여 버퍼링된 컬럼 어드레스 스트로브신호을 생성함과 아울러, 컬럼 어드레스 스트로브신호를 입력받아 이를 버퍼링하여 버퍼링된 컬럼 어드레스 스트로브신호를 생성함으로써 제2메모리(370)로 인가하게 됨으로써 제2도에 도시된 바와같은 에러정정모드 제어가 이루어진다.
한편, 제4도는 본 발명의 다른 실시예로서, 각 모드에 대해 출력되는 열 및 컬럼 어드레스 스트로브신호를 버퍼에 의해 선택하지 않고 제5도에 도시한 바와같은 전자스위치에 의해 선택하여 메모리를 제어함으로써 패리티 모드 또는 에러정정모드를 제어하게 된다.
이와같이 본 발명은 메모리의 패리티모드와 에러정정모드를 점퍼선이나 전자스위치에 의해 하나의 제품으로 제어함으로써 모드제어의 굳이 각각의 모드제어에 대한 제품이 필요하지 않게 되어 사용의 편리성이 있게 된다.
Claims (2)
- 로우 어드레스 스트로브신호를 인가받아 버퍼링된 로우 어드레스 스트로브신호를 출력하는 제1버퍼(300)와, 컬럼 어드레스 스트로브신호를 인가받아 버퍼링된 컬럼 어드레스 스트로브신호를 출력하는 제2버퍼(310)와, 인에이블신호에 의해 컬럼 어드레스 스트로브신호를 인가받아 버퍼링된 컬럼 어드레스 스트로브신호를 출력하는 제3버퍼(320)와, 인에이블신호에 의해 컬럼 어드레스 스트로브신호를 인가받아 버퍼링된 컬럼 어드레스 스트로브신호를 출력하는 제4버퍼(330)와, 인에이블신호에 의해 컬럼 어드레스 스트로브신호를 인가받아 버퍼링된 컬럼 어드레스 스트로브신호를 출력하는 제5버퍼(340)와, 인에이블신호에 의해 컬럼 어드레스 스트로브신호를 인가받아 버퍼링된 컬럼 어드레스 스트로브신호를 출력하는 제6버퍼(350)와, 상기 제1버퍼(300)의 버퍼링된 로우 어드레스 스트로브신호및 제2버퍼(310)의 버퍼링된 컬럼 어드레스 스트로브신호, 그리고 제3버퍼(320) 또는 제5버퍼(340)의 버퍼링된 컬럼 어드레스 스트로브신호를 인가받아 모드 제어되는 제1메모리(360)와, 상기 제1버퍼(300)의 버퍼링된 로우 어드레스 스트로브신호및 제2버퍼(310)의 버퍼링된 컬럼 어드레스 스트로브신호, 그리고 제4버퍼(330) 또는 제6버퍼(350)의 버퍼링된 컬럼 어드레스 스트로브신호를 인가받아 모드 제어되는 제2메모리(370)와, 상기 제3, 제4, 제5, 제6버퍼(320, 330, 340, 350)에 점퍼선(J1, J2)의 셋팅상태에 따라 인에이블신호를 인가하는 인에이블신호 인가부(380)로 구성하여 된 것을 특징으로 하는 메모리 제어 모듈.
- 제1항에 있어서, 인에이블신호 인가부(380)의 점퍼선(J1)이 셋팅되면 제5버퍼(340) 및 제6버퍼(350)가 인에이블되고, 점퍼선(J2)이 셋팅되면 제3버퍼(320) 및 제4버퍼(330)가 인에이블되는 것을 특징으로 하는 메모리 제어 모듈.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960016641A KR100186321B1 (ko) | 1996-05-17 | 1996-05-17 | 메모리 제어 모듈 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960016641A KR100186321B1 (ko) | 1996-05-17 | 1996-05-17 | 메모리 제어 모듈 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970076881A KR970076881A (ko) | 1997-12-12 |
| KR100186321B1 true KR100186321B1 (ko) | 1999-04-15 |
Family
ID=19459004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960016641A KR100186321B1 (ko) | 1996-05-17 | 1996-05-17 | 메모리 제어 모듈 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100186321B1 (ko) |
-
1996
- 1996-05-17 KR KR1019960016641A patent/KR100186321B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970076881A (ko) | 1997-12-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20010000949A1 (en) | Integrated circuit memory devices having programmable output driver circuits therein | |
| JPH0512898A (ja) | 半導体集積回路装置 | |
| KR100186321B1 (ko) | 메모리 제어 모듈 | |
| KR100328833B1 (ko) | 반도체 메모리의 센스앰프 제어신호 발생회로 | |
| JPS62291788A (ja) | メモリ回路 | |
| US5834949A (en) | Bus driver failure detection system | |
| EP0535776A1 (en) | Integrated circuit | |
| US6611462B2 (en) | Semiconductor integrated circuit | |
| KR950034237A (ko) | 비디오 신호 편집장치 | |
| JP2760851B2 (ja) | センスアンプ回路 | |
| US4085460A (en) | Decoder buffer circuit for MNOS memory | |
| KR950010943B1 (ko) | 마이크로 콘트롤러의 입출력 제어회로 | |
| JP3065440B2 (ja) | 電源出力補正法 | |
| KR19990057925A (ko) | 출력버퍼 제어회로 | |
| KR910002023B1 (ko) | 반도체 메모리 소자의 모드 선택회로 | |
| JPH0581875A (ja) | 半導体装置の出力回路 | |
| KR100250028B1 (ko) | 디램의 리던던시 워드라인 구동회로 | |
| KR200216603Y1 (ko) | 데이터 피드백을 갖는 디지털 출력회로 | |
| JP2768014B2 (ja) | 三電圧出力回路 | |
| JPH05241946A (ja) | Ｒｏｍ内蔵ランダムアクセスメモリ装置 | |
| JP2002024200A (ja) | 集積回路 | |
| JPH11136119A (ja) | 入力回路 | |
| JPH0216754A (ja) | 半導体集積回路 | |
| JPH0667627A (ja) | 液晶駆動制御装置 | |
| JPH04251971A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20061122 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |